JP6459618B2 - リードフレーム基板およびその製造方法、ならびに半導体装置およびその製造方法 - Google Patents
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Description
以下、本発明の第1の実施の形態について、図1乃至図6を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。なお、本明細書中、「表面」とは半導体素子21が搭載される側の面(すなわち図2の上方を向く面、Z方向プラス側の面)のことをいい、「裏面」とは、図示しない実装基板に接続される側の面(すなわち図2の下方を向く面、Z方向マイナス側の面)のことをいう。
まず、図1および図2により、本実施の形態によるリードフレーム基板の概略について説明する。図1は、本実施の形態によるリードフレーム基板を示す平面図であり、図2は、本実施の形態によるリードフレーム基板を示す断面図である。
次に、図3および図4により、本実施の形態による半導体装置について説明する。図3および図4は、本実施の形態による半導体装置を示す図である。
次に、図1および図2に示すリードフレーム基板10の製造方法について、図5(a)−(h)を用いて説明する。なお、図5(a)−(h)は、リードフレーム基板10の製造方法を示す断面図(図2に対応する図)である。
次に、図3および図4に示す半導体装置20の製造方法について、図6(a)−(e)を用いて説明する。図6(a)−(e)は、半導体装置20の製造方法を示す断面図(図4に対応する図)である。
次に、図7および図8により、本実施の形態によるリードフレーム基板の変形例について説明する。図7および図8に示す変形例は、ダイパッド(第1端子部)およびリード部(第2端子部)の構成が異なるものであり、他の構成は、図1乃至図6に示す形態と略同一である。図7および図8において、図1乃至図6と同一部分には同一の符号を付して詳細な説明は省略する。
次に、図9乃至図13を参照して本発明の第2の実施の形態について説明する。図9乃至図13は本発明の第2の実施の形態を示す図である。図9乃至図13に示す第2の実施の形態は、主として、絶縁層14の裏面に支持層18を設けたものであり、他の構成は上述した第1の実施の形態と略同一である。図9乃至図13において、第1の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
まず、図9および図10により、本実施の形態によるリードフレーム基板の概略について説明する。
次に、図11および図12により、本実施の形態による半導体装置について説明する。
次に、図9および図10に示すリードフレーム基板10Cの製造方法について、図13(a)−(i)を用いて説明する。図13(a)−(i)は、リードフレーム基板10Cの製造方法を示す断面図(図10に対応する図)である。
次に、図14乃至図18を参照して本発明の第3の実施の形態について説明する。図14乃至図18は本発明の第3の実施の形態を示す図である。図14乃至図18に示す第3の実施の形態は、主として、金属層25が形成される領域と、リードフレーム基板10Dの製造方法とが異なるものであり、他の構成は上述した第2の実施の形態と略同一である。図14乃至図18において、第1の実施の形態および第2の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
まず、図14および図15により、本実施の形態によるリードフレーム基板の概略について説明する。
次に、図16および図17により、本実施の形態による半導体装置について説明する。
次に、図14および図15に示すリードフレーム基板10Dの製造方法について、図18(a)−(h)を用いて説明する。なお、図18(a)−(h)は、リードフレーム基板10Dの製造方法を示す断面図(図15に対応する図)である。
次に、図19により、本実施の形態によるリードフレーム基板の変形例について説明する。図19に示す変形例は、ダイパッド11およびリード部12に代えて、端子部54を設けた点が異なるものであり、他の構成は、図14および図15に示す形態と略同一である。図19において、図14および図15と同一部分には同一の符号を付して詳細な説明は省略する。
10a 単位リードフレーム領域
11 ダイパッド
12、12A〜12D リード部
13 外枠部
14 絶縁層
14a、14b 絶縁層開口部
15 内部端子
17 外部端子
18 支持層
18a、18b 支持層開口部
18b 支持層開口部
18c 空隙部
20、20C、20D 半導体装置
21 半導体素子
22 ボンディングワイヤ(導電部材)
23 封止樹脂
25、26 金属層
28 はんだ部
Claims (13)
- リードフレーム基板であって、
第1端子部と、
前記第1端子部から離間して配置された第2端子部と、
前記第1端子部および前記第2端子部の裏面側に設けられ、前記第1端子部と前記第2端子部とを支持する絶縁層とを備え、
前記第1端子部および前記第2端子部の側面は、断面視ですり鉢状に形成され、
前記絶縁層のうち、前記第1端子部および前記第2端子部に対応する位置に、それぞれ絶縁層開口部が形成され、
前記絶縁層の裏面に、導体からなる支持層が設けられ、前記支持層のうち前記絶縁層開口部に対応する位置に支持層開口部が形成され、前記支持層のうち前記第1端子部と前記第2端子部との間の領域に、空隙部が設けられていることを特徴とするリードフレーム基板。 - 前記第1端子部および前記第2端子部の表面と、前記第1端子部および前記第2端子部の前記側面と、前記第1端子部および前記第2端子部の前記裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とが、金属層によって覆われていることを特徴とする請求項1記載のリードフレーム基板。
- 前記第1端子部および前記第2端子部は、外枠部の内側に配置されており、前記第1端子部および前記第2端子部のうちの少なくとも一方は、端子本体と、前記端子本体と前記外枠部とを連結する引出線部とを有することを特徴とする請求項1又は2記載のリードフレーム基板。
- 前記第1端子部および前記第2端子部の表面と、前記第1端子部および前記第2端子部の前記裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とが、金属層によって覆われ、前記第1端子部および前記第2端子部の前記側面は、前記金属層によって覆われていないことを特徴とする請求項1記載のリードフレーム基板。
- 前記第1端子部および前記第2端子部は、互いに独立して配置されるとともに、互いに電気的に絶縁されていることを特徴とする請求項4記載のリードフレーム基板。
- 半導体装置であって、
第1端子部と、
前記第1端子部から離間して配置された第2端子部と、
前記第1端子部および前記第2端子部の裏面側に設けられ、前記第1端子部と前記第2端子部とを支持する絶縁層と、
前記第1端子部上に搭載された半導体素子と、
前記半導体素子と前記第2端子部とを電気的に接続する導電部材と、
前記第1端子部と、前記第2端子部と、前記半導体素子と、前記導電部材とを封止する封止樹脂とを備え、
前記第1端子部および前記第2端子部の側面は、断面視ですり鉢状に形成され、
前記絶縁層のうち、前記第1端子部および前記第2端子部に対応する位置に、それぞれ絶縁層開口部が形成され、
前記絶縁層の裏面に、導体からなる支持層が設けられ、前記支持層のうち前記絶縁層開口部に対応する位置に支持層開口部が形成され、前記支持層のうち前記第1端子部と前記第2端子部との間の領域に、空隙部が設けられていることを特徴とする半導体装置。 - 前記第1端子部および前記第2端子部の表面と、前記第1端子部および前記第2端子部の前記側面と、前記第1端子部および前記第2端子部の前記裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とが、金属層によって覆われていることを特徴とする請求項6記載の半導体装置。
- 前記第1端子部および前記第2端子部の表面と、前記第1端子部および前記第2端子部の前記裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とが、金属層によって覆われ、前記第1端子部および前記第2端子部の前記側面は、前記金属層によって覆われていないことを特徴とする請求項6記載の半導体装置。
- リードフレーム基板の製造方法において、
金属基板と、前記金属基板の裏面に設けられた絶縁層と、前記絶縁層の裏面に設けられた導体からなる支持層とを有する積層体を準備する工程と、
前記金属基板を表面側からエッチング加工することにより、前記金属基板に第1端子部と、前記第1端子部から離間して配置された第2端子部とを形成する工程であって、前記第1端子部および前記第2端子部の側面は、断面視ですり鉢状に形成される、工程と、
前記支持層のうち、前記第1端子部および前記第2端子部に対応する位置に、それぞれ支持層開口部を形成する工程と、
前記絶縁層のうち前記支持層開口部が設けられた箇所に、それぞれ絶縁層開口部を形成する工程と、
前記支持層のうち、前記第1端子部と前記第2端子部との間に位置する部分を除去する工程とを備えたことを特徴とするリードフレーム基板の製造方法。 - 前記絶縁層開口部を形成した後、前記第1端子部および前記第2端子部の表面と、前記第1端子部および前記第2端子部の前記側面と、前記第1端子部および前記第2端子部の裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とを、金属層によって覆う工程を更に備えたことを特徴とする請求項9記載のリードフレーム基板の製造方法。
- リードフレーム基板の製造方法において、
金属基板と、前記金属基板の裏面に設けられた絶縁層と、前記絶縁層の裏面に設けられた導体からなる支持層とを有する積層体を準備する工程と、
前記支持層のうち、第1端子部および第2端子部に対応する位置に、それぞれ支持層開口部を形成する工程と、
前記絶縁層のうち前記支持層開口部が設けられた箇所に、それぞれ絶縁層開口部を形成する工程と、
前記金属基板を表面側からエッチング加工することにより、前記金属基板に第1端子部と、前記第1端子部から離間して配置された第2端子部とを形成する工程であって、前記第1端子部および前記第2端子部の側面は、断面視ですり鉢状に形成される、工程と、
前記支持層のうち、前記第1端子部と前記第2端子部との間に位置する部分を除去する工程とを備えたことを特徴とするリードフレーム基板の製造方法。 - 前記絶縁層開口部を形成した後、前記金属基板の表面のうち前記第1端子部および前記第2端子部に対応する位置と、前記金属基板の前記裏面のうち前記絶縁層開口部の内側領域と、前記支持層の一部とを、金属層によって覆う工程を更に備えたことを特徴とする請求項11記載のリードフレーム基板の製造方法。
- 半導体装置の製造方法において、
請求項1乃至5のいずれか一項記載のリードフレーム基板を準備する工程と、
前記リードフレーム基板の前記第1端子部上に半導体素子を搭載する工程と、
前記半導体素子と前記第2端子部とを導電部材により電気的に接続する工程と、
前記第1端子部と、前記第2端子部と、前記半導体素子と、前記導電部材とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015034221A JP6459618B2 (ja) | 2015-02-24 | 2015-02-24 | リードフレーム基板およびその製造方法、ならびに半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2016157800A JP2016157800A (ja) | 2016-09-01 |
JP6459618B2 true JP6459618B2 (ja) | 2019-01-30 |
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JP2015034221A Active JP6459618B2 (ja) | 2015-02-24 | 2015-02-24 | リードフレーム基板およびその製造方法、ならびに半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6459618B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6907572B2 (ja) * | 2017-02-07 | 2021-07-21 | 大日本印刷株式会社 | リードフレーム基板およびその製造方法、リードフレーム用積層体、ならびに半導体装置およびその製造方法 |
JP7326115B2 (ja) | 2019-09-26 | 2023-08-15 | ローム株式会社 | 端子、半導体装置、およびこれらの製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0324285A (ja) * | 1989-06-19 | 1991-02-01 | Hitachi Cable Ltd | 金属のエッチング方法 |
JP2797542B2 (ja) * | 1989-11-06 | 1998-09-17 | ソニー株式会社 | リードフレームの製造方法 |
JP2001127228A (ja) * | 1999-10-28 | 2001-05-11 | Matsushita Electronics Industry Corp | ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法 |
JP2004218033A (ja) * | 2003-01-17 | 2004-08-05 | Toppan Printing Co Ltd | エッチング製品及びエッチング方法 |
TWI419290B (zh) * | 2010-10-29 | 2013-12-11 | Advanced Semiconductor Eng | 四方扁平無引腳封裝及其製作方法 |
JP2014146827A (ja) * | 2014-03-27 | 2014-08-14 | Dainippon Printing Co Ltd | 回路部材の表面積層構造 |
-
2015
- 2015-02-24 JP JP2015034221A patent/JP6459618B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016157800A (ja) | 2016-09-01 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181217 |
|
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