JP6424811B2 - 多層基板およびその多層基板の製造方法 - Google Patents
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Description
信号を伝送する第1伝送線路(131)とその第1伝送線路が接続する第1ランド(132)とを有する第1線路包含層(13)と、
信号を伝送する第2伝送線路(171)とその第2伝送線路が接続する第2ランド(172)とを有する第2線路包含層(17)と、
第1線路包含層に対し厚み方向の一方側に隣接する隣接絶縁層(21)と、
第1線路包含層に対し隣接絶縁層を挟んで積層され、面状に拡がる第1グランドパターン(121)を有する第1グランド包含層(12)と、
第1ランドと第2ランドとの間に配置され、その第1ランドとその第2ランドとを接続する信号ビア(38)と、
隣接絶縁層とは異なる他の絶縁層(25)と、
複数の導体層のうち第1グランド包含層とは別の層を成し、第2線路包含層に対し他の絶縁層を挟んで積層された第2グランド包含層(16)とを備え、
第1線路包含層、第2線路包含層、および第1グランド包含層は複数の導体層に含まれ、
信号ビア、第1ランド、および第2ランドは、信号ビアが設けられることに起因してインダクタンス成分が第1伝送線路に対して変化しているビア部分(44)に含まれ、
第1ランドおよび第1グランドパターンは、隣接絶縁層を挟んだ容量結合によって寄生容量(CLAND)を生じるものであり、
寄生容量は、第1伝送線路に対するビア部分のインダクタンス成分の変化に起因したそのビア部分のインピーダンスの変化を抑える所定容量とされており、
第2グランド包含層は、第1グランドパターンに電気的に接続された第2グランドパターン(161)を有し、
第2伝送線路は、他の絶縁層を挟んで第2グランドパターンと隣り合う線路部(171a)と、その線路部と第2ランドとの間に配置されたランド接続部(171b)とを有し、
そのランド接続部はビア部分に含まれる。
図1は、本実施形態の多層基板10の厚み方向DRtに沿った平面で多層基板10を切断した断面を示す断面図である。図1に示すように、この多層基板10は、例えば銅箔から成る導体パターンを含む複数の導体層12、13、14、15、16、17(以下、複数の導体層12〜17と略することがある)と、絶縁体で構成された複数の絶縁層21、22、23、24、25、26(以下、複数の絶縁層21〜26と略することがある)とを有している。その複数の導体層12〜17および複数の絶縁層21〜26は、多層基板10の厚み方向DRtである基板厚み方向DRtへ交互に積層されている。また、多層基板10は、複数のビア34、36、38も有している。
次に、第2実施形態について説明する。本実施形態では、前述の第1実施形態と異なる点を主として説明する。また、前述の実施形態と同一または均等な部分については省略または簡略化して説明する。このことは後述の第3実施形態以降でも同様である。
次に、第3実施形態について説明する。本実施形態では、前述の第1実施形態と異なる点を主として説明する。
次に、第4実施形態について説明する。本実施形態では、前述の第3実施形態と異なる点を主として説明する。
次に、第5実施形態について説明する。本実施形態では、前述の第3実施形態と異なる点を主として説明する。
(1)上述の第1実施形態の図1および図5において、第1寄生容量CLANDは所定容量とされ、その所定容量とは、例えば第1寄生容量目標値のことである。この点に関し、その所定容量は、第1伝送線路131に対するビア部分44のインダクタンス成分Lvの変化に起因したビア部分44のインピーダンスZvの変化を抑えるように定まっていればよく、その定め方に限定はない。
上記各実施形態の一部または全部で示された第1の観点によれば、第1ランドおよびグランドパターンは、隣接絶縁層を挟んだ容量結合によって寄生容量を生じるものである。そして、その寄生容量は、第1伝送線路に対するビア部分のインダクタンス成分の変化に起因したビア部分のインピーダンスの変化を抑える所定容量とされている。
12 第1グランド包含層
13 第1線路包含層
17 第2線路包含層
21 第1絶縁層(隣接絶縁層)
38 信号ビア
121 第1グランドパターン
131 第1伝送線路
132 第1ランド
CLAND 第1寄生容量
Claims (5)
- 厚み方向(DRt)へ積層された複数の導体層(12、13、14、15、16、17)を有する多層基板であって、
信号を伝送する第1伝送線路(131)と該第1伝送線路が接続する第1ランド(132)とを有する第1線路包含層(13)と、
前記信号を伝送する第2伝送線路(171)と該第2伝送線路が接続する第2ランド(172)とを有する第2線路包含層(17)と、
前記第1線路包含層に対し前記厚み方向の一方側に隣接する隣接絶縁層(21)と、
前記第1線路包含層に対し前記隣接絶縁層を挟んで積層され、面状に拡がる第1グランドパターン(121)を有する第1グランド包含層(12)と、
前記第1ランドと前記第2ランドとの間に配置され、該第1ランドと該第2ランドとを接続する信号ビア(38)と、
前記隣接絶縁層とは異なる他の絶縁層(25)と、
前記複数の導体層のうち前記第1グランド包含層とは別の層を成し、前記第2線路包含層に対し前記他の絶縁層を挟んで積層された第2グランド包含層(16)とを備え、
前記第1線路包含層、前記第2線路包含層、および前記第1グランド包含層は前記複数の導体層に含まれ、
前記信号ビア、前記第1ランド、および前記第2ランドは、前記信号ビアが設けられることに起因してインダクタンス成分が前記第1伝送線路に対して変化しているビア部分(44)に含まれ、
前記第1ランドおよび前記第1グランドパターンは、前記隣接絶縁層を挟んだ容量結合によって寄生容量(CLAND)を生じるものであり、
前記寄生容量は、前記第1伝送線路に対する前記ビア部分のインダクタンス成分の変化に起因した該ビア部分のインピーダンスの変化を抑える所定容量とされており、
前記第2グランド包含層は、前記第1グランドパターンに電気的に接続された第2グランドパターン(161)を有し、
前記第2伝送線路は、前記他の絶縁層を挟んで前記第2グランドパターンと隣り合う線路部(171a)と、該線路部と前記第2ランドとの間に配置されたランド接続部(171b)とを有し、
該ランド接続部は前記ビア部分に含まれる多層基板。 - 前記第2グランドパターンを含み、前記第1グランドパターンに電気的に接続されたグランド接続部(40)を備え、
該グランド接続部および前記第1グランドパターンはグランド部分(42)を構成し、
前記ビア部分は、前記第1ランドを含む容量結合部(441)を有し、
該容量結合部は、前記グランド部分のうちの一部位(421)に対し前記第1グランド包含層の平面方向(DRp)へ並んで配置されることで該一部位に対して容量結合しており、
前記ビア部分の容量成分が第1寄生容量としての前記寄生容量と、前記一部位と前記容量結合部との間に生じる第2寄生容量(CVIA)との合計であるとして、前記第1寄生容量は前記所定容量とされている請求項1に記載の多層基板。 - 前記第1グランドパターンは、前記第1ランドと前記厚み方向に対向するランド対向領域(121a)を有し、
該ランド対向領域内の少なくとも一部では導体が欠落しており、
前記ビア部分のインピーダンスと前記第1伝送線路のインピーダンスとの差は、前記欠落が無い場合に比して小さくなっている請求項1または2に記載の多層基板。 - 前記第1ランドは、前記寄生容量が前記所定容量となるように決定されたランド面積を有する請求項1ないし3のいずれか1つに記載の多層基板。
- 前記隣接絶縁層の誘電率とは異なる誘電率を有する絶縁材(46)を備え、
該絶縁材は、前記厚み方向における前記隣接絶縁層と前記第1ランドとの間と、前記隣接絶縁層と前記第1グランドパターンとの間とのうちの一方または両方に設けられ、
前記ビア部分のインピーダンスと前記第1伝送線路のインピーダンスとの差は、前記絶縁材が無い場合に比して小さくなっている請求項1ないし4のいずれか1つに記載の多層基板。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015250184A JP6424811B2 (ja) | 2015-12-22 | 2015-12-22 | 多層基板およびその多層基板の製造方法 |
CN201680075289.0A CN108476592B (zh) | 2015-12-22 | 2016-11-30 | 多层基板 |
PCT/JP2016/085488 WO2017110389A1 (ja) | 2015-12-22 | 2016-11-30 | 多層基板およびその多層基板の製造方法 |
KR1020187017788A KR20180086228A (ko) | 2015-12-22 | 2016-11-30 | 다층 기판 |
US16/065,140 US10356897B2 (en) | 2015-12-22 | 2016-11-30 | Multilayer substrate |
DE112016005916.7T DE112016005916T5 (de) | 2015-12-22 | 2016-11-30 | Mehrschichtsubstrat und Herstellungsverfahren desselben |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015250184A JP6424811B2 (ja) | 2015-12-22 | 2015-12-22 | 多層基板およびその多層基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017117890A JP2017117890A (ja) | 2017-06-29 |
JP2017117890A5 JP2017117890A5 (ja) | 2018-03-22 |
JP6424811B2 true JP6424811B2 (ja) | 2018-11-21 |
Family
ID=59089369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015250184A Active JP6424811B2 (ja) | 2015-12-22 | 2015-12-22 | 多層基板およびその多層基板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US10356897B2 (ja) |
JP (1) | JP6424811B2 (ja) |
KR (1) | KR20180086228A (ja) |
CN (1) | CN108476592B (ja) |
DE (1) | DE112016005916T5 (ja) |
WO (1) | WO2017110389A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020095092A1 (en) * | 2018-11-06 | 2020-05-14 | Aesa Sa | Electromagnetic waveguide and microwave-frequency circuit |
US11176308B1 (en) * | 2020-06-19 | 2021-11-16 | International Business Machines Corporation | Extracting parasitic capacitance from circuit designs |
US11314916B2 (en) | 2020-07-31 | 2022-04-26 | International Business Machines Corporation | Capacitance extraction |
CN219981140U (zh) * | 2021-06-25 | 2023-11-07 | 株式会社村田制作所 | 多层基板、多层基板模块以及电子设备 |
KR102553362B1 (ko) | 2022-01-26 | 2023-07-07 | 이지안 | 조적균열방지용 보강구 및 그 시공방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05160605A (ja) * | 1991-12-09 | 1993-06-25 | Murata Mfg Co Ltd | 高周波回路部品 |
JP2664589B2 (ja) * | 1992-05-18 | 1997-10-15 | 三洋電機株式会社 | 多層配線基板 |
JP4204150B2 (ja) * | 1998-10-16 | 2009-01-07 | パナソニック株式会社 | 多層回路基板 |
JP2002100901A (ja) * | 2000-09-25 | 2002-04-05 | Mitsubishi Electric Corp | 多層平面型導波路 |
JP2004259959A (ja) * | 2003-02-26 | 2004-09-16 | Kyocera Corp | 配線基板 |
DE102004060962A1 (de) * | 2004-12-17 | 2006-07-13 | Advanced Micro Devices, Inc., Sunnyvale | Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen |
CN101662882B (zh) * | 2005-01-25 | 2011-05-25 | 财团法人工业技术研究院 | 高频宽带阻抗匹配的传输孔 |
JP2009224638A (ja) * | 2008-03-18 | 2009-10-01 | Nec Corp | 実装基板の伝送線路構造 |
JP2012129350A (ja) | 2010-12-15 | 2012-07-05 | Hitachi Ltd | 多層プリント基板 |
JP6379453B2 (ja) * | 2013-07-01 | 2018-08-29 | 富士通株式会社 | 配線基板及び電子装置 |
-
2015
- 2015-12-22 JP JP2015250184A patent/JP6424811B2/ja active Active
-
2016
- 2016-11-30 US US16/065,140 patent/US10356897B2/en active Active
- 2016-11-30 DE DE112016005916.7T patent/DE112016005916T5/de active Pending
- 2016-11-30 CN CN201680075289.0A patent/CN108476592B/zh active Active
- 2016-11-30 WO PCT/JP2016/085488 patent/WO2017110389A1/ja active Application Filing
- 2016-11-30 KR KR1020187017788A patent/KR20180086228A/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP2017117890A (ja) | 2017-06-29 |
KR20180086228A (ko) | 2018-07-30 |
DE112016005916T5 (de) | 2018-09-20 |
US10356897B2 (en) | 2019-07-16 |
CN108476592B (zh) | 2021-04-13 |
WO2017110389A1 (ja) | 2017-06-29 |
CN108476592A (zh) | 2018-08-31 |
US20190008042A1 (en) | 2019-01-03 |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R250 | Receipt of annual fees |
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|
R360 | Written notification for declining of transfer of rights |
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Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R350 | Written notification of registration of transfer |
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