JP6345247B2 - ダイヤモンドをサーマルビア内に選択的に蒸着させる方法 - Google Patents
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Description
［０００１］ 本発明は、国防高等研究計画局（Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｐｒｏｊｅｃｔｓ Ｒｅｓｅａｒｃｈ Ａｇｅｎｃｙ）により授与された契約ＨＲ００１−０９−Ｃ−０１３２に基づく政府の補助によって為されたものである。政府は、本発明にて特定の権利を保有する。
［０００２］ 本発明は、全体として、半導体デバイスを製造する方法、より具体的には、ダイヤモンドをデバイスの基板の裏側部のサーマルビア内に選択的に蒸着させるステップを含む、ＧａＮ半導体デバイスを製造する方法に関する。
［０００３］ 集積回路は、通常、各種の半導体層をウェハ基板上に蒸着し、又は成長させて、デバイスに対する回路構成要素を提供するステップを提供するエピタキシャル製造法により製造されている。集積回路の基板は、ケイ素、サフイア、ＳｉＣ、ＩｎＰ、ＧａＡｓ等のような各種の材料、通常、半導体材料を含むことができる。集積回路の製造技術が進歩し、かつより複雑化するのに伴い、より多くの回路構成要素を同一の面積内にて基板上にて製造し、かつ互いにより密な間隔にて配置することが可能となる。更に、こうした集積回路を製造する技術は、回路の作動周波数をＧＨｚの範囲の極めて高い周波数まで高めることを可能にする。
［０００４］ 実際上すべての電子回路構成要素は、熱によって制限された能力にて作動する、すなわち、デバイスの性能は、環境に拡散させることできる熱の量によって制限される。放散熱量は、デバイスの作動電圧、電流及び周波数に比例し、ここで、これらが少しでも増加すると、電力の放散が増し、したがって、廃熱が生ずることになる。デバイスにおけるエレクトロニクスデバイスの接合温度の上昇は、デバイスの通路又は接合点と、熱が環境に解放される箇所との間の熱抵抗に比例する。各デバイスは、最大の接合温度を有しており、ここで、デバイスがその温度を超えて作動した場合、半導体及び実装材料の基本的制限のため、性能及び信頼度が低下する結果となる。より高電力（電圧、電流及び／または周波数）にて作動させたいという要望のため、熱抵抗を低くすることが要請されるに至っている。１つの例は、加工コアの数を拡張することにより処理能力を均一化し、かつ増大させるクロック周波数を有するマイクロプロセッサを含む。
［０００５］ 別の例は、窒化ガリウム（ＧａＮ）系のＲＦ及びマイクロ波電力増幅器を含む。ＧａＮは、広帯域ギャップの半導体であり、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴｓ）は、高電流及び高電圧の双方にて作動する能力を備えている。精巧な幾何学的形態と結びついたこの型式の作動の結果、デバイスのゲートフィンガ付近にて平方ｃｍ当たりメガワットの電力密度が得られる。ＧａＮＨＥＭＴデバイスは、通常、これらの用途のため、適当な基板上にてエピタキシャル成長され、ここで、基板は、高い熱伝導性及び電気的絶縁性を有し、ＧａＮに類似した熱膨張係数を有し、また、適当なエピタキシャル成長に適した格子定数を提供する必要がある。熱伝導性及び電気的絶縁性が共に高い適当な材料は、比較的珍しい。高熱放散性は、「自然加熱」効果のため、性能が低下し及び、また、高い接合部温度のため、長期間の信頼度は制限される。
［０００６］ 熱がエピタキシャル層及び基板を通ってデバイスの接合部から除去され、また、デバイスが信頼し得る態様にて高電力で作動し得るようにするため、これらのデバイス用の高熱伝導性の基板が必要とされている。特に、上述したように、デバイスの温度がある閾値温度以上まで上昇したとき、デバイスの電気的性能は低下し、このことは、その高電力能力を低下させることになる。更に、デバイス内の温度が高過ぎると、その故障までの時間が短くなるため、信頼性が低下する。また、これらの型式のデバイスは、通常、そのサイズが周波数の増加と共に小さくなる、高周波数デバイスであり、このことは、熱を吸引するその能力を低下させることになる。ＨＥＭＴデバイス内のデバイスの接合層にて発生した熱の伝導路のため、熱は、エピタキシャル層及び基板を通って伝導し、デバイスの実装部分内に入る。このため、デバイスから出る熱の経路を妨害せず、熱がより広い面積にわたって拡がることを許容する高熱伝導性の基板を提供する必要がある。デバイスから実装部内への熱抵抗の小さい熱経路を提供し、かつ熱をデバイスから外部に拡げる能力を最適化するよう基板の厚さは最適化される。
［０００７］ 以前には、ＧａＮは熱伝導性が低いサフイア上にて成長されており、このことは、利用可能な出力電力を著しく制限していた。より最近の炭化ケイ素（ＳｉＣ）は、ＧａＮに対する基板としてサフイアに置き換わっている。ＧＡＮＨＥＭ デバイスにとって、炭化ケイ素（ＳｉＣ）基板は、電気的絶縁性、高熱伝導性、ＧａＮのものと同等の密な格子、及びＧａＮのものと同様の熱膨張係数という望ましい特徴を提供する現在の業界の標準である。ＳｉＣは、遥かに高い熱伝導性を備えるが、電力の放散は、依然として熱的制約により制限され、デバイスは、その最大のレベルにて機能することができない。ＳｉＣは、優れた熱伝導体ではあるが、その熱伝導性は依然として制限され、また、デバイス内の接合部の温度が上昇すると、熱を除去するＳｉＣ基板の能力は制限され、このことは、ＧａＮＨＥＭＴデバイスの出力電力を制限し、その結果、上述したように、その信頼性を制限することになる。
［０００８］ ＳｉＣよりも高い熱伝導性を備えるＧａＮＨＥＭＴデバイス用の適当な基板を提供することが望ましい。ダイヤモンドは、電気的絶縁性があり、任意のバルク材料の内、最高の熱伝導率を有する。しかし、入手可能性、大きい格子定数の不一致、及び異なる熱膨張係数を含む、多数の理由のため、現在、ＧａＮ層を大きい面積の単結晶のダイヤモンド基板上にてエピタキシャル成長させることはできない。
［０００９］ これらの問題点を解決し、ダイヤモンド基板をＧａＮＨＥＭＴデバイスの基板のような半導体デバイスにて使用し得るようにするための努力が為されてきた。例えば、ＧａＮ層をその上にて効率よく成長させることのできるＳｉＣ基板又はその他の基板を除去し、その後、ダイヤモンド基板を接着層にて使用してデバイスに接着させることが業界にて既知である。しかし、ＧａＮデバイスの層とダイヤモンド基板との間に適当な熱伝導率を有しないかなりの厚さの接着層があり、このため、ダイヤモンド基板を通して熱をデバイスから除去する能力に影響を与えている。更に、バルクダイヤモンドは、熱膨張率係数小さいため、依然として、デバイス層と基板との間の熱膨張係数の差のため、ウェハは曲がり、また、エピタキシャル層に亀裂が生ずる可能性があるという問題点が存在する。
［００１０］ これらの型式のデバイスの熱伝導率を改良するその他の着想は、基板を全てダイヤモンドにて置き換えることである。しかし、これらのダイヤモンド基板は、性質上、多結晶であるため、当初の親基板を除去した後、ＧａＮをダイヤモンド基板まで搬送するか又はダイヤモンドをＧａＮ上にて成長させなければならない。この過程は、ＧａＮとダイヤモンド基板との間の大きい熱膨張係数（ＣＴＥ）のため、かなり制限されている。ＣＴＥの不一致は、過程の規模の拡大を制限し、加工したトランジスタにすることのできない反ったウェハとなる。
［００１１］ また、ダイヤモンドを基板と反対側のデバイスの正面側にて成長させることも既知である。しかし、これら型式のデバイスは、基板を通る熱の流れは依然として、極めて顕著であるから、熱伝導率及びデバイスからの熱の流れを改善することは制限されている。更に、ＧａＮ層は、高温度ダイヤモンド蒸着法に耐えることはできず、このため、熱抵抗層を使用して保護することが必要となり、このこともまた、熱的性能を制限することとなる。
［００１２］ 熱が最も集中する、デバイスの作用領域の近くに熱伝導率の高いダイヤモンド導管を配置することにより、半導体基板の熱抵抗を向上させるダイヤモンドサーマルビアが以前から、考えられていた。アスペクト比の大きいサーマルビアの高密度は、複合的なダイヤモンド／半導体基板の全体的な熱伝導率及び電力の取り扱いを向上させるという利点を有している。ビア内にて充填された厚いダイヤモンドを有する大型のビアもまた、魅力的な解決策である。大きいビア及び小さいビアの双方は、ビアを被覆しかつ充填して、大きいＣＴＥの不一致に起因する許容し得ないウェハの反り及びウェハの破損の可能性を防止するため、選択的な方法を必要とする。
［００１４］ デバイスの基板の裏側部を通って伸びるダイヤモンドで充填したサーマルビアを含むＧａＮ半導体デバイスを製造する方法に関する、本発明の実施の形態の以下の説明は、性質上、単に一例であり、本発明、又はその応用例及び用途を限定することを意図するものではない。
［００１５］ 本明細書は、ＧａＮトランジスタのような、半導体デバイスの基板の裏側部にてサーマルビア内にダイヤモンドを選択的に蒸着し、絶縁したサーマルビアを提供する方法、又は製造方法を記述するものである。図１から図７は、かかるダイヤモンドサーマルビアを製造する、段階的な製造ステップを示す、ＧａＮ半導体デバイス１０の輪郭外形の図である。
［００１６］ 図１には、ＳｉＣウェハ基板１２と、該基板１２の正面側部に蒸着させた多数のエピタキシャルＧａＮデバイス層１４とを含む、デバイス１０が示されており、その後、該ＧａＮデバイス層は、この非限定的な例にて、既知のエピタキシャル成長技術を使用して、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）デバイスを製造するため加工されよう。基板１２は、この非限定的な例にて、ＳｉＣであるが、該基板１２は、サフイア、ＧａＮ、ＡＩＮ、ケイ素等のような、本明細書にて説明した目的に適した任意の基板とすることができる。エピタキシャルデバイス層１４は、ＨＥＭＴデバイス又はＧａＮバッファ層、ＡＩＮ核生成層、ＡＬＧａバリヤー層、ＧａＮチャネル層等のような、その他の半導体デバイスに対して、任意の適当な順序にてデバイス層を組み合わせたものとすることができる。エピタキシャル層の１４の全てが基板１２上にて成長したならば、エピタキシャル層１４は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、それらの組み合わせ又はその他の適当な耐火性材料のような、熱安定性の保護誘電層１６にて保護される。
［００１７］ 次に、デバイス１０は、反転させて、基板１２の裏側部は、適当なマスク（図示せず）を使用してパターンを形成し、例えば、当業者に周知のドライプラズマエッチング法により深いサーマルビア１８を提供する。この非限定的な例にて、サーマルビア１８を形成するエッチングは、基板１２を通ってＧａＮ層１４まで完全には伸びず、層１４の手前にて停止し、ビア１８と層１４との間にて薄い基板の層２４を画成することが認識される。層１４は、所望の熱的性能が得られるように厚さを選択的に制御することができる。薄い基板材料の層２４を提供することは、ＨＥＭＴデバイスに対して特定の望ましい半導体の性質を有することになろう。ビア１８の幅又は直径は、基板１２の上部に形成されたトランジスタデバイスの面積に適合するように慎重に選び、サーマルビア１８がトランジスタデバイスから廃熱を除去するための経路を提供するようにする。１つの実施の形態において、ウェハ基板１２の上に形成されるトランジスタデバイスの各々は、このサイズの単一のビアを含み、ここにおいて、ウェハ基板１２の面積の大部分はサーマルビアを含まないであろう。
［００１８］ ビア１８を含むウェハ１０の裏側部の全体は、本明細書にて、ダイヤモンド核生成シード層２０と称する、ナノ結晶又は多結晶の薄いダイヤモンド層にて被覆される。１つの実施の形態において、ダイヤモンド層２０は、例えば、ピンホールの無い薄い順応層を形成するため既知のエピタキシャル法を使用して０．１から２マイクロメートルの範囲の厚さまで化学的蒸着法により蒸着する。ダイヤモンド層２０が基板１２の裏側部に蒸着される前、ウェハ基板１２の全体は、ウェハ基板１２をナノダイヤモンド粒子を含む溶液中に入れることにより、極めて薄いナノダイヤモンド粒子層にて被覆する。最小厚さのこのナノダイヤモンド粒子層は、ダイヤモンド核生成層２０を成長させることのできるシード層を提供する。次に、ダイヤモンド層２０は、適当な順応性挙動を示す、例えば、ＳｉＯ２、ＳｉＮまたはその他の適当な誘電体のような、マスク層２２にて被覆する。
［００１９］ 基板１２の裏側部の平面状領域内のビア１８の外側のマスク層２２の一部は、例えば、化学物理的研磨（ＣＭＰ）法により、図２に示したように、デバイス１２から除去し、ビアの底部及び側壁を含む、ダイヤモンド層２０を保護するようマスク材料のみがビア１８内に残るようにする。このことは、ダイヤモンド層２０の残る平面状部分２６が図示するように露出されたままであるようにする。ダイヤモンド核生成層２０の一部は、マスク層２２の一部を除去するこの過程の間、ビア１８の外側にて基板１２の裏側部の平面状部分２６にて除去することができる。
［００２０］ 次に、反応性ガスの流れに酸素を加えた反応性ガスイオンエッチングのような、反応性プラズマ反応性エッチング法を使用して、基板１２の裏側部を選択的にエッチングして、図３に示したように、ビア１８の外側にてダイヤモンド層２０の平面状部分２６を完全に除去する。ビア１８内にてマスク層２２の残る部分の後方のダイヤモンド層２０の残る部分は、図４に示したように、選択的に、凹部として形成することができる。例えば、流れる酸素による、抵抗型加熱管式炉内にて高温度（７００℃）酸化型エッチング法を実行して、ビア１８の側端縁に沿ったダイヤモンドの一部は、マスク層２２の後方にて除去し、凹部２８を形成することができる。以下に説明するように、ビア１８をダイヤモンド材料にて充填するダイヤモンド成長法を行う間、ダイヤモンドは、端縁にてより急速に成長する傾向となり、この傾向のため、ダイヤモンド材料は、ビア１８の端縁を超えて「流れ出し」、かつ基板１２の裏側の平面状部分に戻るから、このステップは有益である。ダイヤモンドは、比較的低温度にて分解するから、かかる高温度酸化法を使用して、基板１２及びマスク層２２に影響を与えることなく、ビア１８の側壁に沿ってダイヤモンドを選択的に除去することが可能である。１つの代替的な実施の形態において、一回の熱エッチングステップを実行して、平面状部分２６を辞去し、かつ凹部２８を形成することができる。１つの非限定的な実施形態において、凹部２８は、深さ２０−３０マイクロメートル程度である。
［００２１］ 次に、ビア１８内のマスク層２２の残る部分は、図５に示したように、ウェット又はドライエッチング法により選択的にエッチングすることによって除去することができる。１つの非限定的な実施の形態において、マスク層２２に対するマスク材料としてＳｉＯ２を使用する場合、このエッチングステップは、ＳｉＯ２は選択的にエッチングするが、その下側のダイヤモンド層２０はエッチングしないフッ化水素酸（ＨＦ）を含む、緩衝した酸化物エッチング（ＢＯＥ）にて実行することができる。１つの代替的な実施の形態において、マスク材料として、ＳｉＮを使用する場合、マスク層２２は、ガス流れ中にＳＦ６を添加して、プラズマ内にて反応性イオンエッチング法を行うことにより、選択的にエッチングすることができる。
［００２２］ 次に、ビア１８をダイヤモンド材料にて充填するダイヤモンドの高速度成長法にて、ダイヤモンドをビア１８内にて選択的に蒸着させ、図６に示しように、厚いナノ結晶又は多結晶のダイヤモンド層３０を形成する。このダイヤモンド成長法において、ダイヤモンド層３０のダイヤモンド成長のため、シードテンプレートとして、ダイヤモンド核生成層２０が使用される。最適な状態下にて、ダイヤモンド層３０は、ビア１８内にてのみ成長し、かつ凹部２８を含んで、ビア１８を完全に充填し、ここで、ダイヤモンド核生成層２０は、基板１２の裏側部のこれらの部分から除去されているから、ビア１８の外側にてはダイヤモンドは成長しない。この実施の形態において、ダイヤモンド層３０は、ビア１８を完全に充填するが、その他の実施の形態において、ビア１８はダイヤモンド層３０にて部分的にのみ充填されることが望ましい。
［００２３］ この過程の全体にわたってウェハの整形ステップをモニタリングすることもでき、ここにおいて、ウェハの形状は、ダイヤモンドが最初に約１マイクロメートル成長した後、且つダイヤモンドを選択的に除去した後、最初に測定する。この過程中、ウェハの反りは、ダイヤモンドの再成長後、最大となるが、ダイヤモンドを選択的に除去した後、最小となり、このことは、この過程の重要な利点を実証する。ビア１８内のダイヤモンド層３０の品質は、エッチングを通じて基板１２を除去することによりラマン分光法により検査し、色々な点にて材料の品質を比較することができる。
［００２４］ ダイヤモンド層３０がビア１８内にて蒸着されたならば、次に、ウェハ基板１２を反転させて、最初に、保護層１６を選択的にエッチングし、図７に示したように、ソース端子３２、ゲート端子３４及びドレーン端子３６を製造することにより、パワートランジスタの構成要素をＧａＮ層１４の上にて製造することができる。
［００２５］ 本明細書にて説明したデバイスは、ＨＥＭＴデバイスであるが、基板上にて蒸着させたＧａＮデバイス層を採用する、レーザダイオード又は発光ダイオードのような、その他の型式のデバイスは、本明細書にて説明した熱伝導性ダイヤモンドビアにより提供される高性能による利点を享受することができる。更に、本明細書にて説明した実施の形態は、特に、ＳｉＣ基板用であるが、上述したもののような、その他の適当な基板も、また、同一の目的のため、ダイヤモンド充填して形成たされたビアを含むこともできる。
［００２６］ 開示した上記の説明は、本発明の単に一例としての実施の形態を述べるものである。当業者は、添付図面及び請求の範囲から、次の請求の範囲に記載した本発明の思想及び範囲から逸脱せずに、色々な変更、改変例及び変更例を具体化することが可能であることが認識されよう。
Claims (20)
- 半導体デバイスを製造する方法において、
正面側部と、裏側部とを含む半導体基板を提供するステップと、
半導体エピタキシャル層を半導体基板の正面側部上に蒸着させるステップと、
少なくとも１つのサーマルビアを半導体基板の裏側部内にエッチングするステップと、
ダイヤモンド核生成シード層を半導体基板の裏側部の全体にわたって蒸着させ、ダイヤモンド核生成層が基板の裏側部の平面状部分の上にてかつその側壁部を含む少なくとも１つのサーマルビア内にて蒸着されるようにするステップと、
マスク層をダイヤモンド核生成層の上に蒸着させるステップと、
基板の裏側部の平面状部分上のサーマルビアの外側にてマスク層の一部を除去し、マスク材料のみがサーマルビア内に残るようにするステップと、
少なくとも１つのサーマルビアの外側にて前記基板の平面状部分上のダイヤモンド核生成層の一部を除去するステップと、
サーマルビア内のマスク材料の残りの部分を除去するステップと、
ダイヤモンドがサーマルビア内にて形成されるのは許容するが、基板の裏側部の平面状部分の上にて形成されるのは許容しない仕方にて、サーマルビア内にてバルクダイヤモンド層をダイヤモンド核生成層の残りの部分上に蒸着させるステップと、
デバイス層をエピタキシャル層の上にて製造するステップとを備える、半導体デバイスを製造する方法。 - 請求項１に記載の方法において、
前記半導体デ基盤を提供するステップは、炭化ケイ素基板を提供するステップを含む、方法。 - 請求項１に記載の方法において、
前記エピタキシャル層を基板上に蒸着させるステップは、ＧａＮエピタキシャル層を基板の上にて成長させるステップを含む、方法。 - 請求項１に記載の方法において、
前記サーマルビアをエッチングする前に、誘電性保護層をエピタキシャル層上に蒸着させるステップを更に備える、方法。 - 請求項４に記載の方法において、
前記保護層を蒸着させるステップは、窒化ケイ素（ＳｉＮ）層、二酸化ケイ素（ＳｉＯ２）層又はそれらの組み合わせを蒸着させるステップを含む、方法。 - 請求項１に記載の方法において、
前記ダイヤモンド核生成シード層を蒸着させるステップは、ダイヤモンド核生成シード層を０．１−２マイクロメートルの範囲の厚さにて蒸着させるステップを含む、方法。 - 請求項１に記載の方法において、
前記ダイヤモンド核生成シード層を蒸着させ、かつバルクダイヤモンド層を蒸着させるステップは、ナノ結晶又は多結晶のダイヤモンド核生成シード層を蒸着させるステップを含む、方法。 - 請求項１に記載の方法において、
前記マスク層の一部を除去するステップは、化学機械的研磨法を使用するステップを含む、方法。 - 請求項１に記載の方法において、
前記ダイヤモンドシード層の一部を除去するステップは、酸素による反応性イオンエッチング法を使用するステップを含む、方法。 - 請求項１に記載の方法において、
前記ダイヤモンドシード層の一部を除去するステップは、サーマルビアのリップ部の周りにてダイヤモンド層の一部を除去し、ダイヤモンドシード層がマスク層の後側にて凹部を形成するステップを含む、方法。 - 請求項１０に記載の方法において、
前記サーマルビアのリップ部の周りにてダイヤモンドシード層の一部を除去するステップは、高温度酸化熱エッチング法を使用するステップを含む、方法。 - 請求項１０に記載の方法において、
前記サーマルビアのリップ部の周りにてダイヤモンドシード層の一部を除去するステップは、基板の裏側部の平面状部分からダイヤモンドシード層を除去する過程と異なる過程を使用するステップを含む、方法。 - 請求項１に記載の方法において、
前記サーマルビアのエッチン後であってかつ前記ダイヤモンド核生成シード層を基板の上に蒸着させる前に、ナノダイヤモンド粒子層を基板上に形成するステップを更に含む、方法。 - 請求項１に記載の方法において、
前記半導体デバイス層を製造するステップは、デバイス層をサーマルビアと整合させるステップを含む、方法。 - 請求項１に記載の方法において、
前記半導体デバイスは、高電子移動度トランジスタである、方法。 - ＧａＮ高電子移動度トランジスタを製造する方法において、
正面側部と、裏側部とを含む半導体基板を提供するステップと、
半導体エピタキシャル層を半導体基板の正面側部上に蒸着させるステップと、
少なくとも１つのサーマルビアを半導体基板の裏側部内にエッチングするステップと、
ナノダイヤモンド粒子層を基板上に形成するステップと、
ダイヤモンド核生成シード層を半導体基板の裏側部の全体にわたって蒸着させ、ダイヤモンド核生成層が基板の裏側部の平面状部分上に且つその側壁部を含む少なくとも１つのサーマルビア内にて蒸着されるようにするステップと、
マスク層をダイヤモンド核生成層の上に蒸着させるステップと、
基板の裏側部の平面状部分上のサーマルビアの外側にてマスク層の一部を除去し、マスク材料のみがサーマルビア内に残るようにするステップと、
少なくとも１つのサーマルビアの外側にて基板の平面状部分上のダイヤモンド核生成層の一部を除去するステップであって、前記ダイヤモンドシード層の一部を除去するステップは、サーマルビアのリップ部の周りにてダイヤモンド層の一部を除去し、ダイヤモンドシード層がマスク層の後方にて凹部を形成するステップと、
サーマルビア内のマスク材料の残りの部分を除去するステップと、
ダイヤモンドがサーマルビア内にて形成されるのを許容するが、基板の裏側部の平面状部分の上に形成されるのは許容しない仕方にて、サーマルビア内にてバルクダイヤモンド層をダイヤモンド核生成層の残りの部分上に蒸着させるステップと、
デバイス層をエピタキシャル層の上に製造するステップとを備える、方法。 - 請求項１６に記載の方法において、
前記サーマルビアをエッチングする前に、誘電性保護層をエピタキシャル層上に蒸着させるステップを更に備える、方法。 - 請求項１６に記載の方法において、
前記ダイヤモンド核生成シード層を蒸着させるステップは、ダイヤモンド核生成シード層を０．１−２マイクロメートルの範囲の厚さにて蒸着させるステップを含む、方法。 - 請求項１６に記載の方法において、
前記ダイヤモンド核生成シード層を蒸着させ、かつバルクダイヤモンド層を蒸着させるステップは、ナノ結晶又は多結晶のダイヤモンド核生成シード層を蒸着させるステップを含む、方法。 - 半導体デバイスを製造する方法において、
正面側部と、裏側部とを含む半導体基板を提供するステップと、
ＧａＮエピタキシャル層を半導体基板の正面側部上に蒸着させるステップと、
少なくとも１つのサーマルビアを半導体基板の裏側部内にエッチングするステップと、
ダイヤモンド核生成シード層を半導体基板の裏側部の全体にわたって蒸着させ、ダイヤモンド核生成層が基板の裏側部の平面状部分上にかつその側壁部を含む少なくとも１つのサーマルビア内にて蒸着されるようにするステップであって、前記ダイヤモンド核生成層を蒸着させるステップは、ダイヤモンド核生成シード層を０．１−２マイクロメートルの範囲の厚さに蒸着させるステップを含む前記蒸着ステップと、
マスク層をダイヤモンド核生成層上に蒸着させるステップと、
基板の裏側部の平面状部分上のサーマルビアの外側にてマスク層の一部を除去し、マスク材料のみがサーマルビア内に残るようにするステップと、
少なくとも１つのサーマルビアの外側にて基板の平面状部分上のダイヤモンド核生成層の一部を除去するステップと、
サーマルビア内のマスク材料の残りの部分を除去するステップと、
ダイヤモンドがサーマルビア内にて形成されるのは許容するが、基板の裏側部の平面状部分上に形成されるのは許容しない仕方にて、サーマルビア内にてバルクダイヤモンド層をダイヤモンド核生成層の残りの部分上に蒸着させるステップと、とを備える、方法。
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