JP6324638B2 - 光受信器、光終端装置および光通信システム - Google Patents

光受信器、光終端装置および光通信システム Download PDF

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Description

本発明は、受光素子から入力された電流信号を電圧信号に変換するトランスインピーダンスアンプを有する光受信器、光終端装置および光通信システムに関する。
近年、スマートデバイスの急速な普及によるモバイルブロードバンドサービスの拡大、また、ソーシャルネットワークサービス、クラウドコンピューティング、動画配信などのインターネットサービスの更なる普及により、通信トラフィックは急激な増加の一途を辿っている。このような背景により、各サービスを支えるデータセンタの重要性が高まっている。また、データセンタと建物間の通信だけではなく、データセンタ間の通信の大容量化も要求されており、光通信の大容量化に関する研究が行われている。
データセンタにおいては、通信の大容量化とともに、低消費電力化の課題もある。データセンタでは、通信トラフィックの増大に伴ってサーバなどのＩＣＴ（Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）機器が増加し、各ＩＣＴ機器を発熱源として多くの熱が発生することから、内部を冷房するための空調設備に多くの電力が消費される。そのため、ＩＣＴ機器、通信を行うための光トランシーバ、光トランシーバを構成するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）自体にも低消費電力化が要求される。
このような通信の大容量化および低消費電力化の流れは、サーバ間通信およびＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）間通信にも及んでいる。サーバ仮想化技術の導入が進み、サーバ間通信およびＣＰＵ間通信の大容量化が要求されている。しかしながら、電気配線では、通信速度の上昇に伴い、配線長の制限、および電力効率による消費電力増大が課題となる。電気配線の課題を解決するため、光配線の技術が研究されており、サーバ間通信だけでなく、ボード内部のＣＰＵなどのＩＣ間通信にも光配線を導入する動きが高まっている。このような背景により、ＴＩＡ（Ｔｒａｎｓ−Ｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）を光配線に使用する研究が行われている。また、ＴＩＡの低消費電流化が検討されている。
特許文献１には、ＴＩＡについて、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるディジタル回路を用いることで低消費電力化を実現する技術が開示されている。しかしながら、特許文献１に記載のＴＩＡは、低消費電力化に有効であるが、入力する光信号の受光レベルと出力電圧レベルとが１対１の関係にならない、すなわち線形性が確保できないという課題がある。
非特許文献１には、インバータ型ＴＩＡにおいて線形性を改善する技術が開示されている。非特許文献１に記載のＴＩＡは、特許文献１に記載のＴＩＡより消費電力は大きくなるが、アナログ型ＴＩＡ回路よりは低消費電力化を実現でき、かつ、特許文献１に記載のＴＩＡと比較して線形性を確保しやすい。
特開２０１３−１５７７３１号公報
Ｙ．Ｗａｎｇ， ｅｔ． ａｌ． "Ａ ３−ｍＷ ２５−Ｇｂ／ｓ ＣＭＯＳ Ｔｒａｎｓｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｌｏｗ−Ｄｒｏｐｏｕｔ Ｒｅｇｕｌａｔｏｒ ｆｏｒ １００ＧｂＥ Ｓｙｓｔｅｍｓ" ２０１４ ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ， ｐｐ． ２７５−２７８， １−３ Ｊｕｎｅ． ２０１４．
しかしながら、アナログ型ＴＩＡ回路と比較すると、非特許文献１のＴＩＡも線形性について、次のような課題がある。非特許文献１のＴＩＡでは、光信号の受光レベルが高いまたは消光比が大きい場合、受光素子から大電流が帰還抵抗を通り、ＮＭＯＳ（Ｎ型ＭＯＳＦＥＴ）のドレイン端子を経由してグランドに流れる。ＴＩＡでは、電流量と帰還抵抗の抵抗値に従って出力端子電圧が低下するが、ある電圧レベルで出力端子電圧の低下が制限されるため非線形性が生じ、出力端子電圧の波形が歪んでしまう、という問題があった。
また、非線形性によりＴＩＡのダイナミックレンジ特性が制限される。ＴＩＡでは、ＮＭＯＳのドレイン電流量はゲート幅に比例し、またゲート長に反比例するため、ゲート幅を大きくする、すなわちＮＭＯＳのサイズを大きくすることで、ダイナミックレンジ特性を改善できる。しかしながら、ＴＩＡでは、ＮＭＯＳのサイズを大きくすると、消費電力が増加し、また高周波特性が制限されてしまう、という問題があった。
本発明は、上記に鑑みてなされたものであって、光信号を変換した電流信号により大きな電流が流れる場合に、出力電圧信号の線形性を保ちつつ、高周波特性の制限を抑えることが可能な光受信器を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明の光受信器は、入力された光信号を第１の電流信号に変換して出力する受光素子を備える。また、光受信器は、第１の電界効果トランジスタおよび第２の電界効果トランジスタを用いて、第１の電流信号を電圧信号に変換して出力するトランスインピーダンスアンプを備える。また、光受信器は、第１の電流信号の電流量をモニタし、第１の電流信号の電流量に基づく電流量を有する第２の電流信号を出力する電流モニタ部を備える。また、光受信器は、第２の電流信号および電圧信号に基づいてトランスインピーダンスアンプの入出力特性の状態を判別し、判別結果に基づいて、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのうち一方または両方の電界効果トランジスタのバックゲート端子電圧を制御するバックゲート調整部を備えることを特徴とする。
本発明にかかる光受信器は、光信号を変換した電流信号により大きな電流が流れる場合に、出力電圧信号の線形性を保ちつつ、高周波特性の制限を抑えることができる、という効果を奏する。
実施の形態１にかかる光通信システムの構成例を示す図 実施の形態１にかかる光受信器の構成例を示す図 実施の形態１にかかるインバータ型ＴＩＡの入出力特性の例を示す図 実施の形態１にかかる電流モニタ部の構成例を示す図 実施の形態１にかかるバックゲート調整部の構成例を示す図 実施の形態１にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を示すフローチャート 実施の形態１にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャート 実施の形態１にかかる光受信器の処理回路を専用のハードウェアで構成する場合の例を示す図 実施の形態１にかかる光受信器の処理回路をＣＰＵおよびメモリで構成する場合の例を示す図 実施の形態２にかかる光受信器の構成例を示す図 実施の形態２にかかるバックゲート調整部の構成例を示す図 実施の形態２にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を示すフローチャート 実施の形態２にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャート 実施の形態３にかかる光受信器の構成例を示す図 実施の形態３にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を示すフローチャート 実施の形態３にかかる光受信器においてインバータ型ＴＩＡの出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャート
以下に、本発明の実施の形態にかかる光受信器、光終端装置および光通信システムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
図１は、本発明の実施の形態１にかかる光通信システム９００の構成例を示す図である。光通信システム９００は、ＯＬＴ（Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）５００と、ＯＮＵ（Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ）６００と、光スプリッタ７００と、光ケーブル８００と、を備える。局側の光終端装置であるＯＬＴ５００は、光ケーブル８００および光スプリッタ７００を介して加入者側の光終端装置である複数のＯＮＵ６００と接続している。
ＯＬＴ５００およびＯＮＵ６００は、光受信器１００と、光送信器２００と、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）３００と、を備える。光受信器１００は、通信相手の装置の光送信器２００から入力された光信号を電気信号に変換して出力する。光送信器２００は、図示しない端末などの接続装置から入力された電気信号を光信号に変換して出力する。ＷＤＭ３００は、光信号を送信する場合は光信号を多重し、光信号を受信したときは光信号を分離する。以降の説明では、光受信器１００の構成について詳細に説明する。
図２は、実施の形態１にかかる光受信器１００の構成例を示す図である。光受信器１００は、受光素子１と、インバータ型ＴＩＡ２と、電流モニタ部３と、バックゲート調整部４と、受光素子用電源５と、を備える。
受光素子１は、入力された光信号Ａを光電流変換して第１の電流信号である電流信号Ｂを出力する。
インバータ型ＴＩＡ２は、電流信号Ｂを電圧信号に変換して電圧レベルを増幅し、第１の電圧信号である電圧信号Ｃを出力するトランスインピーダンスアンプである。インバータ型ＴＩＡ２は、内部のＮＭＯＳ２３のバックゲート端子２３１を制御端子としている。インバータ型ＴＩＡ２は、低消費電力化に効果のあるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を使用した構成である。
電流モニタ部３は、受光素子用電源５と受光素子１のカソード端子との間に接続され、受光素子１に流れる電流信号Ｂの電流量をモニタする。電流モニタ部３は、電流信号Ｂの電流量に基づいて、電流信号Ｂの電流量と同一または設定された倍率の電流量を有する第２の電流信号である電流信号Ｄを出力する。なお、電流モニタ部３は、受光素子用電源５と受光素子１のカソード端子との間に接続されているが、電流モニタ部３の配置は図２に示す位置に限定されるものではない。
バックゲート調整部４は、電流モニタ部３から出力される電流信号Ｄおよびインバータ型ＴＩＡ２から出力された電圧信号Ｃに基づいてインバータ型ＴＩＡ２の入出力特性の状態を判別する。具体的に、バックゲート調整部４は、電流モニタ部３から出力される電流信号Ｄを第２の電圧信号である電圧信号Ｅに変換し、変換後の電圧信号Ｅの電圧とインバータ型ＴＩＡ２から出力された電圧信号Ｃの電圧とを比較してインバータ型ＴＩＡ２の入出力特性が線形か非線形かを判別する。線形は、入力される電流信号Ｂの変化量と電圧信号Ｃの変化量との関係において、比率が一定になる、すなわち一次式で表すことができる状態である。非線形は、入力される電流信号Ｂの変化量と電圧信号Ｃの変化量との関係において、比率が一定にならない、すなわち一次式で表すことができない状態である。
バックゲート調整部４は、判別した結果、インバータ型ＴＩＡ２の入出力特性が線形の場合、「０」または固定値である設定された第１の固定電圧値の制御信号Ｇを生成してＮＭＯＳ２３のバックゲート端子２３１へ出力する。また、バックゲート調整部４は、判別した結果、インバータ型ＴＩＡ２の入出力特性が非線形の場合、入出力特性が線形となるように、インバータ型ＴＩＡ２内部のＮＭＯＳ２３のバックゲート端子電圧を制御するため、具体的にはバックゲート端子電圧を上げるための制御信号Ｇを生成してＮＭＯＳ２３のバックゲート端子２３１へ出力する。
受光素子用電源５は、受光素子１に電力を供給する。
インバータ型ＴＩＡ２の構成について詳細に説明する。インバータ型ＴＩＡ２は、帰還抵抗２１と、インバータ２４と、バイアス電圧源２５と、を備える。なお、図２に示すインバータ型ＴＩＡ２の構成は一例であり、これに限定されるものではない。
帰還抵抗２１は、インバータ２４の入力端子および受光素子１のアノード端子と、インバータ２４の出力端子との間に接続され、受光素子１から流れる電流信号Ｂを電圧信号に変換する。図２に示すように、インバータ２４の入力端子はＰＭＯＳ（Ｐ型ＭＯＳＦＥＴ）２２およびＮＭＯＳ２３の各ゲート端子であり、インバータ２４の出力端子はＰＭＯＳ２２およびＮＭＯＳ２３の各ドレイン端子である。
インバータ２４は、バックゲート端子とソース端子とを接続した第２の電界効果トランジスタであるＰＭＯＳ２２と、バックゲート端子を制御端子とした第１の電界効果トランジスタであるＮＭＯＳ２３と、を備える。インバータ２４では、ＰＭＯＳ２２およびＮＭＯＳ２３の各々のゲート端子同士およびドレイン端子同士を接続し、ＰＭＯＳ２２のソース端子をバイアス電圧源２５に接続し、ＮＭＯＳ２３のソース端子をグランドに接続している。
バイアス電圧源２５は、インバータ２４に電力を供給する。
ここで、インバータ型ＴＩＡ２の入出力特性について説明する。図３は、実施の形態１にかかるインバータ型ＴＩＡ２の入出力特性の例を示す図である。横軸が入力電流を示し、縦軸が出力電圧を示す。図３では、後述するようにＮＭＯＳ２３またはＰＭＯＳ２２のバックゲート端子電圧、すなわち閾値電圧を調整しない場合の特性を示すものである。インバータ型ＴＩＡ２では、受光素子１に入力される光信号の受光レベルが高いまたは消光比が大きい場合、受光素子１から大電流の入力電流信号が帰還抵抗２１を通り、ＮＭＯＳ２３のドレイン端子を経由してグランドに流れる。このとき、入力電流信号が増えると、流れる電流量と帰還抵抗２１の抵抗値に従って出力電圧信号の電圧は低下するが、ある電圧レベルＶ1で電圧の低下に制限が発生する。
ＮＭＯＳ２３では、ゲート端子とソース端子との間の電圧、およびドレイン端子とソース端子との間の電圧によって、ドレイン端子とソース端子間に流れるドレイン電流量が決定される。ＮＭＯＳ２３では、ドレイン電流量が大きいほど各端子間電圧は大きくなるが、出力電圧信号の電圧、すなわちＮＭＯＳ２３のドレイン端子電圧は低下するため、ドレイン電流量を低下させる方向に動作する。そのため、ＮＭＯＳ２３のゲート端子電圧、すなわち入力電圧は上昇するが、ＮＭＯＳ２３が非線形領域となり、かつ、ＰＭＯＳ２２とのバランスを考慮すると、上昇する電圧に制限が発生する。出力電圧信号の電圧の低下が制限される場合、図３に示すように、実線で示す実際の入出力特性は、点線で示す理想の入出力特性とは異なり、非線形性が生じる。非線形性は、出力電圧信号の波形歪としてあらわれる。
図２に戻って、バックゲート調整部４の構成について詳細に説明する。バックゲート調整部４は、電流電圧変換部４１と、比較部４２と、制御信号生成部４３と、を備える。
電流電圧変換部４１は、電流モニタ部３から出力された電流信号Ｄを、インバータ型ＴＩＡ２と同様の変化利得により線形で電圧信号Ｅに変換する。すなわち、電流電圧変換部４１は、電流信号Ｄを、インバータ型ＴＩＡ２の入出力特性が線形のときの電圧信号Ｃと同じ大きさの電圧信号Ｅに変換する。
比較部４２は、電流電圧変換部４１から出力された電圧信号Ｅの電圧とインバータ型ＴＩＡ２から出力された電圧信号Ｃの電圧とを比較して電位差を抽出し、抽出した電位差に基づく第３の電圧信号である電圧信号Ｆを出力する。
制御信号生成部４３は、インバータ型ＴＩＡ２内部のＮＭＯＳ２３のバックゲート端子２３１と接続する。制御信号生成部４３は、比較部４２から出力された電圧信号Ｆに基づいてインバータ型ＴＩＡ２の入出力特性の状態を判別し、インバータ型ＴＩＡ２内部のＮＭＯＳ２３のバックゲート端子電圧を制御するための第１の制御信号である制御信号Ｇを生成してＮＭＯＳ２３のバックゲート端子２３１へ出力する。
電流モニタ部３の構成について詳細に説明する。図４は、実施の形態１にかかる電流モニタ部３の構成例を示す図である。電流モニタ部３は、ＰＭＯＳ３１，３２を備える。電流モニタ部３では、ＰＭＯＳ３１，３２の各々のゲート端子同士およびソース端子同士を接続している。ＰＭＯＳ３１のドレイン端子は、受光素子１のカソード端子、および、ＰＭＯＳ３１およびＰＭＯＳ３２のゲート端子と接続している。ＰＭＯＳ３２のドレイン端子は、バックゲート調整部４の入力端子、詳細には電流電圧変換部４１と接続している。なお、図４に示す電流モニタ部３の構成は一例であり、これに限定されるものではない。
受光素子１および電流モニタ部３の動作について説明する。受光素子１は、光信号Ａを受けると、受光レベルに従った電流信号Ｂをアノード端子から出力する。このとき、受光素子１は、カソード端子より、アノード端子から出力される電流信号Ｂと同じ電流値の電流信号を、受光素子用電源５からＰＭＯＳ３１のソース端子およびドレイン端子を経由して引き込む。
電流モニタ部３のＰＭＯＳ３２は、ＰＭＯＳ３１に流れる電流信号Ｂと同じ極性、かつ、ＰＭＯＳ３１およびＰＭＯＳ３２のサイズ比に従った倍率の電流値の電流信号Ｄを、ドレイン端子からバックゲート調整部４の入力端子へ出力する。電流モニタ部３では、ＰＭＯＳ３１およびＰＭＯＳ３２を同じサイズ、すなわち同じ特性にすることで、電流信号Ｂおよび電流信号Ｄを同じ大きさにすることができる。なお、後述するように、バックゲート調整部４の電流電圧変換部４１は電流信号Ｄを電圧信号Ｅに変換する際に増幅処理を行う。そのため、電流モニタ部３から出力する電流信号Ｄの電流量は、電流電圧変換部４１において電流信号Ｄを変換後の電圧信号Ｅの電圧を電圧信号Ｃの電圧と同じ大きさにできる電流量があればよいので、電流信号Ｂの電流量より小さくてもよい。
図５は、実施の形態１にかかるバックゲート調整部４の構成例を示す図である。なお、図５に示す電流電圧変換部４１、比較部４２、および制御信号生成部４３の構成は一例であり、これに限定されるものではない。
電流電圧変換部４１は、電流モニタ部３から出力された電流信号Ｄを電圧信号Ｅに変換するための抵抗４１１と、インバータ型ＴＩＡ２と極性、および増倍率を揃えるためのバイアス電圧源４１２と、抵抗４１３，４１５と、ＮＭＯＳ４１４と、を有するソース接地増幅回路により構成される。電流電圧変換部４１は、電流モニタ部３から出力された電流信号Ｄを変換した電圧信号Ｅを比較部４２へ出力する。ここで、インバータ型ＴＩＡ２の特性、すなわちインバータ型ＴＩＡ２を構成する帰還抵抗２１、ＰＭＯＳ２２、ＮＭＯＳ２３、バイアス電圧源２５の特性は既知であるものとする。そのため、電流電圧変換部４１では、インバータ型ＴＩＡ２が線形で動作している場合、電流信号Ｄを変換した電圧信号Ｅの電圧が、インバータ型ＴＩＡ２から出力される電圧信号Ｃの電圧と同じ大きさになるように設定された特性の抵抗４１１、バイアス電圧源４１２、抵抗４１３，４１５、およびＮＭＯＳ４１４を用いることとする。
比較部４２は、差動入力片相出力のオペアンプ４２１と、抵抗４２２，４２３，４２４，４２５と、バイアス電圧源４２６と、を備える。比較部４２では、抵抗４２２〜４２５によって、インバータ型ＴＩＡ２から出力された電圧信号Ｃの電圧と、電流モニタ部３から出力された電圧信号Ｅの電圧との電位差を出力するときの増幅率を決定する。また、バイアス電圧源４２６は、比較部４２のバイアス電圧値を決定する。
制御信号生成部４３は、ＮＭＯＳ４３３を用いたソース接地増幅回路と、ＰＭＯＳ４３７を用いたソース接地増幅回路と、を備え、各ソース接地増幅回路を縦続接続して構成されている。ＮＭＯＳ４３３を用いたソース接地増幅回路は、バイアス電圧源４３１、抵抗４３２，４３４、およびＮＭＯＳ４３３により構成される。ＰＭＯＳ４３７を用いたソース接地増幅回路は、バイアス電圧源４３５、抵抗４３６，４３８、およびＰＭＯＳ４３７により構成される。制御信号生成部４３では、バイアス電圧源４３５の電圧値により、インバータ型ＴＩＡ２が線形領域時におけるＮＭＯＳ２３のバックゲート端子電圧値を設定する。また、制御信号生成部４３では、抵抗４３６，４３８の抵抗値の比率により、インバータ型ＴＩＡ２が非線形領域時におけるＮＭＯＳ２３のバックゲート端子電圧を制御するための制御信号Ｇを生成できるように、比較部４２の電圧信号Ｆの増倍率を設定する。
つづいて、光受信器１００において、インバータ型ＴＩＡ２の出力を制御する動作について説明する。図６は、実施の形態１にかかる光受信器１００においてインバータ型ＴＩＡ２の出力を制御する動作を示すフローチャートである。また、図７は、実施の形態１にかかる光受信器１００においてインバータ型ＴＩＡ２の出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャートである。なお、図７に示す各信号の記号は、図２などに示す各信号の記号と対応している。
まず、光受信器１００では、受光素子１は、光信号Ａが入力されると光電流変換を行い、入力された光信号Ａの強度に従ってアノード端子から、同相の電流信号Ｂをインバータ型ＴＩＡ２へ出力する（ステップＳ１）。
インバータ型ＴＩＡ２では、電流信号Ｂが入力されると、電流信号Ｂは帰還抵抗２１を通り、ＮＭＯＳ２３のドレイン端子からソース端子を通り、グランドに流れる。このとき、インバータ型ＴＩＡ２は、帰還抵抗２１により電流信号Ｂを電圧信号に変換して増幅し、電圧信号Ｃとして出力する（ステップＳ２）。
電流モニタ部３は、受光素子１から流れる電流信号Ｂをモニタし、電流信号Ｂを内部で設定された倍率に変換し、電流信号Ｄをバックゲート調整部４へ出力する（ステップＳ３）。
バックゲート調整部４の電流電圧変換部４１は、電流モニタ部３から出力された電流信号Ｄを、インバータ型ＴＩＡ２から出力された電圧信号Ｃと同じ極性、および増倍率の電圧信号Ｅに変換し、比較部４２へ出力する（ステップＳ４）。
ここで、光受信器１００において、光信号Ａの受光レベルが低い、すなわち電流信号Ｂの電流値が小さい場合、インバータ型ＴＩＡ２は図７に示す線形領域で動作する。この場合、インバータ型ＴＩＡ２から出力された電圧信号Ｃの電圧と電流電圧変換部４１から出力された電圧信号Ｅの電圧は一致する。
比較部４２は、電圧信号Ｃの電圧と電圧信号Ｅの電圧とを比較し、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間に電圧差がない場合（ステップＳ５：Ｙｅｓ）、電位差に基づく一定の電圧レベルの電圧信号Ｆを出力する（ステップＳ６）。
制御信号生成部４３は、一定の電圧レベルの電圧信号Ｆに基づいて、「０」または一定の電圧レベルの制御信号Ｇをインバータ型ＴＩＡ２のＮＭＯＳ２３のバックゲート端子２３１へ出力する（ステップＳ７）。
一方、光受信器１００において、光信号Ａの受光レベルが高い、すなわち電流信号Ｂの電流値が大きい場合、インバータ型ＴＩＡ２は図７に示す非線形領域で動作する。すなわち、図３に示す入出力特性で動作する。この場合、非制御時電圧信号Ｃ1の点線の通り、インバータ型ＴＩＡ２から出力された電圧信号Ｃは、電流電圧変換部４１から出力された電圧信号Ｅと異なり、ある電圧レベルで電圧低下の制限が発生し、電圧信号Ｅより大きくなる。そのため、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間に電位差が発生する。
比較部４２は、電圧信号Ｃの電圧と電圧信号Ｅの電圧とを比較し、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間に電位差がある場合（ステップＳ５：Ｎｏ）、電位差に従って図７に示すように線形領域のときより電圧レベルの高い電圧信号Ｆを出力する（ステップＳ８）。
制御信号生成部４３は、線形領域のときより電圧レベルの高い電圧信号Ｆに基づいて、インバータ型ＴＩＡ２のＮＭＯＳ２３のバックゲート端子電圧を制御するため、図７に示すように線形領域のときよりも電圧レベルの高い、すなわちＮＭＯＳ２３のバックゲート端子電圧を上昇させるための制御信号Ｇを出力する（ステップＳ９）。制御信号Ｇの大きさは、前述のように、制御信号生成部４３内の抵抗４３６，４３８の抵抗値の比率により設定される。光受信器１００では、インバータ型ＴＩＡ２が線形の入出力特性になるまで、すなわち、比較部４２で検出される電位差が無くなるまで、上記処理を繰り返し行う。インバータ型ＴＩＡ２において、電圧信号Ｅは、図７に示す非制御時電圧信号Ｃ1の状態から実線で示す電圧信号Ｃと同じ電圧に遷移することになる。
インバータ型ＴＩＡ２では、ＮＭＯＳ２３のソース端子電圧が固定の状態でバックゲート端子電圧が上昇すると、ＭＯＳＦＥＴの基板バイアス効果により、ＮＭＯＳ２３の閾値電圧を下げることができる。閾値電圧が下がると、ＭＯＳＦＥＴは、素子サイズを変更することなく、より大きな電流を流すことが可能となる。
インバータ型ＴＩＡ２では、大電流が入力された場合、ＮＭＯＳ２３のバックゲート端子電圧を制御しないときでは、大電流をＮＭＯＳ２３のドレイン端子から流すため、ドレイン端子とソース端子間電圧が大きくなり、出力電圧の低下に制限が発生することで非線形が生じていた。これに対して、本実施の形態のインバータ型ＴＩＡ２では、制御信号生成部４３からの制御信号ＧによりＮＭＯＳ２３のバックゲート端子電圧を上昇させることで、同じ電流がドレイン端子に流れてもドレイン端子とソース端子間電圧を小さくすることが可能となり、線形性を保つことが可能となる。
つづいて、光受信器１００のハードウェア構成について説明する。光受信器１００において、受光素子１は、光電流変換素子により実現される。インバータ型ＴＩＡ２は、インバータ回路、電源、および帰還抵抗を含む回路により実現される。電流モニタ部３は、ＭＯＳＦＥＴにより構成される回路により実現される。受光素子用電源５は、電源回路またはバッテリなどにより実現される。電流電圧変換部４１、比較部４２、および制御信号生成部４３を含むバックゲート調整部４は、ＰＭＯＳ、ＮＭＯＳ、および抵抗などを含む回路により実現される。しかしながら、バックゲート調整部４については、ソフトウェアにより実現してもよい。この場合、バックゲート調整部４は処理回路により実現される。すなわち、光受信器１００は、電流モニタ部３から出力された電流信号を電圧信号に変換し、インバータ型ＴＩＡ２の電圧信号の電圧と電流電圧変換部４１の電圧信号の電圧を比較し、インバータ型ＴＩＡ２のＭＯＳＦＥＴのバックゲート端子電圧を制御するための制御信号を生成するための処理回路を備える。処理回路は、専用のハードウェアであってもよいし、メモリに格納されるプログラムを実行するＣＰＵおよびメモリであってもよい。
図８は、実施の形態１にかかる光受信器１００の処理回路を専用のハードウェアで構成する場合の例を示す図である。処理回路が専用のハードウェアである場合、図８に示す処理回路９１は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。バックゲート調整部４の各部の機能各々を処理回路９１で実現してもよいし、各部の機能をまとめて処理回路９１で実現してもよい。
図９は、実施の形態１にかかる光受信器１００の処理回路をＣＰＵおよびメモリで構成する場合の例を示す図である。処理回路がＣＰＵ９２およびメモリ９３で構成される場合、バックゲート調整部４の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９３に格納される。処理回路では、メモリ９３に記憶されたプログラムをＣＰＵ９２が読み出して実行することにより、各部の機能を実現する。すなわち、光受信器１００は、処理回路により実行されるときに、電流モニタ部３から出力された電流信号を電圧信号に変換するステップ、インバータ型ＴＩＡ２の電圧信号の電圧と電流電圧変換部４１の電圧信号の電圧を比較するステップ、インバータ型ＴＩＡ２のＭＯＳＦＥＴのバックゲート端子電圧を制御するステップが結果的に実行されることになるプログラムを格納するためのメモリ９３を備える。また、これらのプログラムは、バックゲート調整部４の手順および方法をコンピュータに実行させるものであるともいえる。ここで、ＣＰＵ９２は、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、またはＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などであってもよい。また、メモリ９３とは、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などが該当する。
なお、バックゲート調整部４の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。例えば、電流電圧変換部４１については専用のハードウェアとしての処理回路９１でその機能を実現し、比較部４２および制御信号生成部４３についてはＣＰＵ９２がメモリ９３に格納されたプログラムを読み出して実行することによってその機能を実現することが可能である。
このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
以上説明したように、本実施の形態によれば、低消費電力化に効果のあるＣＭＯＳ回路を使用したインバータ型ＴＩＡ２を用いた光受信器１００では、出力電圧信号および入力電流信号のモニタ信号からインバータ型ＴＩＡ２の入出力特性の状態を判別し、非線形の場合、ＮＭＯＳ２３のバックゲート端子電圧を制御して閾値電圧を下げることとした。これにより、光受信器１００では、インバータ型ＴＩＡ２において、大きなドレイン電流を流すことで非線形の原因となる出力電圧の下限値の制限を緩和できるため、高受光レベル、すなわち光信号を変換した電流信号による大電流入力時においても、素子サイズを変更することなく線形性を保って波形の歪みを抑えつつ、高周波特性、さらには広入力レンジを実現することができる。
実施の形態２．
実施の形態１では、インバータ型ＴＩＡ２のＮＭＯＳ２３のバックゲート端子電圧を制御する場合について説明した。実施の形態２では、ＰＭＯＳのバックゲート端子電圧を制御する場合について説明する。
図１０は、実施の形態２にかかる光受信器１００ａの構成例を示す図である。光受信器１００ａは、光受信器１００のインバータ型ＴＩＡ２およびバックゲート調整部４を、インバータ型ＴＩＡ２ａおよびバックゲート調整部４ａに置き換えたものである。なお、光受信器１００ａを備えた光終端装置の構成、および光通信システムの構成は図１と同様である。
インバータ型ＴＩＡ２ａは、電流信号Ｂを電圧信号に変換して電圧レベルを増幅し、電圧信号Ｃを出力するトランスインピーダンスアンプである。インバータ型ＴＩＡ２ａは、内部のＰＭＯＳ２２ａのバックゲート端子２２１を制御端子としている。インバータ型ＴＩＡ２ａは、低消費電力化に効果のあるＣＭＯＳ回路を使用した構成である。
インバータ型ＴＩＡ２ａの構成について詳細に説明する。インバータ型ＴＩＡ２ａは、インバータ型ＴＩＡ２のインバータ２４をインバータ２４ａに置き換えたものである。
インバータ２４ａは、バックゲート端子を制御端子とした第２の電界効果トランジスタであるＰＭＯＳ２２ａと、バックゲート端子とソース端子とを接続した第１の電界効果トランジスタであるＮＭＯＳ２３ａと、を備える。インバータ２４ａでは、ＰＭＯＳ２２ａおよびＮＭＯＳ２３ａの各々のゲート端子同士およびドレイン端子同士を接続し、ＰＭＯＳ２２ａのソース端子をバイアス電圧源２５に接続し、ＮＭＯＳ２３ａのソース端子をグランドに接続している。
バックゲート調整部４ａは、電流モニタ部３から出力される電流信号Ｄおよびインバータ型ＴＩＡ２ａから出力された電圧信号Ｃに基づいてインバータ型ＴＩＡ２ａの入出力特性の状態を判別する。具体的に、バックゲート調整部４ａは、電流モニタ部３から出力される電流信号Ｄを電圧信号Ｅに変換し、変換後の電圧信号Ｅの電圧とインバータ型ＴＩＡ２ａから出力された電圧信号Ｃの電圧とを比較してインバータ型ＴＩＡ２ａの入出力特性が線形か非線形かを判別する。
バックゲート調整部４ａは、判別した結果、インバータ型ＴＩＡ２ａの入出力特性が線形の場合、「０」または固定値である設定された第２の固定電圧値の制御信号Ｈを生成してＰＭＯＳ２２ａのバックゲート端子２２１へ出力する。制御信号Ｈは、第２の制御信号である。また、バックゲート調整部４ａは、インバータ型ＴＩＡ２ａの入出力特性が非線形の場合、入出力特性が線形となるように、インバータ型ＴＩＡ２ａ内部のＰＭＯＳ２２ａのバックゲート端子電圧を制御するため、具体的にはバックゲート端子電圧を下げるための制御信号Ｈを生成してＰＭＯＳ２２ａのバックゲート端子２２１へ出力する。
バックゲート調整部４ａの構成について詳細に説明する。バックゲート調整部４ａは、バックゲート調整部４の制御信号生成部４３を制御信号生成部４４に置き換えたものである。制御信号生成部４４は、インバータ型ＴＩＡ２ａ内部のＰＭＯＳ２２ａのバックゲート端子２２１と接続する。制御信号生成部４４は、比較部４２から出力された電圧信号Ｆに基づいてインバータ型ＴＩＡ２ａの入出力特性の状態を判別し、インバータ型ＴＩＡ２ａ内部のＰＭＯＳ２２ａのバックゲート端子電圧を制御するための制御信号Ｈを生成してＰＭＯＳ２２ａのバックゲート端子２２１へ出力する。
図１１は、実施の形態２にかかるバックゲート調整部４ａの構成例を示す図である。制御信号生成部４４は、バイアス電圧源４４１と、抵抗４４２，４４４と、ＮＭＯＳ４４３と、を備えるＮＭＯＳを用いたソース接地増幅回路である。制御信号生成部４４は、ＮＭＯＳ４４３を用いたソース接地増幅回路である。ＮＭＯＳ４４３を用いたソース接地増幅回路は、バイアス電圧源４４１、抵抗４４２，４４４、ＮＭＯＳ４４３により構成される。制御信号生成部４４では、バイアス電圧源４４１の電圧値により、インバータ型ＴＩＡ２ａが線形領域時におけるＰＭＯＳ２２ａのバックゲート端子電圧値を設定する。また、制御信号生成部４４では、抵抗４４２，４４４の抵抗値の比率により、インバータ型ＴＩＡ２ａが非線形領域時にＰＭＯＳ２２ａのバックゲート端子電圧を制御するための制御信号Ｈを生成できるように、比較部４２の電圧信号Ｆの増倍率を設定する。
つづいて、光受信器１００ａにおいて、インバータ型ＴＩＡ２ａの出力を制御する動作について説明する。図１２は、実施の形態２にかかる光受信器１００ａにおいてインバータ型ＴＩＡ２ａの出力を制御する動作を示すフローチャートである。また、図１３は、実施の形態２にかかる光受信器１００ａにおいてインバータ型ＴＩＡ２ａの出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャートである。なお、図１３に示す各信号の記号は、図１０などに示す各信号の記号と対応している。
実施の形態１ではＮＭＯＳ２３のドレイン端子に流せる電流量を増加させるようにバックゲート端子電圧を制御していたが、実施の形態２ではＰＭＯＳ２２ａのバックゲート端子電圧を制御してドレイン電流量を絞ることでＮＭＯＳ２３ａのドレイン端子に流れる入力電流の量を大きくする。
ステップＳ１からステップＳ６までの処理は実施の形態１と同様である。なお、実施の形態１の説明において、インバータ型ＴＩＡ２をインバータ型ＴＩＡ２ａ、ＮＭＯＳ２３をＮＭＯＳ２３ａ、バックゲート調整部４をバックゲート調整部４ａ、光受信器１００を光受信器１００ａに読み替えるものとする。
ステップＳ６の処理後、制御信号生成部４４は、一定の電圧レベルの電圧信号Ｆに基づいて、「０」または一定の電圧レベルの制御信号Ｈをインバータ型ＴＩＡ２ａのＰＭＯＳ２２ａのバックゲート端子２２１へ出力する（ステップＳ１１）。
一方、光受信器１００ａにおいて、光信号Ａの受光レベルが高い、すなわち入力電流信号Ｂの電流値が大きい場合、インバータ型ＴＩＡ２ａは図１３に示す非線形領域で動作する。すなわち、図３に示す入出力特性で動作する。この場合、非制御時電圧信号Ｃ1の点線の通り、インバータ型ＴＩＡ２ａから出力された電圧信号Ｃは、電流電圧変換部４１から出力された電圧信号Ｅと異なり、ある電圧レベルで電圧低下の制限が発生し、電圧信号Ｅより大きくなる。これは、ＮＭＯＳ２３ａのドレイン端子に流れる電流量によるものである。そのため、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間に電位差が発生する。
インバータ型ＴＩＡ２ａにおいて、ＮＭＯＳ２３ａのドレイン端子に流れる電流は、帰還抵抗２１を経由して流れてくる電流信号Ｂの他に、ＰＭＯＳ２２ａから流れてくるドレイン電流がある。インバータ型ＴＩＡ２ａのＰＭＯＳ２２ａは、電流信号Ｂの電流値が大きくなった場合であっても、ゲート端子とソース端子間電圧が０ではないため、ＯＮ状態にあり、ドレイン端子から電流を吐き出す。この電流のほとんどはＮＭＯＳ２３ａのドレイン端子に流れるため、ＮＭＯＳ２３ａで発生する出力電圧下限値の制限の原因となる。
そのため、実施の形態２では、実施の形態１と同様にインバータ型ＴＩＡ２ａの電圧信号Ｃの電圧と電流電圧変換部４１の電圧信号Ｅとの電圧の電圧差を検出し、上昇していく比較部４２の電圧信号Ｆを制御信号生成部４４で反転し、増倍率を変換してＰＭＯＳ２２ａのバックゲート端子２２１に入力する。
具体的に、比較部４２は、実施の形態１と同様、電圧信号Ｃの電圧と電圧信号Ｅの電圧とを比較し、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間の電位差がある場合（ステップＳ５：Ｎｏ）、電位差に従って図１３に示すように線形領域のときより電圧レベルの高い電圧信号Ｆを出力する（ステップＳ８）。
制御信号生成部４４は、線形領域のときより電圧レベルの高い電圧信号Ｆに基づいて、インバータ型ＴＩＡ２ａのＰＭＯＳ２２ａのバックゲート端子電圧を制御するため、図１３に示すように線形領域のときよりも電圧レベルの低い制御信号Ｈを出力する（ステップＳ１２）。制御信号Ｈの大きさは、前述のように、制御信号生成部４４内の抵抗４４２，４４４の抵抗値の比率により設定される。光受信器１００ａでは、インバータ型ＴＩＡ２ａが線形の入出力特性になるまで、すなわち、比較部４２で検出される電位差が無くなるまで、上記処理繰り返し行う。インバータ型ＴＩＡ２ａにおいて、電圧信号Ｅは、図１３に示す非制御時電圧信号Ｃ1の状態から実線で示す電圧信号Ｃと同じ電圧に遷移することになる。
インバータ型ＴＩＡ２ａでは、ＰＭＯＳ２２ａのバックゲート端子電圧は、比較部４２の電圧信号Ｆが上昇するに伴って低下するため、ＭＯＳＦＥＴの基板バイアス効果により閾値電圧が上昇する。閾値電圧が上がると、ＭＯＳＦＥＴは、素子サイズを変更することなく、ドレイン電流を小さくすることが可能となる。ＰＭＯＳ２２ａの閾値電圧を上昇させることで、ＰＭＯＳ２２ａのドレイン電流量を小さくし、ＮＭＯＳ２３ａのドレイン端子に流せる入力電流の割合を大きくすることができる。
すなわち、インバータ型ＴＩＡ２ａでは、大電流が入力された場合、ＰＭＯＳ２２ａのバックゲート端子電圧を制御しないときでは非線形領域となっていた入力電流時において、ＮＭＯＳ２３ａのドレイン端子に流れる電流量を小さくすることができる。そのため、インバータ型ＴＩＡ２ａでは、出力電圧下限値の制限が発生することなく動作でき、線形性を保つことが可能となる。
以上説明したように、本実施の形態によれば、インバータ型ＴＩＡ２ａを用いた光受信器１００ａでは、出力電圧信号および入力電流信号のモニタ信号からインバータ型ＴＩＡ２ａの入出力特性の状態を判別し、非線形の場合、ＰＭＯＳ２２ａのバックゲート端子電圧を制御して閾値電圧を上げ、ＮＭＯＳ２３ａのドレイン端子に流れる電流量を減らすこととした。これにより、光受信器１００ａでは、実施の形態１と同様、インバータ型ＴＩＡ２ａにおいて、非線形の原因となる出力電圧下限値の制限を緩和し、高受光レベル、すなわち光信号を変換した電流信号による大電流入力時においても、素子サイズを変更することなく線形性を保って波形の歪みを抑えつつ、高周波特性、さらには広入力レンジを実現することができる。
実施の形態３．
実施の形態１ではＮＭＯＳ２３のバックゲート端子電圧を制御し、実施の形態２ではＰＭＯＳ２２ａのバックゲート端子電圧を制御していた。実施の形態３では、ＮＭＯＳ２３のバックゲート端子電圧およびＰＭＯＳ２２ａのバックゲート端子電圧を制御する場合について説明する。
図１４は、実施の形態３にかかる光受信器１００ｂの構成例を示す図である。光受信器１００ｂは、光受信器１００のインバータ型ＴＩＡ２およびバックゲート調整部４を、インバータ型ＴＩＡ２ｂおよびバックゲート調整部４ｂに置き換えたものである。なお、光受信器１００ｂを備えた光終端装置の構成、および光通信システムの構成は図１と同様である。
インバータ型ＴＩＡ２ｂは、電流信号Ｂを電圧信号に変換して電圧レベルを増幅し、電圧信号Ｃを出力するトランスインピーダンスアンプである。インバータ型ＴＩＡ２ｂは、内部のＰＭＯＳ２２ａのバックゲート端子２２１およびＮＭＯＳ２３のバックゲート端子２３１を制御端子としている。インバータ型ＴＩＡ２ｂは、低消費電力化に効果のあるＣＭＯＳ回路を使用した構成である。
インバータ型ＴＩＡ２ｂの構成について詳細に説明する。インバータ型ＴＩＡ２ｂは、インバータ型ＴＩＡ２のインバータ２４をインバータ２４ｂに置き換えたものである。
インバータ２４ｂは、バックゲート端子を制御端子とした第２の電界効果トランジスタであるＰＭＯＳ２２ａと、バックゲート端子を制御端子とした第１の電界効果トランジスタであるＮＭＯＳ２３と、を備える。インバータ２４ｂでは、ＰＭＯＳ２２ａおよびＮＭＯＳ２３の各々のゲート端子同士およびドレイン端子同士を接続し、ＰＭＯＳ２２ａのソース端子をバイアス電圧源２５に接続し、ＮＭＯＳ２３のソース端子をグランドに接続している。
バックゲート調整部４ｂは、電流モニタ部３から出力される電流信号Ｄおよびインバータ型ＴＩＡ２ｂから出力された電圧信号Ｃに基づいてインバータ型ＴＩＡ２ｂの入出力特性の状態を判別する。具体的に、バックゲート調整部４ｂは、電流モニタ部３から出力される電流信号Ｄを電圧信号Ｅに変換し、変換後の電圧信号Ｅの電圧とインバータ型ＴＩＡ２ｂから出力された電圧信号Ｃの電圧とを比較してインバータ型ＴＩＡ２ｂの入出力特性が線形か非線形かを判別する。
バックゲート調整部４ｂは、判別した結果、インバータ型ＴＩＡ２ｂの入出力特性が線形の場合、「０」または固定値の制御信号Ｇを生成してＮＭＯＳ２３のバックゲート端子２３１へ出力する。また、バックゲート調整部４ｂは、判別した結果、インバータ型ＴＩＡ２ｂの入出力特性が線形の場合、「０」または固定値の制御信号Ｈを生成してＰＭＯＳ２２ａのバックゲート端子２２１へ出力する。
バックゲート調整部４ｂは、判別した結果、インバータ型ＴＩＡ２ｂの入出力特性が非線形の場合、入出力特性が線形となるように、インバータ型ＴＩＡ２ｂ内部のＮＭＯＳ２３のバックゲート端子電圧を制御するため、具体的にはバックゲート端子電圧を上げるための制御信号Ｇを生成してＮＭＯＳ２３のバックゲート端子２３１へ出力する。また、バックゲート調整部４ｂは、判別した結果、インバータ型ＴＩＡ２ｂの入出力特性が非線形の場合、入出力特性が線形となるように、インバータ型ＴＩＡ２ｂ内部のＰＭＯＳ２２ａのバックゲート端子電圧を制御するため、具体的にはバックゲート端子電圧を下げるための制御信号Ｈを生成してＰＭＯＳ２２ａのバックゲート端子２２１へ出力する。
バックゲート調整部４ｂの構成について詳細に説明する。バックゲート調整部４ｂは、バックゲート調整部４に、制御信号生成部４４を追加したものである。制御信号生成部４４は、実施の形態２の制御信号生成部４４と同じである。バックゲート調整部４ｂでは、比較部４２は、電圧信号Ｆを制御信号生成部４３，４４へ出力する。なお、制御信号生成部４３を第１の制御信号生成部、制御信号生成部４４を第２の制御信号生成部とする。
つづいて、光受信器１００ｂにおいて、インバータ型ＴＩＡ２ｂの出力を制御する動作について説明する。図１５は、実施の形態３にかかる光受信器１００ｂにおいてインバータ型ＴＩＡ２ｂの出力を制御する動作を示すフローチャートである。また、図１６は、実施の形態３にかかる光受信器１００ｂにおいてインバータ型ＴＩＡ２ｂの出力を制御する動作を説明するための各信号の入力または出力のタイミングを示すタイミングチャートである。なお、図１６に示す各信号の記号は、図１４に示す各信号の記号と対応している。
ステップＳ１からステップＳ６までの処理は実施の形態１と同様である。なお、実施の形態１の説明において、インバータ型ＴＩＡ２をインバータ型ＴＩＡ２ｂ、バックゲート調整部４をバックゲート調整部４ｂ、光受信器１００を光受信器１００ｂに読み替えるものとする。
ステップＳ６の処理後、制御信号生成部４３は、一定の電圧レベルの電圧信号Ｆに基づいて、「０」または一定の電圧レベルの制御信号Ｇをインバータ型ＴＩＡ２ｂのＮＭＯＳ２３のバックゲート端子２３１へ出力する（ステップＳ７）。
また、制御信号生成部４４は、一定の電圧レベルの電圧信号Ｆに基づいて、「０」または一定の電圧レベルの制御信号Ｈをインバータ型ＴＩＡ２ｂのＰＭＯＳ２２ａのバックゲート端子２２１へ出力する（ステップＳ１１）。
一方、光受信器１００ｂにおいて、光信号Ａの受光レベルが高い、すなわち入力電流信号Ｂの電流値が大きい場合、インバータ型ＴＩＡ２ｂは図１６に示す非線形領域で動作する。すなわち、図３に示す入出力特性で動作する。この場合、非制御時電圧信号Ｃ1の点線の通り、インバータ型ＴＩＡ２ｂから出力された電圧信号Ｃは、電流電圧変換部４１から出力された電圧信号Ｅと異なり、ある電圧レベルで電圧低下の制限が発生し、電圧信号Ｅより大きくなる。そのため、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間に電位差が発生する。
比較部４２は、電圧信号Ｃの電圧と電圧信号Ｅの電圧とを比較し、電圧信号Ｃの電圧と電圧信号Ｅの電圧との間の電位差がある場合（ステップＳ５：Ｎｏ）、電位差に従って図１６に示すように線形領域のときより電圧レベルの高い電圧信号Ｆを出力する（ステップＳ８）。
制御信号生成部４３は、線形領域のときより電圧レベルの高い電圧信号Ｆに基づいて、インバータ型ＴＩＡ２ｂのＮＭＯＳ２３のバックゲート端子電圧を制御するため、図１６に示すように線形領域のときよりも電圧レベルの高い制御信号Ｇを出力する（ステップＳ９）。
また、制御信号生成部４４は、線形領域のときより電圧レベルの高い電圧信号Ｆに基づいて、インバータ型ＴＩＡ２ｂのＰＭＯＳ２２ａのバックゲート端子電圧を制御するため、図１６に示すように線形領域のときよりも電圧レベルの低い制御信号Ｈを出力する（ステップＳ１２）。光受信器１００ｂでは、インバータ型ＴＩＡ２ｂが線形の入出力特性になるまで、すなわち、比較部４２で検出される電位差が無くなるまで、上記処理繰り返し行う。インバータ型ＴＩＡ２ｂにおいて、電圧信号Ｅは、図１６に示す非制御時電圧信号Ｃ1の状態から実線で示す電圧信号Ｃと同じ電圧に遷移することになる。実施の形態３では、インバータ型ＴＩＡ２ｂのＮＭＯＳ２３およびＰＭＯＳ２２ａのバックゲート端子電圧を制御するため、実施の形態１，２よりも、インバータ型ＴＩＡ２ｂが線形の入出力特性になるまで、すなわち、比較部４２で検出される電位差が無くなるまでの時間を短縮できる。
インバータ型ＴＩＡ２ｂでは、基板バイアス効果により、ＮＭＯＳ２３はより多くのドレイン電流を流せるように閾値電圧を下げるように動作し、ＰＭＯＳ２２ａはＮＭＯＳ２３のドレイン端子に流れる電流の割合として、電流信号Ｂが多くを占めるようにＰＭＯＳ２２ａの閾値電圧を上げ、ドレイン電流を小さくするように動作する。これにより、インバータ型ＴＩＡ２ｂでは、ＮＭＯＳ２３のドレイン端子から流すことができる電流量が増加し、かつ、ＰＭＯＳ２２ａからのドレイン電流が少なくなり、同じ入力電流時においても、ＮＭＯＳ２３のドレイン端子に流れる電流量が小さくなる。
すなわち、インバータ型ＴＩＡ２ｂでは、大電流が入力された場合、ＮＭＯＳ２３のバックゲート端子電圧およびＰＭＯＳ２２ａのバックゲート端子電圧を制御しないときでは非線形領域となっていた入力電流時において、ＮＭＯＳ２３のドレイン端子に流れる電流量を小さくすることができる。そのため、インバータ型ＴＩＡ２ｂでは、出力電圧下限値の制限が発生することなく動作でき、線形性を保つことが可能となる。
以上説明したように、本実施の形態によれば、インバータ型ＴＩＡ２ｂを用いた光受信器１００ｂでは、出力電圧信号および入力電流信号のモニタ信号からインバータ型ＴＩＡ２ｂの入出力特性の状態を判別し、非線形の場合、ＮＭＯＳ２３のバックゲート端子電圧を制御して閾値電圧を下げ、ドレイン端子に流すことが可能な電流量を増加させ、同時にＰＭＯＳ２２ａのバックゲート端子電圧を制御して閾値電圧を上げ、ＮＭＯＳ２３のドレイン端子に流れる電流量を減らすこととした。これにより、光受信器１００ｂでは、実施の形態１，２と同様、インバータ型ＴＩＡ２ｂにおいて、非線形の原因となる出力電圧下限値の制限を緩和し、高受光レベル、すなわち光信号を変換した電流信号による大電流入力時においても、素子サイズを変更することなく線形性を保って波形の歪みを抑えつつ、高周波特性、さらには広入力レンジを実現することができる。また、光受信器１００ｂでは、実施の形態１，２よりも、インバータ型ＴＩＡ２ｂが線形の入出力特性になるまでの時間を短縮することができる。
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１ 受光素子、２，２ａ，２ｂ インバータ型ＴＩＡ、３ 電流モニタ部、４，４ａ，４ｂ バックゲート調整部、５ 受光素子用電源、２１ 帰還抵抗、２２，２２ａ，３１，３２，４３７ ＰＭＯＳ、２３，２３ａ，４１４，４３３，４４３ ＮＭＯＳ、２４，２４ａ，２４ｂ インバータ、２５，４１２，４２６，４３１，４３５，４４１ バイアス電圧源、４１ 電流電圧変換部、４２ 比較部、４３，４４ 制御信号生成部、１００，１００ａ，１００ｂ 光受信器、２００ 光送信器、３００ ＷＤＭ、４１１，４１３，４１５，４２２，４２３，４２４，４２５，４３２，４３４，４３６，４３８，４４２，４４４ 抵抗、４２１ オペアンプ、５００ ＯＬＴ、６００ ＯＮＵ、７００ 光スプリッタ、８００ 光ケーブル、９００ 光通信システム。

Claims (9)

  1. 入力された光信号を第１の電流信号に変換して出力する受光素子と、
    第１の電界効果トランジスタおよび第２の電界効果トランジスタを用いて、前記第１の電流信号を電圧信号に変換して出力するトランスインピーダンスアンプと、
    前記第１の電流信号の電流量をモニタし、前記第１の電流信号の電流量に基づく電流量を有する第２の電流信号を出力する電流モニタ部と、
    前記第２の電流信号および前記電圧信号に基づいて前記トランスインピーダンスアンプの入出力特性の状態を判別し、判別結果に基づいて、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのうち一方または両方の電界効果トランジスタのバックゲート端子電圧を制御するバックゲート調整部と、
    を備えることを特徴とする光受信器。
  2. 前記バックゲート調整部は、前記入出力特性が線形の場合、固定電圧値の制御信号を前記第１の電界効果トランジスタへ出力し、前記入出力特性が非線形の場合、前記第１の電界効果トランジスタのバックゲート端子電圧を上げるための制御信号を前記第１の電界効果トランジスタへ出力する、
    ことを特徴とする請求項１に記載の光受信器。
  3. 前記電圧信号を第１の電圧信号とする場合に、
    前記バックゲート調整部は、
    前記第２の電流信号を第２の電圧信号に変換する電流電圧変換部と、
    前記第１の電圧信号の電圧と前記第２の電圧信号の電圧とを比較して電位差を抽出し、前記電位差に基づく第３の電圧信号を出力する比較部と、
    前記第３の電圧信号に基づいて前記入出力特性の状態を判別し、前記制御信号を生成して前記第１の電界効果トランジスタのバックゲート端子へ出力する制御信号生成部と、
    を備えることを特徴とする請求項２に記載の光受信器。
  4. 前記バックゲート調整部は、前記入出力特性が線形の場合、固定電圧値の制御信号を前記第２の電界効果トランジスタへ出力し、前記入出力特性が非線形の場合、前記第２の電界効果トランジスタのバックゲート端子電圧を下げるための制御信号を前記第２の電界効果トランジスタへ出力する、
    ことを特徴とする請求項１に記載の光受信器。
  5. 前記電圧信号を第１の電圧信号とする場合に、
    前記バックゲート調整部は、
    前記第２の電流信号を第２の電圧信号に変換する電流電圧変換部と、
    前記第１の電圧信号の電圧と前記第２の電圧信号の電圧とを比較して電位差を抽出し、前記電位差に基づく第３の電圧信号を出力する比較部と、
    前記第３の電圧信号に基づいて前記入出力特性の状態を判別し、前記制御信号を生成して前記第２の電界効果トランジスタのバックゲート端子へ出力する制御信号生成部と、
    を備えることを特徴とする請求項４に記載の光受信器。
  6. 前記バックゲート調整部は、前記入出力特性が線形の場合、第１の固定電圧値の第１の制御信号を前記第１の電界効果トランジスタへ出力し、また、第２の固定電圧値の第２の制御信号を前記第２の電界効果トランジスタへ出力し、
    前記入出力特性が非線形の場合、前記第１の電界効果トランジスタのバックゲート端子電圧を上げるための第１の制御信号を前記第１の電界効果トランジスタへ出力し、また、前記第２の電界効果トランジスタのバックゲート端子電圧を下げるための第２の制御信号を前記第２の電界効果トランジスタへ出力する、
    ことを特徴とする請求項１に記載の光受信器。
  7. 前記電圧信号を第１の電圧信号とする場合に、
    前記バックゲート調整部は、
    前記第２の電流信号を第２の電圧信号に変換する電流電圧変換部と、
    前記第１の電圧信号の電圧と前記第２の電圧信号の電圧とを比較して電位差を抽出し、前記電位差に基づく第３の電圧信号を出力する比較部と、
    前記第３の電圧信号に基づいて前記入出力特性の状態を判別し、前記第１の制御信号を生成して前記第１の電界効果トランジスタのバックゲート端子へ出力する第１の制御信号生成部と、
    前記第３の電圧信号に基づいて前記入出力特性の状態を判別し、前記第２の制御信号を生成して前記第２の電界効果トランジスタのバックゲート端子へ出力する第２の制御信号生成部と、
    を備えることを特徴とする請求項６に記載の光受信器。
  8. 請求項１から７のいずれか１つに記載の光受信器を備えることを特徴とする光終端装置。
  9. 請求項８に記載の光終端装置を備えることを特徴とする光通信システム。
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