JP6288879B2 - 高周波半導体モジュール - Google Patents

Description

本発明は、高周波半導体装置に関し、特に、主に光通信装置に用いられ、高周波半導体素子を実装する半導体モジュールに関する。

近年、ＦＴＴＨやＡＤＳＬなどのブロードバンドの普及に伴い、幹線系の光ネットワークにおいて高速化が望まれている。また、光ファイバを多重利用する方式である波長分割多重（ＷＤＭ：Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）技術では、光ファイバ１本当たり１０００波を超える光信号の伝送を行うことができるようになってきているが、送受信機の台数を減らすという経済上の観点から、１波長で伝送する容量の増加が望まれている。

現在は、１０ Ｇｂｉｔ／ｓ から４０ Ｇｂｉｔ／ｓ への移行が始まり、１００ Ｇｂｉｔ／ｓ の規格化も始まっている。４０ Ｇｂｉｔ／ｓでは、差動４相位相偏移変調方式（ＤＱＰＳＫ）が用いられ、１００ Ｇｂｉｔ／ｓでは、直交２偏波多重と４値変調であるＱＰＳＫを組み合わせたＰＭ−ＱＰＳＫが用いられる。このような位相による多値化を用いて１シンボルに対応するビットを増やすことで、ビットレートよりもシンボルレートを下げることも行われているが、２０ ＧＳｙｍｂｏｌ／ｓ〜３０ ＧＳｙｍｂｏｌ／ｓのシンボルレートは必要になる。

一般に、このような高速データを伝送するには、数十Ｇｂ／ｓでの高速動作が可能なデバイスが必要になる。デバイスとしては、例えばＣＭＯＳが利用されることがあるが、ＳｉＧｅやＧａＡｓ、ＩｎＰなどの化合物半導体が用いられることも多い。特に、ＩｎＰ半導体では、Ｓｉと異なり、信頼性の観点から気密封止が必要であり、また、上述したように数十Ｇｂ／ｓでの動作が必要であることから、セラミックパッケージが用いられることが多い。

従来、セラミックパッケージの中でも、Ｖコネクタや、Ｋコネクタ、ＧＰＰＯ^ＴＭコネクタなどの高周波コネクタが用いられることが多かったが、高速の光ネットワークが普及するにつれ、基幹系の光ネットワークにおいても小型化や低価格化が要求されるようになってきている。ＷＤＭでは、多数の光送受信機を集積するため、１つの送受信機のサイズや価格が全体のサイズや価格に与える影響も大きい。

また、上述したコネクタは、コネクタ自体の価格が高く、またサイズも大きくなるため、近年はコネクタを用いずにリード出しを行うことにより、ＰＣＢ（Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板上へのリフロに対応した表面実装型高周波パッケージが望まれるようになってきている。

ＰＣＢ基板へのリフロに際しては、金属上に直接固定してケーブルで接続するコネクタの場合と異なり、高周波特性および放熱特性の両方を確保することが重要になる。このためには、リードを固定して高周波特性を確保することができる適切な基板上のパターン、および、パッケージの発熱部から、確実に放熱ができる放熱用パターンを確保することが重要になる。

例えば非特許文献１には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）−ＶＩＡパッケージが開示されている。このパッケージには、ＩＣが実装され、ＩＣとセラミックとはボンディングで電気的に接続される。高周波ビアはセラミックを貫通し、パッケージ上面と底面との間の信号線を接続するように形成されている。これにより、ＩＣからリード部までの高周波特性は数十ＧＨｚまで確保することが可能となっている。

従来の一般的なセラミックモジュールの構成について、図１および図２を参照して説明する。図１は、従来の一般的なセラミックモジュール１００の構成を説明するための図であって、（ａ）はセラミックモジュール１００の上面図、（ｂ）はＡ−Ａ´断面図、（ｃ）はＢ−Ｂ´断面図を示す。図２は、セラミックモジュール１００の底面図である。

図１（ａ）〜（ｃ）の例では、セラミックモジュール１００は、２×２ｍｍ^２のＩＣチップ１０１を備える。ＩＣ実装部は、ＩＣチップ１０１より少し大きく、２．４×２．４ｍｍ^２のキャビティ２０１になっている。キャビティ２０１は、積層セラミック基板１０１の凹部である。ＩＣ実装部の四方は、ＩＣチップ１０１のサイズに合わせて形成されている。入出力信号線１０２は、ボンディングワイヤ１０３を介して積層セラミック基板２００と接続されている。

各直流端子１０５は、図１（ｃ）に示すように、積層セラミック基板２００の側壁面に沿って形成され、直流用リード３０２と電気的に接続される。

図１（ｂ）に示す垂直ビア１０２ａは、擬似同軸線路構造となっており、入出力信号線１０２からの信号は、積層セラミック基板２００上で伝播した後、高周波特性を保ちながら上述の擬似同軸線路構造を通じて積層セラミック基板２００底面に導通することとなる。積層セラミック基板２００底面には、信号用リード３０１およびグランド（ＧＮＤ）リードが取り付けられている。なお、図１（ａ）〜（ｃ）では、バイパスコンデンサ１０６は、積層セラミック基板２００上に実装されている。

図１（ｃ）に示すグランド部３００は、積層セラミック基板２００底面に形成され、信号リード３０１と同じ材質、例えばコバールなどの金属で形成されている。このグランド部３００の金属パターン、すなわちグランドパターンは、図２に示すように、積層セラミック基板２００の底面全体に広がるように形成されている。図２において、２つの信号用リード３０１、および、６つの直流用リード３０２が、積層セラミック基板２００底面に形成されている。

Ｓ．Ｍｏｒｉｏｋａ ａｎｄ Ｙ． Ｓａｗａ， "Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｐａｃｋａｇｅ ｆｏｒ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ ｂａｎｄ，" ＡＰＭＣ １９９９ ｖｏｌ． ３， ｐｐ． ９５８−９６１， Ｎｏｖ． ３， １９９９

しかしながら、従来のセラミックモジュールはバイパスコンデンサを搭載するものの、モジュール自体が大きくなり、ストレスを受けやすくなる。また、信号リードやグランドリードと材質が異なるヒートシンクを採用する場合、ヒートシンクとリード部との間に段差が生じてしまい、リフロ時などの実装工程時に、その段差部分にストレスが加わり、割れやすくなる。

さらに、セラミックモジュール内部に実装されるバイパスコンデンサと接続するボンディングワイヤのワイヤ長が、セラミックス基板上のパッドとバイパスコンデンサの相対位置関係によって、バイパスコンデンサの厚みの分だけ長くなり、バイパスコンデンサのバイパス効果が低減し得るという問題があった。また、ＩＣチップ内にビアがない場合に、高周波特性が制限され得る。

本発明は、上記のような状況下においてなされたものであり、高周波デバイスを実装するセラミックスパッケージに適用可能な高周波特性を有する高周波半導体モジュールを提供することを目的とする。

上記の目的を達成するための高周波半導体パッケージは、キャビティを有する誘電体基板と、前記キャビティ内の下部に設けられたヒートシンクと、前記ヒートシンク上に設けられ、信号用リードと信号配線を介して接続される半導体チップと、前記ヒートシンク上に設けられたコンデンサと、を備え、前記半導体チップの実装面と前記コンデンサの実装面はともに、前記ヒートシンクの上面側に位置し、前記誘電体基板の底面に形成されるグランドパターンは、前記誘電体基板の底面に形成されたグランドリードと電気的に接続され、前記信号配線が２本の差動信号用線路として形成されている場合において、前記信号配線の入力側では、入力側の２本の信号配線の入力のうち片側の入力電圧増加に対して出力電圧が増加する場合は他方の入力電圧に対して出力電圧が減少し、逆に片側の入力電圧に対して出力電圧が減少する場合は前記増加する動作の場合とは逆の動作を行い、かつ、前記信号配線の出力側では、出力側の２本の信号配線の出力のうち片側の出力電圧が増加する場合は他方の出力電圧が減少し、逆に片側の出力電圧が減少する場合は常に他方の出力電圧が増加するという相補的な動作をし、前記２本の差動信号用線路の間は、グランド用ボンディング、グランド用ビア、および、グランド用パッドを有しない。これにより、誘電体パッケージに適用可能な気密封止構造および高周波特性を有する。

ここで、前記ヒートシンクは、当該ヒートシンクの底面が前記高周波半導体パッケージの底面から突出しないように形成するようにしてもよい。これにより、ストレスが加わりにくくなる。

本発明によれば、高周波デバイスを実装するセラミックスパッケージに適用可能な高周波特性を有することができる。

従来の一般的なセラミックモジュールの構成を説明するための図である。 図１のセラミックモジュールにおいて、モジュール底面の金属パターンを説明するための図である。 本発明の一実施形態における高周波半導体モジュールの構成例を説明するための図である。 モジュール底面のメタルパターンの一例を説明するための図である。 高周波半導体モジュールに基板およびケースを取り付けた場合の構成例を説明するための図である。 図５の基板のヒートシンク部の構成例を説明するための図である。

本実施形態における高周波半導体モジュールは、高周波半導体パッケージ、バイパスコンデンサおよびＩＣチップを含んで構成され、光通信装置、無線通信装置、計測器等に適用されるセラミックモジュールである。なお、高周波半導体パッケージは、セラミックス基板、ヒートシンクおよびリードからなる。

［高周波モジュールの構成］
本実施形態における高周波半導体モジュール１０について、図３を参照して説明する。図３は、本実施形態における高周波半導体モジュール１０の構成例を説明するための図であって、（ａ）は高周波半導体モジュール１０の上面図、（ｂ）はＡ−Ａ´断面図、（ｃ）はＢ−Ｂ´断面図を示す。

図３（ａ）〜図３（ｃ）に示すように、高周波半導体モジュール１０は、積層セラミック基板（誘電体基板）１１と、ヒートシンク２０と、ＩＣチップ（半導体チップ）３１とを備える。

積層セラミック基板１１の中央には、積層セラミック基板１１内部に半導体チップを実装するためのセラミックパッケージの凹みであるキャビティ４０が形成されており、ヒートシンク２０は、このキャビティ４０内の下部に設けられている。ＩＣチップ３１は、ヒートシンク２０上に設けられ、各ボンディングワイヤ１６を介して、２本の信号配線１５ａ，１５ｂと接続される。この実施形態の高周波半導体パッケージ１０は、例えば、２本の信号配線１５ａ，１５ｂを用いて１つの信号を伝送する差動信号方式を採用しているので、信号配線１５ａ，１５ｂは、正と負の信号が伝送されるようになっている。

積層セラミック基板１１の内部には、積層セラミック基板１２を貫通するビア１７が形成されており、ビア１７が、信号配線１５ａ，１５ｂと接続されるとともに、後述する信号用リード１５１ａ，１５１ｂと接続される。ビア１７は、擬似同軸線路構造として形成されており、この擬似同軸線路構造によって、信号配線１５ａ，１５ｂからの信号は、積層セラミック基板１１上で伝播した後、高周波特性を保ちながら上述の擬似同軸線路構造を通じて積層セラミック基板１１底面に導通することとなる。

６つのグランドパッド１２ａ，１２ｂ，１２ｃは、信号とＧＮＤとが交互になるように、信号配線１５ａ，１５ｂの間に配置される。グランドパッド１２ａ，１２ｂ，１２ｃの各々は、各ボンディングワイヤ１４を介して、ＩＣチップ３１と接続される。また、図３（ｂ）に示すように、グランドパッド１２ａ，１２ｂ，１２ｃは、例えばキャスタレーションにより、積層セラミック基板１１上面と底面との間を電気的に接続されるように構成されている。なお、キャスタレーションは本実施例の場合のようにパッケージ側面に凹部を形成し、その凹部に配線が形成されるものを指す。

積層セラミック基板１１の底面には、後述する図４に示すような複数のグランドリード５３が形成されており、各グランドリード５３が、各グランドパッド１２ａ，１２ｂ，１２ｃと電気的に接続される。キャスタレーションの構成によって、安定したグランドが与えられ、良好な高周波特性を得ることができるようになっている。

なお、本実施形態の高周波半導体モジュール１０では、入出力信号用の信号配線１５ａ，１５ｂの間にグランドパッド１２ｂが形成され、このグランドパッド１２ｂが、ボンディングワイヤ１４を介してＩＣチップ３１と接続されているが、入力側の信号配線１５ａ，１５ｂ、または／および、出力側の信号配線１５ａ，１５ｂの信号が正負の差動信号であれば、高周波半導体モジュール１０内部のＩＣチップ３１が差動として設計されており、次のような動作をする。すなわち、入力側の信号配線１５ａ，１５ｂであれば、その入力側の２本の信号配線１５ａ，１５ｂの入力のうち片側の入力電圧増加に対して出力電圧が増加する場合は他方の入力電圧に対して出力電圧が減少し、逆に片側の入力電圧に対して出力電圧が減少する場合は上述の増加する動作と逆の動作を行い、かつ、出力側の信号配線１５ａ，１５ｂであれば、その出力側の２本の信号配線１５ａ，１５ｂの出力のうち片側の出力電圧が増加する場合は他方の出力電圧が減少し、逆に片側の出力電圧が減少する場合は常に他方の出力電圧が増加するという相補的な動作をする。このような場合は、正負の２つの信号間のグランドについては、ボンディングワイヤを無くしてもよいし、あるいは、グランドパッド１２ｂを無くしてもよい。このようにしても、差動信号方式の高周波半導体モジュール１０を構成することができる。

また、図３（ｂ）に示すキャスタレーションを既知のビアによって各グランドパッド１２ａ，１２ｂの機能を実現することは、当業者にとって自明である。既知のビアの構成によって、各グランドパッド１２ａ，１２ｂ，１２ｃの機能を実現する場合においても、入力側の信号配線１５ａ，１５ｂ、または／および、出力側の信号配線１５ａ，１５ｂの信号が正負の差動信号であれば、正負の２つの信号間のグランドについては、ビアを無くすようにしてもよい。

ヒートシンク２０上に設けられた６つのコンデンサ３２は、例えばＩＣチップ３１とのバイパス用チップコンデンサである。各コンデンサ３２は、各ボンディングワイヤ３３を介して各直流端子５０と接続されるとともに、各ボンディングワイヤ１３を介してＩＣチップ３１と接続される。各直流端子５０は、図３（ｃ）に示すように、積層セラミック基板１１の内部のビアを介して、直流用リード５１と電気的に接続される。これにより、各コンデンサ３２は、ＩＣチップ３１の実装回路の動作時に直流電圧が変動するのを抑制するようになっている。

ヒートシンク２０は、例えばＣｕＷにより形成されており、発熱の大きいＩＣチップ３１の発熱を積層セラミック基板１１の底面側へ放散するようにしている。図３（ｂ）において、ヒートシンク２０の底面と、グランドリード５３底面とは段差Ｇが形成される。つまり、ヒートシンク２０は、ヒートシンク底面が高周波半導体モジュール１０の底面（モジュール底面に形成されるグランドリード５３、および、後述する図４の信号用リード１５１ａ，１５１ｂの底面）から突出しないように形成されている。これにより、高周波半導体モジュール１０の製造工程時において、高周波半導体モジュール１０にストレスが加わりにくくなる。例えば、高周波半導体モジュール１０の組立時において、その高さの製造誤差が例えば±０．２ｍｍであれば、ヒートシンク２０の厚さ方向（上下方向）の中心位置を、リード底面から０．２ｍｍ上方の位置に設定する。これにより、ヒートシンクの、リード底面からの位置は０〜−０．４ｍｍとなり、ヒートシンク２０底面が、リード底面よりも突出することはない。この場合、ヒートシンク２０に対応した積層セラミック基板２０における半田の厚さは、０．４ｍｍよりも厚くする必要がある。すなわち、例えば０．５ｍｍの厚さのクリーム半田を塗布した基板を用いることにより、ヒートシンク２０に対して、半田が十分接触するようになる。

この実施形態では、ＩＣチップ３１は例えばＩｎＰ で形成され、そのサイズは例えば２×２ｍｍ^２とする。ＩＣチップ３１の厚さは例えば０．６ｍｍでウェハ厚と同じ厚さとする。このため、高周波半導体モジュール１０の製造工程時に、前述の従来のセラミックモジュール１００の場合では厚みを調整するために必要であった裏面研磨が不要となる。この点で、製造コストが低減する。

また、キャビティ４０のサイズは例えば２．４ｘ５ｍｍ^２となっている。キャビティ４０の横方向（図１（ａ）の左右方向）のサイズ（２．４ｍｍ）はＩＣチップ３１のサイズに合わせて設定されているが、キャビティ４０の縦方向のサイズ（５ｍｍ）は、ＩＣチップ３１のサイズよりも大きくなっている。これにより、キャビティ４０内で、コンデンサ３２が比較的自由に配置できるようになっている。しかも、コンデンサ３２は、バイパスコンデンサのバイパス効果が低減しない程度、例えばボンディング用ワイヤの長さが１ｍｍ未満になるような程度に、ＩＣチップ３１と近接して配置可能となる。なお、ＩＣチップ３１のサイズとして、上述の２×２ｍｍ^２の例に限られず、変更することも
できる。この場合も、キャビティ４０のサイズをＩＣチップ３１のサイズよりも０．５ｍｍ程度大きくし、ワイヤの長さが１ｍｍ未満になるようにして、バイパス効果が低下しないようにする。

本実施形態では、ＩＣチップの実装面とコンデンサ３２の実装面とは、ヒートシンク２０の上面側に位置している。

図４は、高周波半導体モジュール１０の底面の一例を説明するための図である。

積層セラミック基板１１の底面には、４つの信号用リード１５１ａ，１５１ｂ、および、６つのグランドリード５３が形成されている。
各グランドリード５３は、グランドリード固定部５３ａにおいて、パッケージに固定され、パッケージのグランドと電気的に接続される。

図４に示した直流端子５１は、積層セラミック基板１１の底面から上下方向に沿って構成される。

次に、このような高周波半導体モジュール１０の放熱効果について、図５および図６を参照して説明する。

図５は、ケース８２上に形成された基板８１に高周波半導体モジュール１０を実装する場合の一例を示す図である。図６は、基板８１の内部のヒートシンク部の構成例を説明するための図であって、（ａ）は基板８１のヒートシンク部の上面図、（ｂ）はＣ−Ｃ´断面図を示す。

図５において、基板８１は、例えばＦＲ（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ）４等で構成される。この基板８１とヒートシンク２０とは、図示しない半田で接続される。

基板８１は、図６（ａ）および図６（ｂ）に示すように、複数の放熱ビア６１とを有する。そして、各放熱ビア６１内には、例えばペースト６０が充填される。

この実施形態の基板８１では、放熱ビア６１内のめっき厚を３０μｍ以上とすることにより、１Ｗ以上の消費電力を有するＩＣチップ３１の温度上昇を抑制するようにしている。

この図６の例では、基板８１の４ｘ５ｍｍ^２の領域に０．５Φの放熱ビア２１が１ｍｍピッチで配置され、放熱ビアが全部で例えばＮ＝２０有する例を示している。

積層セラミック基板１１の厚さＴが例えば２ｍｍとすると、銅の熱伝導率σは３９０ Ｗ／ｍＫであるため、放熱ビア６１の半径はｒ＝０．２５ｍｍとなる。さらに、放熱ビア内部のめっき厚ｈを例えば３０ｕｍとすると、めっきによる銅部分の断面積Ｓは下記の式（１）で表わされる。

なお、めっきによる銅以外の部分、例えばＰＣＢ基板の材料、および、放熱ビアに充填するペーストの熱伝導率は銅に比べて１／１０００程度小さいので、放熱ビアに付随するめっきの部分以外の熱伝導はほぼ無視できる。
Ｓ＝Ｎ＊π（ｒ^２−（ｒ−ｈ）^２） ＝０．８９ ［ｍｍ^２］ （１）

ここで、熱抵抗Ａは、式（２）で表される。
Ａ ＝ Ｔ／（σ・Ｓ） ＝５．６ ［Ｋ／Ｗ］ （２）

式（２）から、１Ｗの発熱に対して５．６℃程度の温度上昇となり、放熱ビアのない場合と比較して数分の一に温度上昇を抑圧することができることがわかる。

以下、温度設計の具体例を説明する。ここでは、高周波半導体モジュール１０の熱抵抗を例えば１０ Ｋ／Ｗ程度と仮定する。

この場合、ＩｎＰ ＨＢＴ ＩＣの表面温度の上限は約１００℃程度となる。一般に、高周波半導体モジュールを実装する基板８１下のケース８２の温度は、最大８０℃程度まで動作することが要求される。

ここで、想定するモジュールが１Ｗ程度であることを考えると、高周波半導体モジュール１０と、基板８１とに与えた熱抵抗は、約２０ Ｋ／Ｗ以下となることがわかる。

この観点から、上述した放熱ビア６１を形成すれば、上述した基板８１の５．６ Ｋ／Ｗと、
上述した高周波半導体モジュール１０の１０ Ｋ／Ｗとの熱抵抗として加えると、１５．６ Ｋ／Ｗ程度となる。これは、上記の条件を満たすことがわかる。

以上説明したように、本実施形態によれば、キャビティ４０内の下部に設けられたヒートシンク２０と、ＩＣチップ３１と、コンデンサ３２とを備え、ＩＣチップ３１の形成面とコンデンサ３２の実装面は、ヒートシンク２０の上面側に位置し、グランドリードは、この基板２０の底面に形成されたグランドリード固定部５３ａにおいてパッケージのグランドに電気的に接続される。これにより、セラミックモジュールに適用可能な高周波特性を有する。

１０ 高周波半導体モジュール
１１ 積層セラミック基板
１２ａ，１２ｂ，１２ｃ グランドパッド
１５ａ，１５ｂ 信号配線
１７ ビア
２０ ヒートシンク
３２ コンデンサ
４０ キャビティ
５３ グランドリード
６１ 放熱ビア
１５１ａ，１５１ｂ 信号用リード

Claims (4)

1. 高周波半導体モジュールであって、
   キャビティを有する誘電体基板と、
   前記キャビティ内の下部に設けられたヒートシンクと、
   前記ヒートシンク上に設けられ、信号用リードと信号配線を介して接続される半導体チップと、
   前記ヒートシンク上に設けられたコンデンサと、
   前記誘電体基板上面に設けられ、前記コンデンサとボンディングワイヤを介して接続される直流端子と、
   前記誘電体基板下面に設けられた直流用リードと、
   を備え、
   前記半導体チップの実装面と前記コンデンサの実装面とは、前記キャビティ内にある前記ヒートシンクの上面側に位置し、
   前記誘電体基板の底面に形成されるグランドは、前記誘電体基板の底面に形成されたグランドリードと電気的に接続されており、
   前記直流端子と前記直流用リードが、前記誘電体基板内部に形成されたビアを介して電気的に接続され、
   前記信号配線が２本の差動信号用線路として形成されている場合において、前記信号配線の入力側では、入力側の２本の信号配線の入力のうち片側の入力電圧増加に対して出力電圧が増加する場合は他方の入力電圧に対して出力電圧が減少し、逆に片側の入力電圧に対して出力電圧が減少する場合は前記増加する動作の場合とは逆の動作を行い、かつ、
   前記信号配線の出力側では、出力側の２本の信号配線の出力のうち片側の出力電圧が増加する場合は他方の出力電圧が減少し、逆に片側の出力電圧が減少する場合は常に他方の出力電圧が増加するという相補的な動作をし、前記２本の差動信号用線路の間は、グランド用ボンディング、グランド用ビア、および、グランド用パッドを有しない
   ことを特徴とする高周波半導体モジュール。
2. 前記ヒートシンクは、当該ヒートシンクの底面が前記高周波半導体モジュールの底面から突出しないように形成されていることを特徴とする請求項１に記載の高周波半導体モジュール。
3. 前記信号配線は、ビア導体または表面配線を含むことを特徴とする請求項１または２に記載の高周波半導体モジュール。
4. 前記コンデンサは、バイパス用のチップコンデンサであることを特徴とする請求項１ないし３のいずれか１項に記載の高周波半導体モジュール。

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