JP7074012B2 - 光モジュール - Google Patents

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Description

本発明は、光モジュールに係り、特にフリップチップ実装を用いた小型の光モジュールに関するものである。
近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信トラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なる通信トラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。しかし、大容量化するにつれてデータセンタの規模が大きくなり、単位面積当たりの通信容量が減少してしまう。
大容量化に伴って、ネットワークの主要な規格要素であるイーサネット（登録商標）の標準規格は現在、１０ＧｂＥ、４０ＧｂＥの標準化が完了しており、さらなる大容量化を目指した１００ＧｂＥの標準化がほぼ完了されつつある。１００ＧｂＥの標準化の中で、光トランシーバのインターフェースの小型化が検討され、非常に小型なインターフェースであるＣＦＰ４（Centum gigabit Form factor Pluggable）が報告されている（非特許文献１、非特許文献２参照）。
非特許文献１、非特許文献２に開示された小型な光送受信モジュールにおいては、ＬＤ（Laser Diode）を駆動するためのドライバとＬＤとはワイヤで接合され、ＰＤ（Photo Diode）を駆動するためのＴＩＡ（Transimpedance Amplifier）とＰＤとはワイヤで接合されている。送信側のモジュールでは、ＬＤから出力された光がレンズを通して集光され、ファイバを通して受信側のモジュールに伝送される。受信側のモジュールでは、ファイバから出力された光がＰＤで受光され、ＴＩＡで電気信号に変換される。
以上のように、非特許文献１、非特許文献２に開示された光送受信モジュールでは、ドライバとＬＤとの間、およびＴＩＡとＰＤとの間がそれぞれワイヤを介して接合されているため、ワイヤによる配線長で帯域が劣化するという課題があり、さらにワイヤによる接合構造の分だけモジュール面積が大きくなってしまうという課題があった。
A.Moto，T.Ikagawa，S.Sato，Y.Yamasaki，Ｙ．Ｏｎｉｓｈｉ，and K.Tanaka，"A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18μm SiGe-BiCMOS"，Compound Semiconductor Integrated Circuit Symposium，2013 佐伯智哉他，「１００Ｇｂｉｔ／ｓ ４波長集積小型光送信モジュール」，ＳＥＩテクニカルレビュー第１８８号，２０１６年１月
本発明は、上記課題を解決するためになされたもので、従来よりも帯域劣化を抑えることが可能な小型の光モジュールを提供することを目的とする。
本発明の光モジュールは、配線基板と、前記配線基板上にフリップチップ実装されたフロントエンドとを備え、前記フロントエンドは、信号処理を行う半導体アンプチップと、発光素子と受光素子のうち少なくとも一方を備え、前記半導体アンプチップ上にフリップチップ実装された光半導体チップとから構成され、前記配線基板は、前記光半導体チップの少なくとも一部を収容可能な凹部を有し、前記半導体アンプチップは、前記光半導体チップが実装された表面が前記配線基板の表面と向かい合い、前記光半導体チップの少なくとも一部が前記配線基板の凹部に収容された状態で、前記配線基板上にフリップチップ実装され、前記配線基板の凹部は、前記配線基板の端面まで達するように形成され、前記光半導体チップの端面と前記配線基板の端面とが面一であり、前記光半導体チップとファイバアレイ内のファイバとが光結合するように、前記配線基板の端面に露出した前記光半導体チップの端面に前記ファイバアレイが接着固定されると共に、前記配線基板の端面に前記ファイバアレイが接着固定されることを特徴とするものである。
また、本発明の光モジュールの１構成例において、平面視四角形の前記半導体アンプチップは、少なくとも一辺の幅が、前記光半導体チップの幅および前記配線基板の凹部の幅よりも大きく、前記光半導体チップが実装された表面に形成された、前記光半導体チップとの接続用の第１の電極と、前記光半導体チップが実装された表面の前記第１の電極よりも外側の領域に形成された、前記配線基板との接続用の第２の電極とを備え、前記第１の電極は、前記光半導体チップの表面に形成された第３の電極とバンプを介して接続され、前記第２の電極は、前記配線基板の凹部の周囲に形成された第４の電極とバンプを介して接続されることを特徴とするものである。
また、本発明の光モジュールの１構成例において、前記配線基板は、前記半導体アンプチップが実装された表面と反対側の裏面に、前記第４の電極と電気的に接続されたはんだボールをさらに備えることを特徴とするものである。
また、本発明の光モジュールの１構成例において、前記配線基板は、前記半導体アンプチップが実装された表面に、前記第４の電極と電気的に接続された、ワイヤボンディング用の第５の電極をさらに備えることを特徴とするものである。
また、本発明の光モジュールの１構成例において、前記半導体アンプチップは、前記光半導体チップと向かい合う表面の位置にダミー電極をさらに備え、前記ダミー電極上のバンプが前記光半導体チップの表面と接触するか、あるいは前記ダミー電極が前記光半導体チップの表面に形成されたダミー電極とバンプを介して接続されていることを特徴とするものである。
本発明では、半導体アンプチップ上に光半導体チップをフリップチップ実装し、さらに、半導体アンプチップの光半導体チップが実装された表面が配線基板の表面と向かい合い、光半導体チップの少なくとも一部が配線基板の凹部に収容された状態で、配線基板上に半導体アンプチップをフリップチップ実装する。これにより、本発明では、従来のワイヤを用いた実装よりも光半導体チップと半導体アンプチップとの間の配線長が短くなるため、光モジュールの帯域劣化を抑制することができる。また、本発明では、ワイヤによる接合構造が不要となるため、小型の光モジュールが作製可能である。
図１は、本発明の第１の実施例に係る光送受信モジュールの正面図および拡大図である。 図２は、本発明の第１の実施例に係る光送受信モジュールの側面図および平面図である。 図３は、本発明の第１の実施例に係る光送受信モジュールの半導体アンプチップの平面図である。 図４は、本発明の第１の実施例に係る光送受信モジュールの別の例を示す側面図および平面図である。 図５は、本発明の第１の実施例に係る光送受信モジュールの別の例を示す側面図および平面図である。 図６は、本発明の第１の実施例に係る光送受信モジュールの別の例を示す側面図および平面図である。 図７は、本発明の第２の実施例に係る光送信モジュールの正面図である。 図８は、本発明の第２の実施例に係る光送信モジュールの側面図および平面図である。 図９は、本発明の第２の実施例に係る光送信モジュールの別の例を示す正面図および拡大図である。 図１０は、本発明の第２の実施例に係る光送信モジュールの別の例を示す側面図および平面図である。 図１１は、本発明の第３の実施例に係る光受信モジュールの正面図である。 図１２は、本発明の第３の実施例に係る光受信モジュールの側面図および平面図である。 図１３は、本発明の第３の実施例に係る光受信モジュールの別の例を示す正面図および拡大図である。 図１４は、本発明の第３の実施例に係る光受信モジュールの別の例を示す側面図および平面図である。 図１５は、本発明の第４の実施例に係る光送受信モジュールの正面図である。 図１６は、本発明の第１～第４の実施例のモジュールの寸法について説明する図である。
［発明の原理］
以上に述べた課題を解決するための手段が本発明であり、ドライバとＬＤ、ＴＩＡとＰＤをそれぞれフリップチップ接合し、フリップチップ接合された送受信フロントエンドをキャビティ構造を持つ配線基板上にフリップチップ接合する。これにより、本発明では、従来のワイヤを用いた実装よりもドライバとＬＤとの間の配線長、およびＰＤとＴＩＡとの間の配線長が短くなるため、光モジュール（光送受信モジュール、光送信モジュール、光受信モジュール）の帯域劣化を抑制することができる。また、ワイヤによる接合構造が不要となるため、小型の光モジュールが作製可能である。
［第１の実施例］
以下、本発明の第１の実施例について図面を参照して説明する。図１（Ａ）は本発明の第１の実施例に係る光送受信モジュールの正面図、図１（Ｂ）は図１（Ａ）の光送受信モジュールの半導体アンプチップと光半導体チップとの接合部の拡大図、図２（Ａ）は図１（Ａ）の光送受信モジュールの側面図、図２（Ｂ）は図２（Ａ）の光送受信モジュールのファイバアレイとの結合部の平面図である。光送受信モジュールの構造を見易くするため、図１（Ａ）では後述するファイバアレイ５を点線で示し、図１（Ｂ）ではファイバアレイ５の記載を省略している。
本実施例の光送受信モジュールの場合、光半導体チップ１には、送信用の図示しないＬＤ（発光素子）と、受信用の図示しないＰＤ（受光素子）とが搭載されている。また、信号処理を行う半導体アンプチップ２には、ＬＤを駆動するドライバ（不図示）と、ＰＤから出力された電流信号を増幅すると共に電圧信号に変換するＴＩＡ（不図示）とが搭載されている。光半導体チップ１の表面には、光半導体チップ１の回路と接続された表面電極１０（第３の電極）が形成されている。同様に、半導体アンプチップ２の表面には、半導体アンプチップ２の回路と接続された表面電極２０（第１の電極）と表面電極２１（第２の電極）とが形成されている。
光半導体チップ１は、半導体アンプチップ２上にフリップチップ実装される。すなわち、図１（Ｂ）に示すように光半導体チップ１の表面電極１０と半導体アンプチップ２の表面電極２０とは、バンプ３ａを介して電気的に接続されている。この接続によって、光半導体チップ１と半導体アンプチップ２との間の信号の送受や、半導体アンプチップ２を介した光半導体チップ１への電源供給などが可能となる。
光半導体チップ１の表面電極１０の材料としては、例えば、Ａｕがある。半導体アンプチップ２の表面電極２０，２１は、例えば、ＡｕやＡｌなどの材料で構成されている。また、バンプ３ａは、例えば、Ａｕ，Ａｌ，Ｃｕ，Ｓｎなどの材料で構成されている。
表面電極１０が形成された光半導体チップ１の表面を反転（フェイスダウン）させて、光半導体チップ１を半導体アンプチップ２上にフリップチップ実装する際に、光半導体チップ１が傾いて実装されるのを防ぐために、半導体アンプチップ２の表面には、表面電極２０，２１に加えて、光半導体チップ１の傾斜防止用のダミー電極２２が形成されている。ダミー電極２２は、半導体アンプチップ２の内部回路とは接続されていない。
図３は、図１（Ａ）、図１（Ｂ）、図２（Ａ）の状態の半導体アンプチップ２を上から見た平面図である。上記のとおり、平面視四角形の半導体アンプチップ２の表面には、表面電極２０と、後述する展開用配線基板４との接続のための表面電極２１に加えて、ダミー電極２２が形成されている。このダミー電極２２の上にもバンプ３ｂが形成される。バンプ３ａと同様に、バンプ３ｂは、例えば、Ａｕ，Ａｌ，Ｃｕ，Ｓｎなどの材料で構成されている。
表面電極１０が形成された光半導体チップ１の表面を反転（フェイスダウン）させて、光半導体チップ１を半導体アンプチップ２上にフリップチップ実装する際に、ダミー電極２２上のバンプ３ｂが光半導体チップ１の表面と接触することにより、光半導体チップ１の傾きを防ぐことができ、光半導体チップ１を半導体アンプチップ２上に水平に実装することが可能である。
図１（Ｂ）の例では、ダミー電極２２に形成されたバンプ３ｂが光半導体チップ１の表面と接触しているが、このバンプ３ｂと対向する光半導体チップ１の表面にダミー電極を形成しておき、このダミー電極とバンプ３ｂとがフリップチップ実装の際に接続されるようにしてもよい。
光半導体チップ１の傾き防止のため、図３に示すように光半導体チップ１との接続用の表面電極２０の両側に、ダミー電極２２を１乃至複数個配置する必要がある。図３の例では、表面電極２０の両側にダミー電極２２を２個ずつ配置している。
以上のようにして接合された半導体アンプチップ２と光半導体チップ１とから構成される送受信フロントエンドを、展開用配線基板４上にフリップチップ実装するために、展開用配線基板４は、光半導体チップ１を収容可能な凹部４０を有するキャビティ構造となっている。展開用配線基板４は、例えば、セラミックス、樹脂、Ｓｉなどからなる誘電体基板で構成されている。
光半導体チップ１が凹部４０に収容された状態で半導体アンプチップ２が光半導体チップ１を吊り下げる形で支持できるようにするため、凹部４０の幅（図１（Ａ）、図１（Ｂ）のＸ方向の寸法）は、光半導体チップ１の幅よりも大きく、半導体アンプチップ２の幅よりも小さくなっている。凹部４０の深さ（図１（Ａ）、図１（Ｂ）のＺ方向の寸法）は、光半導体チップ１の厚さよりも大きい値に設定されている。また、光半導体チップ１と後述するファイバアレイ５との結合のため、凹部４０は、図２（Ａ）に示すように展開用配線基板４の端面まで達するように形成されており、この展開用配線基板４の端面に光半導体チップ１のの光出入射端面が露出するようになっている。
半導体アンプチップ２と光半導体チップ１とから構成される送受信フロントエンドは、表面電極２０が形成された半導体アンプチップ２の表面を反転（フェイスダウン）させた状態で展開用配線基板４上にフリップチップ実装される。すなわち、図１（Ｂ）に示すように半導体アンプチップ２の表面電極２１と展開用配線基板４の表面電極４１（第４の電極）とは、バンプ３ｃを介して電気的に接続される。この接続によって、送受信フロントエンドと展開用配線基板４との間の信号の送受や、展開用配線基板４を介した送受信フロントエンドへの電源供給などが可能となる。
展開用配線基板４の表面電極４１は、例えば、ＡｕやＡｌなどの材料で構成されている。バンプ３ａ，３ｂと同様に、バンプ３ｃは、例えば、Ａｕ，Ａｌ，Ｃｕ，Ｓｎなどの材料で構成されている。
展開用配線基板４がキャビティ構造を有していない場合、半導体アンプチップ２と展開用配線基板４とをワイヤで接続するか、半導体アンプチップ２に表面電極と裏面電極を貫通させるビア構造を付加する必要がある。これに対して、本実施例では、展開用配線基板４にキャビティ構造を設けることで、ビア構造が不要になる。さらに、半導体アンプチップ２の表面電極２０と光半導体チップ１の表面電極１０とをフリップチップ接合で接続し、光半導体チップ１が展開用配線基板４の凹部４０に収容されるようにして、半導体アンプチップ２の表面電極２１と展開用配線基板４の表面電極４１とをフリップチップ接合で接続することにより、接続の配線長を最短の長さにすることができる。
展開用配線基板４の裏面には、ＢＧＡ（Ball Grid Array）用の裏面電極４２が設けられている。この裏面電極４２は、展開用配線基板４の図示しないビア構造により表面電極４１と電気的に接続されている。裏面電極４２は、例えば、ＡｕやＡｌなどの材料で構成されている。
裏面電極４２上には、導電性接着剤４３（例えば、クリームはんだ等）を用いてはんだボール４４を搭載することが可能である。光送受信モジュールにはんだボール４４を設けることで、光送受信モジュールのボード上へのＢＧＡ実装が容易になる。
次に、図２（Ａ）に示すように、展開用配線基板４の端面から露出した光半導体チップ１の光出入射端面と光結合用のファイバアレイ５とは接着剤６で接着固定されている。これにより、光半導体チップ１の光出入射端面に露出している光導波路（不図示）とファイバアレイ５のファイバ５０との光結合が実現され、光半導体チップ１のＬＤからファイバ５０への光出力、およびファイバ５０から光半導体チップ１のＰＤへの光入力が実現される。
図２（Ａ）の側面図および図２（Ｂ）の平面図で示すように、ファイバアレイ５は、複数本のファイバ５０をファイバブロック５１によって固定する構造となっている。ファイバブロック５１は、例えば、ガラスやＳｉなどの材料で構成されている。ファイバ５０としては、例えば、ＳＭＦ（Single Mode Fiber）やＭＭＦ（Multi Mode Fiber）が考えられる。
接着剤６の塗布量が少量である場合、光半導体チップ１の光出入射端面からファイバアレイ５の端面まで裾広がりの形状のフィレットが形成され、ファイバアレイ５が光半導体チップ１に接着固定される。
一方、別の例として、接着剤６の塗布量が多い場合の光送受信モジュールの側面図を図４（Ａ）に示し、この場合の光送受信モジュールのファイバアレイ５との結合部の平面図を図４（Ｂ）に示す。図４（Ａ）に示すように、接着剤６の塗布量が多い場合、光半導体チップ１の展開用配線基板寄りの位置からファイバアレイ５の端面まで裾広がりの形状のフィレットが形成されるため、図２（Ａ）の場合に比べて光半導体チップ１に付着する接着剤６の量が増えるので、ファイバアレイ５の接着固定を強固にすることが可能である。
また、別の例として、接着剤６の塗布量を更に増やした場合の光送受信モジュールの側面図を図５（Ａ）に示し、この場合の光送受信モジュールのファイバアレイ５との結合部の平面図を図５（Ｂ）に示す。図５（Ａ）に示すように、接着剤６の塗布量を大幅に増やして、光半導体チップ１だけでなく、半導体アンプチップ２および展開用配線基板４まで接着剤６を付着させることにより、図４（Ａ）の場合に比べてファイバアレイ５の接着固定をさらに強固にすることが可能である。
さらに、別の例として、光半導体チップ１の光出入射端面と光半導体アンプチップ２の端面と展開用配線基板４の端面とを面一にした場合の光送受信モジュールの側面図を図６（Ａ）に示し、この場合の光送受信モジュールのファイバアレイ５との結合部の平面図を図６（Ｂ）に示す。光半導体チップ１の光出入射端面が展開用配線基板４の端面と面一であることで、ファイバアレイ５を光半導体チップ１の光出入射端面に接着する際に、展開用配線基板４の端面がファイバアレイ５の接着固定用の治具として作用し、ファイバアレイ５の接着固定を強固にすることが可能である。
また、本実施例では、光の出入射端面に対して、半導体アンプチップ２の端面が光半導体チップ１の端面より出ていないことで半導体アンプチップ２と光半導体チップ１をアンダーフィル剤などで接着した際にアンダーフィル剤が光半導体チップ１の端面に流れ出ることを抑制できる。
［第２の実施例］
次に、本発明の第２の実施例について説明する。図７は本発明の第２の実施例に係る光送信モジュールの正面図、図８（Ａ）は図７の光送信モジュールの側面図、図８（Ｂ）は図８（Ａ）の光送信モジュールのファイバアレイ５との結合部の平面図であり、図１～図３と同一の構成には同一の符号を付してある。光送信モジュールの構造を見易くするため、図７ではファイバアレイ５を点線で示している。
本実施例の光送信モジュールの場合、光半導体チップ１ａにはＬＤ（不図示）が搭載され、半導体アンプチップ２ａにはＬＤを駆動するドライバ（不図示）が搭載されている。
光半導体チップ１ａを半導体アンプチップ２ａ上にフリップチップ実装する方法、展開用配線基板４のキャビティ構造の詳細、半導体アンプチップ２ａと光半導体チップ１ａとから構成される送信フロントエンドを展開用配線基板４上にフリップチップ実装する方法、および展開用配線基板４の裏面にはんだボール４４を搭載する方法は、第１の実施例の図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３で説明したとおりである。
展開用配線基板４の端面から露出した光半導体チップ１ａの光出入射端面とファイバアレイ５とは接着剤６で接着固定される。これにより、光半導体チップ１ａの光出入射端面に露出している光導波路（不図示）とファイバアレイ５のファイバ５０との光結合が実現され、光半導体チップ１ａのＬＤからファイバ５０への光出力が実現される。
図８（Ａ）の例では、光半導体チップ１ａとファイバアレイ５との接続形態として、図２（Ａ）、図２（Ｂ）で説明した方法を用いたが、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）で説明した方法を採用してもよい。
次に、本実施例の光送信モジュールの別の例として、展開用配線基板４上にＤＣ（Direct Current）成分カット用のキャパシタ７を実装した場合の光送信モジュールの正面図を図９（Ａ）に示し、半導体アンプチップ２ａと光半導体チップ１ａとの接合部およびキャパシタ７の実装部の拡大図を図９（Ｂ）に示し、図９（Ａ）の光送信モジュールの側面図を図１０（Ａ）に示し、図１０（Ａ）の光送信モジュールのファイバアレイ５との結合部の平面図を図１０（Ｂ）に示す。
展開用配線基板４上には、半導体アンプチップ２ａと光半導体チップ１ａとから構成される送信フロントエンドに対して、外部からのＤＣ成分の影響を与えないようにするため、キャパシタ７が実装されている。
キャパシタ７の電極７０と展開用配線基板４の表面電極４５とは、導電性接着剤８（例えば、クリームはんだ等）によって接合されている。この接合は、クリームはんだ以外に、Ａｕ，Ａｌ，Ｃｕなどで構成されるバンプで接合することも考えられる。こうして、展開用配線基板４上にキャパシタ７を実装することにより、半導体アンプチップ２ａのドライバへの信号ラインにキャパシタ７が直列に挿入される。
図１０（Ａ）の例では、光半導体チップ１ａとファイバアレイ５との接続形態として、図２（Ａ）、図２（Ｂ）で説明した方法を用いたが、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）で説明した方法を採用してもよい。
［第３の実施例］
次に、本発明の第３の実施例について説明する。図１１は本発明の第３の実施例に係る光受信モジュールの正面図、図１２（Ａ）は図１１の光受信モジュールの側面図、図１２（Ｂ）は図１２（Ａ）の光受信モジュールのファイバアレイ５との結合部の平面図であり、図１～図３と同一の構成には同一の符号を付してある。光受信モジュールの構造を見易くするため、図１１ではファイバアレイ５を点線で示している。
本実施例の光受信モジュールの場合、光半導体チップ１ｂにはＰＤ（不図示）が搭載され、半導体アンプチップ２ｂにはＴＩＡ（不図示）が搭載されている。
光半導体チップ１ｂを半導体アンプチップ２ｂ上にフリップチップ実装する方法、展開用配線基板４のキャビティ構造の詳細、半導体アンプチップ２ｂと光半導体チップ１ｂとから構成される受信フロントエンドを展開用配線基板４上にフリップチップ実装する方法、および展開用配線基板４の裏面にはんだボール４４を搭載する方法は、第１の実施例の図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３で説明したとおりである。
展開用配線基板４の端面から露出した光半導体チップ１ｂの光出入射端面とファイバアレイ５とは接着剤６で接着固定される。これにより、光半導体チップ１ｂの光出入射端面に露出している光導波路（不図示）とファイバアレイ５のファイバ５０との光結合が実現され、ファイバ５０から光半導体チップ１ｂのＰＤへの光入力が実現される。
図１２（Ａ）の例では、光半導体チップ１ｂとファイバアレイ５との接続形態として、図２（Ａ）、図２（Ｂ）で説明した方法を用いたが、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）で説明した方法を採用してもよい。
次に、本実施例の光受信モジュールの別の例として、展開用配線基板４上にＤＣ成分カット用のキャパシタ７を実装した場合の光受信モジュールの正面図を図１３（Ａ）に示し、半導体アンプチップ２ｂと光半導体チップ１ｂとの接合部およびキャパシタ７の実装部の拡大図を図１３（Ｂ）に示し、図１３（Ａ）の光受信モジュールの側面図を図１４（Ａ）に示し、図１４（Ａ）の光受信モジュールのファイバアレイ５との結合部の平面図を図１４（Ｂ）に示す。
展開用配線基板４上には、半導体アンプチップ２ｂと光半導体チップ１ｂとから構成される受信フロントエンドに対して、外部からのＤＣ成分の影響を与えないようにするため、キャパシタ７が実装されている。
図９、図１０の場合と同様に、キャパシタ７の電極７０と展開用配線基板４の表面電極４５とは、導電性接着剤８（例えば、クリームはんだ等）によって接合されている。この接合は、クリームはんだ以外に、Ａｕ，Ａｌ，Ｃｕなどで構成されるバンプで接合することも考えられる。展開用配線基板４上にキャパシタ７を実装することにより、半導体アンプチップ２ｂのＴＩＡからの信号ラインにキャパシタ７が直列に挿入される。
図１４（Ａ）の例では、光半導体チップ１ｂとファイバアレイ５との接続形態として、図２（Ａ）、図２（Ｂ）で説明した方法を用いたが、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）で説明した方法を採用してもよい。
［第４の実施例］
次に、本発明の第４の実施例について説明する。第１～第３の実施例では、光送受信モジュール、光送信モジュール、光受信モジュールをボード上にＢＧＡ実装する例で説明したが、ＢＧＡを使用せずにワイヤを介してモジュールと外部との接続を行ってもよい。外部との接続にワイヤボンディングを用いる場合の光送信モジュールの正面図を図１５に示す。
図１５の例では、展開用配線基板４の表面電極４６（第５の電極）は、ワイヤ９によって外部の電極パッド（例えば光送信モジュールを収容するパッケージの電極パッド）と電気的に接続される。この表面電極４６は、展開用配線基板４の図示しない配線により表面電極４１と電気的に接続されている。
本実施例では、第１の実施例の光送受信モジュールにワイヤボンディングを適用した例で説明したが、第２の実施例の光送信モジュール、第３の実施例の光受信モジュールにワイヤボンディングを適用してもよい。
第１～第４の実施例において、図３に示すように半導体アンプチップ２（２ａ，２ｂ）の表面電極２０と表面電極２１とのＸ方向の最短距離をｘとし、図１６に示すように展開用配線基板４の凹部４０のＸ方向の幅をＷC、光半導体チップ１（１ａ，１ｂ）のＸ方向の幅をＷLDとすると、下記の式（１）が成り立つ。
Figure 0007074012000001
また、光半導体チップ１（１ａ，１ｂ）と半導体アンプチップ２（２ａ，２ｂ）と展開用配線基板４のそれぞれの熱膨張係数をＡ，Ｂ，Ｃとした場合、ＡとＢの差、ＢとＣの差、もしくはＡとＢとＣとの差が±５％以内であれば、温度変化によるバンプの変化を十分抑えることが可能である。
本発明は、光通信ネットワークに使用される光モジュールに適用することができる。
１，１ａ，１ｂ…光半導体チップ、２，２ａ，２ｂ…半導体アンプチップ、３ａ，３ｂ，３ｃ…バンプ、４…展開用配線基板、５…ファイバアレイ、６…接着剤、７…キャパシタ、８，４３…導電性接着剤、９…ワイヤ、１０，２０，２１，４１，４５，４６…表面電極、２２…ダミー電極、４０…凹部、４２…裏面電極、４４…はんだボール、５０…ファイバ、５１…ファイバブロック。

Claims (5)

  1. 配線基板と、
    前記配線基板上にフリップチップ実装されたフロントエンドとを備え、
    前記フロントエンドは、
    信号処理を行う半導体アンプチップと、
    発光素子と受光素子のうち少なくとも一方を備え、前記半導体アンプチップ上にフリップチップ実装された光半導体チップとから構成され、
    前記配線基板は、前記光半導体チップの少なくとも一部を収容可能な凹部を有し、
    前記半導体アンプチップは、前記光半導体チップが実装された表面が前記配線基板の表面と向かい合い、前記光半導体チップの少なくとも一部が前記配線基板の凹部に収容された状態で、前記配線基板上にフリップチップ実装され、
    前記配線基板の凹部は、前記配線基板の端面まで達するように形成され、
    前記光半導体チップの端面と前記配線基板の端面とが面一であり、
    前記光半導体チップとファイバアレイ内のファイバとが光結合するように、前記配線基板の端面に露出した前記光半導体チップの端面に前記ファイバアレイが接着固定されると共に、前記配線基板の端面に前記ファイバアレイが接着固定されることを特徴とする光モジュール。
  2. 請求項１記載の光モジュールにおいて、
    平面視四角形の前記半導体アンプチップは、少なくとも一辺の幅が、前記光半導体チップの幅および前記配線基板の凹部の幅よりも大きく、前記光半導体チップが実装された表面に形成された、前記光半導体チップとの接続用の第１の電極と、前記光半導体チップが実装された表面の前記第１の電極よりも外側の領域に形成された、前記配線基板との接続用の第２の電極とを備え、
    前記第１の電極は、前記光半導体チップの表面に形成された第３の電極とバンプを介して接続され、
    前記第２の電極は、前記配線基板の凹部の周囲に形成された第４の電極とバンプを介して接続されることを特徴とする光モジュール。
  3. 請求項２記載の光モジュールにおいて、
    前記配線基板は、前記半導体アンプチップが実装された表面と反対側の裏面に、前記第４の電極と電気的に接続されたはんだボールをさらに備えることを特徴とする光モジュール。
  4. 請求項２記載の光モジュールにおいて、
    前記配線基板は、前記半導体アンプチップが実装された表面に、前記第４の電極と電気的に接続された、ワイヤボンディング用の第５の電極をさらに備えることを特徴とする光モジュール。
  5. 請求項１乃至４のいずれか１項に記載の光モジュールにおいて、
    前記半導体アンプチップは、前記光半導体チップと向かい合う表面の位置にダミー電極をさらに備え、
    前記ダミー電極上のバンプが前記光半導体チップの表面と接触するか、あるいは前記ダミー電極が前記光半導体チップの表面に形成されたダミー電極とバンプを介して接続されていることを特徴とする光モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120207426A1 (en) 2011-02-16 2012-08-16 International Business Machines Corporation Flip-chip packaging for dense hybrid integration of electrical and photonic integrated circuits
US20150153524A1 (en) 2013-12-03 2015-06-04 Forelux Inc. Integrated optoelectronic module
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115910A (ja) * 1995-10-16 1997-05-02 Oki Electric Ind Co Ltd フリップチップの接続構造
JP2013110151A (ja) * 2011-11-17 2013-06-06 Elpida Memory Inc 半導体チップ及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120207426A1 (en) 2011-02-16 2012-08-16 International Business Machines Corporation Flip-chip packaging for dense hybrid integration of electrical and photonic integrated circuits
US20150153524A1 (en) 2013-12-03 2015-06-04 Forelux Inc. Integrated optoelectronic module
JP2018093007A (ja) 2016-12-01 2018-06-14 富士通株式会社 光モジュール及び光モジュールの製造方法
DE202018101250U1 (de) 2017-04-14 2018-06-22 Google Llc Integration von Silicium-Photonik-IC für hohe Datenrate

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