JP6228753B2 - 半導体装置、表示装置、表示モジュール、及び電子機器 - Google Patents

半導体装置、表示装置、表示モジュール、及び電子機器 Download PDF

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Description

本発明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、又はそれらを製造する方法に関する。特に、負荷に電流を供給する機能を有する半導体装置、表示装置、発光装置に関する。または、特に、負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置、表示装置、発光装置に係る。または、特に、信号によって輝度が変化する表示素子で形成された画素や、その画素を駆動させる信号線駆動回路や走査線駆動回路を含む表示装置、発光装置に関する。または、その駆動方法、製造する方法に関する。さらには、その表示装置を表示部に有する電子機器に関する。
近年、画素をエレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）などの発光素子を用いた自発光型の表示装置、発光装置などが注目されている。このような自発光型の表示装置に用いられる発光素子としては、有機ＥＬ素子や無機ＥＬ素子などが知られている。これらの発光素子は自ら発光するため、液晶素子を用いた表示装置よりも表示画像の視認性が高い。また、バックライトが不要であることや、応答速度が速い等の利点もある。なお、発光素子の輝度は、該素子に流れる電流値によって制御されるものが多い。
また、発光素子の発光を制御するトランジスタが画素毎に設けられたアクティブマトリクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシブマトリクス型表示装置では困難な高精細な表示や大画面表示を可能とするだけでなく、パッシブマトリクス型表示装置より低い消費電力で動作するなどの利点がある。
従来のアクティブマトリクス型表示装置の画素構成の一例を図１４に示す（特許文献１参照）。図１４に示した画素は、第１のトランジスタ１１、第２のトランジスタ１２、容量素子１３、及び発光素子１４を有し、第１のトランジスタ１１は信号線１５及び走査線１６に接続されている。また、第２のトランジスタ１２のソース電極もしくはドレイン電極のいずれか一方及び容量素子１３の一方の電極には電源電位Ｖｄｄが供給される。
別の例として、図１５に示す画素構成及びその動作方法が特許文献２で提案されている。図１５に示した画素は、第１のトランジスタ２１、第２のトランジスタ２２、容量素子２３、発光素子２４を有し、第１のトランジスタ２１は信号線２５、走査線２６に接続されている。なお、駆動用トランジスタである第２のトランジスタ２２は、ｎチャネル型のトランジスタであり、該トランジスタのソース電極もしくはドレイン電極のいずれか一方にはグランド電位が供給され、発光素子２４のカソードにはＶｃａが供給される。
この画素を動作するためのタイミングチャートを図１６に示す。図１６において、１フレーム期間は、初期化期間３１、しきい値電圧（Ｖｔｈ）書き込み期間３２、データ書き込み期間３３及び発光期間３４に分割される。なお、１フレーム期間とは１画面分の画像を表示する期間に相当し、初期化期間、しきい値電圧（Ｖｔｈ）書き込み期間及びデータ書き込み期間をまとめてアドレス期間と呼ぶ。
特許文献３においても、画素の別の例が開示されている。
特開平８−２３４６８３号公報 特開２００４−２９５１３１号公報 特開２００４−２８００５９号公報
上記を鑑み、本発明の一態様は、質の良い表示を行う半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、ムラの少ない表示を行う半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタの特性のばらつきの影響が抑えられる、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタの特性の劣化の影響が抑えられる、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタのしきい値電圧のばらつきによる輝度のばらつきが抑えられる、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタの移動度のばらつきによる輝度のばらつきが抑えられる、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタがノーマリオン型であっても正常に動作する、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、トランジスタがノーマリオン型であっても、トランジスタのしきい値電圧を取得できる、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が小さい表示装置を提供することを課題の一つとする。または、本発明の一態様は、データ電位によって指定された輝度からのずれが少ない画素構成、半導体装置、及び表示装置を得ることを課題の一つとする。または、本発明の一態様は、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題の一つとする。または、本発明の一態様は、少ないトランジスタ数で、所望の回路を実現できるような、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、少ない配線数で、所望の回路を実現できるような、半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、発光素子の劣化の影響が抑えられる半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。または、本発明の一態様は、少ない工程数で製造される半導体装置、発光装置、または、表示装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本明細書に開示する本発明の一態様は、ビデオ信号にしきい値電圧を上乗せする（または、しきい値電圧にビデオ信号を上乗せする）しきい値補正型の画素回路に関する。
本明細書に開示する本発明の一態様は、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第６のスイッチと、第１の容量素子と、第２の容量素子と、トランジスタと、負荷と、を有し、第１のスイッチの一方の電極は、第１の配線と電気的に接続され、第１のスイッチの他方の電極は、第２のスイッチの一方の電極、第２の容量素子の一方の電極、及びトランジスタのゲート電極と電気的に接続され、第２のスイッチの他方の電極は、第３のスイッチの一方の電極、及び第１の容量素子の一方の電極と電気的に接続され、第３のスイッチの他方の電極は、第２の容量素子の他方の電極、及び第４のスイッチの一方の電極と電気的に接続され、第４のスイッチの他方の電極は、トランジスタのソース電極、及び第５のスイッチの一方の電極と電気的に接続され、第５のスイッチの他方の電極は、第１の容量素子の他方の電極、負荷の第１の端子、及び第６のスイッチの一方の電極と電気的に接続され、第６のスイッチの他方の電極は、第４の配線と電気的に接続され、負荷の第２の端子は、第３の配線と電気的に接続され、トランジスタのドレイン電極は、第２の配線と電気的に接続されていることを特徴とする半導体装置である。
また、本明細書に開示する本発明の他の一態様は、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第６のスイッチと、第１の容量素子と、第２の容量素子と、トランジスタと、負荷と、を有し、第１のスイッチの一方の電極は、第１の配線と電気的に接続され、第１のスイッチの他方の電極は、第２のスイッチの一方の電極、第２の容量素子の一方の電極、及びトランジスタのゲート電極と電気的に接続され、第２のスイッチの他方の電極は、第３のスイッチの一方の電極、及び第１の容量素子の一方の電極と電気的に接続され、第３のスイッチの他方の電極は、第２の容量素子の他方の電極、及び第４のスイッチの一方の電極と電気的に接続され、第４のスイッチの他方の電極は、トランジスタのソース電極、発光装置のアノード電極、及び前記第５のスイッチの一方の電極と電気的に接続され、第５のスイッチの他方の電極は、第１の容量素子の他方の電極、及び第６のスイッチの一方の電極と電気的に接続され、第６のスイッチの他方の電極は、第４の配線と電気的に接続され、負荷の第１の端子は、第３の配線と電気的に接続され、トランジスタのドレイン電極は、第２の配線と電気的に接続されていることを特徴とする半導体装置である。
上記構成において、第３の配線と第４の配線は電気的に接続され、同電位であっても良い。すなわち、第３の配線と第４の配線は同一の配線であっても良い。
また、第１の配線は、映像信号を供給することができる機能を有し、第２の配線は、第１の電源電圧を供給することができる機能を有し、第３の配線は、陰極電圧を供給することができる機能を有し、第４の配線は、第２の電源電圧を供給することができる機能を有することができる。よって、第１の配線に映像信号が供給され、第２の配線に第１の電源電圧が供給され、第３の配線に陰極電圧が供給され、第４の配線に第２の電源電圧が供給される。
上記トランジスタはｎチャネル型トランジスタであり、チャネル形成領域には、酸化物半導体、非晶質シリコン、微結晶シリコン、多結晶シリコンなどを用いることができる。
また、上記第１乃至第６のスイッチには、トランジスタを用いることができる。
また、本発明の他の一態様は、上記に記載した半導体装置と発光素子とを有する表示装置である。また、本発明の他の一態様は、上記に記載の半導体装置、または、上記に記載の表示装置と、タッチパネル、または、ＦＰＣと、を有する表示モジュールである。また、該表示装置、または、該表示モジュールと、操作スイッチ、アンテナ、又はセンサと、を有する電子機器である。
なお、本明細書に用いる図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書に用いる図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、または実施例などを述べる目的で用いられる場合が多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
本発明の一態様により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給することができる。特に、負荷として発光素子を用いる場合、表示画像の輝度のばらつきが少なく、１フレーム期間における発光期間の割合が高い表示装置を提供することができる。また、劣化した発光素子に対しても所望の電流を供給することができ、発光素子の劣化に起因する表示画像の輝度の低下が少ない表示装置を提供することができる。または、本発明の一態様により、質の良い表示を行う半導体装置、発光装置、または、表示装置を提供することができる。または、本発明の一態様により、ムラの少ない表示を行う半導体装置、発光装置、または、表示装置を提供することができる。または、本発明の一態様により、少ないトランジスタ数で、所望の回路を実現できるような、半導体装置、発光装置、または、表示装置を提供することができる。または、本発明の一態様により、少ない配線数で、所望の回路を実現できるような、半導体装置、発光装置、または、表示装置を提供することができる。または、本発明の一態様により、発光素子の劣化の影響が抑えられる半導体装置、発光装置、または、表示装置を提供することができる。または、本発明の一態様により、少ない工程数で製造される半導体装置、発光装置、または、表示装置を提供することができる。
本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路及びその動作を説明する図。 本発明の一態様における画素回路及びその動作を説明する図。 本発明の一態様における画素回路及びその動作を説明する図。 本発明の一態様における画素回路及びその動作を説明する図。 本発明の一態様における画素回路及びその動作を説明する図。 本発明の一態様における画素回路を動作させるタイミングチャート。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 トランジスタの電圧−電流特性のモデル図。 従来技術の画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術に示した画素を動作させるタイミングチャート。 本発明の一態様における画素回路を説明する図。 本発明の一態様の半導体層の一例を表す図。 本発明の一態様の半導体層の一例を表す図。 本発明の一態様の半導体層の一例を表す図。 本発明の一態様の半導体層の一例を表す図。 本発明の一態様の表示パネルの一例を表す図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様の表示装置が適用可能な電子機器を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 半導体装置の例を説明するための図。 表示モジュールの例を説明するための図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。 本発明の一態様における画素回路を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、ある一つの実施の形態において述べる図（一部でもよい）の構成は、その図の別の部分の構成、その実施の形態において述べる別の図（一部でもよい）の構成、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）の構成と組み合わせることができる。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電層が、配線及び電極のような複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電層が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先として複数のケースが想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
（実施の形態１）
本発明の一態様は、発光素子を有する画素だけでなく、様々な回路として用いることができる。例えば、アナログ回路として用いることができる。または、電流源としての機能を有する回路として用いることができる。そこで、本実施の形態では、一例として、本発明の一態様における半導体装置の画素の構成、及び動作方法について説明する。
図１は、本発明の一態様における半導体装置の画素構成の一例を示す回路図である。該画素は、配線１０１、配線１０２、配線１０３、配線１０４、スイッチ１２１、スイッチ１２２、スイッチ１２３、スイッチ１２４、スイッチ１２５、スイッチ１２６、容量素子１４１、容量素子１４２、トランジスタ１５０、及び発光素子１６０を有する。
なお、配線１０１は、映像信号を供給することができる機能、または、伝えることができる機能を有する。一例としては、Ｖｓｉｇは映像信号、及び／又は、アナログ信号である。ただし、本発明の実施形態の一態様は、これに限定されず、Ｖｓｉｇは、一定の電位でもよい。または、配線１０１は、プリチャージ信号を供給することができる機能、または、伝えることができる機能を有する。配線１０１は、電圧Ｖ１を供給することができる機能、または、伝えることができる機能を有する。
なお、配線１０２は、電源電圧を供給することができる機能、または、伝えることができる機能を有する。または、配線１０２は、逆バイアス電圧を供給することができる機能、または、伝えることができる機能を有する。なお、配線１０２の電位は、一定の電位であることが望ましいが、本発明の実施形態の一態様は、これに限定されず、パルス信号のように変動してもよい。例えば、配線１０２の電位は、負荷に、順バイアス電圧だけでなく、逆バイアス電圧を加えるような電位であってもよい。または、配線１０２は、トランジスタ１５０に電流を供給することが出来る機能を有している。または、配線１０２は、負荷や発光素子に電流を供給することが出来る機能を有している。または、配線１０２は、電源線としての機能を有している。または、配線１０２は、電流供給線としての機能を有している。
なお、配線１０３は、陰極電圧を供給することができる機能、または、伝えることができる機能を有する。または、配線１０３は、初期化電圧を供給することができる機能、または、伝えることができる機能を有する。または、配線１０３は、Ｈ信号、または、Ｌ信号を供給することができる機能、または、伝えることができる機能を有する。なお、配線１０３の電位は、一定の電位であることが望ましいが、本発明の実施形態の一態様は、これに限定されず、パルス信号のように変動してもよい。
なお、配線１０４は、電源電圧を供給することができる機能、または、伝えることができる機能を有する。なお、トランジスタ１５０がＮチャネル型である場合、配線１０４は、配線１０２よりも低い電位を有することができる。逆に、トランジスタ１５０がＰチャネル型である場合、配線１０４は、配線１０２よりも高い電位を有することができる。なお、配線１０４の電位は、一定の電位であることが望ましいが、本発明の実施形態の一態様は、これに限定されず、パルス信号のように変動してもよい。
なお、配線１０１、配線１０２、配線１０３、配線１０４は、図２８に示すように、回路９１０１、回路９１０２、回路９１０３、回路９１０４と接続されていてもよい。
ここで、回路９１０１、回路９１０２、回路９１０３、回路９１０４は、信号や一定電圧を供給することができる機能を有する。なお、回路９１０１、回路９１０２、回路９１０３、回路９１０４は、一つの同じ回路であってもよいし、別々の回路であってもよい。回路９１０１、回路９１０２、回路９１０３、回路９１０４の例としては、電源回路、パルス出力回路、ゲートドライバ回路などがある。
なお、トランジスタ１５０は、一例としては、少なくとも電流源としての機能を有している。したがって、例えば、トランジスタ１５０は、トランジスタ１５０の両端（ソースとドレインの間）に加わる電圧の大きさが変化しても、概ね一定の電流を供給する機能を有している。または、例えば、トランジスタ１５０は、発光素子１６０の電位が変化しても、発光素子１６０に概ね一定の電流を供給する機能を有している。または、例えば、トランジスタ１５０は、配線１０２の電位が変化しても、概ね一定の電流を供給する機能を有している。
ただし、本発明の実施形態の一態様は、これに限定されず、トランジスタ１５０は電流源としての機能を有さないことも可能である。例えば、トランジスタ１５０は、スイッチの機能を有することが可能である。
なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源も電流源も、電圧と電流とを供給する機能を有しているが、何が変化しても、一定の何を供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化しても、一定の電圧を供給する機能を有している。
なお、容量素子１４１、又は／及び、容量素子１４２の容量値は、トランジスタ１５０のゲートの寄生容量の容量値よりも、大きいことが望ましく、望ましくは２倍以上、より望ましくは５倍以上が好適である。または、容量素子１４１、又は／及び、容量素子１４２の電極の面積は、トランジスタ１５０のチャネルの面積よりも大きいことが望ましく、望ましくは２倍以上、より望ましくは５倍以上が好適である。または、容量素子１４１、又は／及び、容量素子１４２の電極の面積は、トランジスタ１５０のゲート電極の面積よりも大きいことが望ましく、望ましくは２倍以上、より望ましくは５倍以上が好適である。それらにより、Ｖｓｉｇが入力されて、容量素子１４１、又は／及び、容量素子１４２とトランジスタのゲート容量とで、電圧が容量分割されたときに、容量素子１４１、又は／及び、容量素子１４２の電圧の減少を低減することができる。ただし、本発明の実施形態の一態様は、これに限定されない。
なお、容量素子１４２の容量値は、容量素子１４１の容量値と、同じ程度の大きさであるか、それよりも、大きいことが望ましい。容量素子１４２の容量値は、容量素子１４１の容量値と、±２０％以下の違い、より好ましくは±１０％以下の違いであることが好適である。または、容量素子１４２の電極の面積は、容量素子１４１の電極の面積と、同じ程度大きさであるか、それよりも、大きいことが望ましい。これらにより、同じレイアウト面積のなかで、最適な動作を行うことが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。
スイッチ１２１の一方の電極は、配線１０１と接続され、スイッチ１２１の他方の電極は、スイッチ１２２の一方の電極、容量素子１４２の一方の電極、及びトランジスタ１５０のゲート電極と接続され、スイッチ１２２の他方の電極は、スイッチ１２３の一方の電極、及び容量素子１４１の一方の電極と接続され、スイッチ１２３の他方の電極は、容量素子１４２の他方の電極、及びスイッチ１２４の一方の電極と接続され、スイッチ１２４の他方の電極は、トランジスタ１５０のソース電極、及びスイッチ１２５の一方の電極と接続され、スイッチ１２５の他方の電極は、容量素子１４１の他方の電極、発光素子１６０のアノード電極、及びスイッチ１２６の一方の電極と接続され、スイッチ１２６の他方の電極は、配線１０４と接続され、発光素子１６０のカソード電極は、配線１０３と接続され、トランジスタ１５０のドレイン電極は、配線１０２と接続されている。
なお、図８に示すように、図１の回路構成における配線１０４が配線１０３を兼ねる構成としても良い。これにより、配線の数を減らすことができる。
なお、図１などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、各ノードにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。したがって、例えば、あるノードにおいて、直接的に接続されているトランジスタはトランジスタ１５０のみであり、他のトランジスタはそのノードと直接的に接続されていない、というような構成にすることが可能である。
本実施の形態において、トランジスタのゲート−ソース間電圧はＶｇｓ、ドレイン−ソース間電圧はＶｄｓ、しきい値電圧はＶｔｈ、容量素子１４１及び容量素子１４２に蓄積された電圧はそれぞれＶｃ１、Ｖｃ２とする。トランジスタ１５０は、一例としては、ｎチャネル型トランジスタとし、そのＶｇｓがＶｔｈを上回ったとき、導通状態になるものとする。なお、トランジスタは、エンハンスメント型（ノーマリオフ型）だけでなく、デプリーション型（ノーマリオン型）でもよい。したがって、ｎチャネル型トランジスタとして、Ｖｔｈが負の値を持つ場合もある。
なお、トランジスタとして、Ｐチャネル型を用いることも可能である。その場合、各配線の電位の変更や、発光素子１６０のアノードとカソードとを逆にすることなどによって、対応させることが可能である。図１において、トランジスタ１５０がＰチャネル型の場合の回路例を図１７に示す。
また、発光素子１６０のアノード電極は画素電極、カソード電極は対向電極と呼ぶこともできる。なお、トランジスタ１５０がＰチャネル型の場合には、発光素子１６０のアノード電極は対向電極、カソード電極は画素電極となる場合がある。なお、発光素子１６０を発光するために少なくとも必要とする電位差をＶｅｌｔｈとする。
なお、スイッチ１２１、スイッチ１２２、スイッチ１２３、スイッチ１２４、スイッチ１２５、スイッチ１２６は、それぞれに接続される走査線などの制御線（図示無し）からの信号を入力することによりオンオフが制御される。例えば、該スイッチにはトランジスタを用いることができ、動作のタイミングに合わせて、それぞれのトランジスタに接続される走査線を共有させることができる。図２９において、トランジスタ９１２１、トランジスタ９１２２、トランジスタ９１２３、トランジスタ９１２４、トランジスタ９１２５、トランジスタ９１２６を用いた場合の回路図を示す。トランジスタ９１２１、トランジスタ９１２２、トランジスタ９１２３、トランジスタ９１２４、トランジスタ９１２５、トランジスタ９１２６のゲートは、配線８１２１、配線８１２２、配線８１２３、配線８１２４、配線８１２５、配線８１２６と接続されている。配線８１２１、配線８１２２、配線８１２３、配線８１２４、配線８１２５、配線８１２６は、パルス信号を供給する機能を有する回路７１２１、回路７１２２、回路７１２３、回路７１２４、回路７１２５、回路７１２６と接続されている。なお、図１以外の回路図についても、図２９と同様に、トランジスタを用いて回路を構成することが出来る。また、該トランジスタの極性を変えることにより、更に、走査線を共有させて、複数の配線を１本の配線にまとめることによって、配線の数を減らすことができる。
例えば、図２９において、複数の配線を１本の配線にまとめた場合の例を示す。図３８は、配線８１２４を配線８１２１にまとめた場合と、配線８１２６を配線８１２２にまとめた場合とを示す。図３９は、図３８において、さらに、配線８１２１にまとめた場合を示す。つまり、図２９において、配線８１２１、配線８１２２、配線８１２４、配線８１２６は、少なくとも２本の配線を、互いに、１本の配線にまとめることができる。または、トランジスタ９１２３の極性が異なるようにすれば、配線８１２２は、配線８１２１、配線８１２３、配線８１２６の少なくとも１本と、配線をまとめることができる。図４０は、配線８１２３を配線８１２２にまとめた場合を示す。そこで、図３９と図４０とを組み合わせて、配線をまとめた場合を図４１に示す。
同様に、図２９において、配線をまとめた場合の例を図４２、図４３に示す。
なお、配線８１２１、配線８１２２、配線８１２３、配線８１２４、配線８１２５、配線８１２６は、選択信号を供給することができる機能、または、伝えることができる機能を有する。または、配線８１２１、配線８１２２、配線８１２３、配線８１２４、配線８１２５、配線８１２６は、制御信号を供給することができる機能、または、伝えることができる機能を有する。一例としては、選択信号または制御信号は、デジタル信号である。ただし、本発明の実施形態の一態様は、これに限定されず、選択信号または制御信号は、一定の電位でもよい。
また、回路７１２１、回路７１２２、回路７１２３、回路７１２４、回路７１２５、回路７１２６は、パルス信号や選択信号を供給することができる機能を有する。なお、回路７１２１、回路７１２２、回路７１２３、回路７１２４、回路７１２５、回路７１２６は、一つの同じ回路であってもよいし、別々の回路であってもよい。回路７１２１、回路７１２２、回路７１２３、回路７１２４、回路７１２５、回路７１２６の例としては、パルス出力回路、ゲートドライバ回路などがある。
なお、本明細書においてトランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイポーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能である。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
本明細書等において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、オフ電流が少ないトランジスタとしては、ＬＤＤ領域を有するトランジスタ、マルチゲート構造を有するトランジスタ、または半導体層として酸化物半導体を用いるトランジスタ等がある。また、トランジスタを組み合わせてスイッチとして動作させる場合、ｎチャネル型とｐチャネル型の両方を用いた相補型のスイッチにしてもよい。相補型のスイッチにすることで、スイッチに入力する電位が、出力電位と比べて相対的に変化しても、適切に動作させることが出来る。
なお、スイッチとしてトランジスタを用いる場合、スイッチとして動作させるトランジスタのソースの電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）の電位に近い値で動作する場合は、スイッチとしてＮチャネル型トランジスタを用いることが望ましい。反対に、ソースの電位が、高電位側電源（Ｖｄｄなど）の電位に近い値で動作する場合は、スイッチとしてＰチャネル型トランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソースが低電位側電源の電位に近い値で動作するとき、Ｐチャネル型トランジスタではソースが高電位側電源の電位に近い値で動作するとき、ゲートとソースとの間の電圧の絶対値を大きくできるからである。そのため、スイッチとして、より正確な動作を行うことができるからである。または、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。
なお、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型トランジスタとＮチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有している場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることが出来る。
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、容量素子は、一例としては、配線、半導体層、または電極等で絶縁膜を挟んだ構成とすればよい。容量素子は、トランジスタの特性に応じた電圧（例えば、しきい値電圧に応じた電圧、移動度に応じた電圧など）を保持することが出来る機能を有している。または、容量素子は、発光素子などの負荷に供給される電流の大きさに応じた電圧（例えば、Ｖｓｉｇ、映像信号など）を保持することが出来る機能を有している。
なお、負荷とは、例えば、整流性を有するものや、容量性を有するものや、抵抗性を有するもの、スイッチを有する回路、画素回路、電流源回路などがある。例えば、整流性を有するものは、印加するバイアス方向により抵抗値が異なる電流電圧特性を有し、一方向のみにほとんど電流が流れる電気的特性を有するものであるとする。具体的に、負荷として、表示素子（液晶素子、ＥＬ素子など）、発光素子（ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子など）、または、表示素子や発光素子の一部（例えば、画素電極、アノード、カソード）などが挙げられる。
なお、発光素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子などがある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の材料の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、などがある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
次に、図１で示した画素回路の動作の一例について、図２乃至図６のスイッチの動作を説明する図、及び図７のタイミングチャートを用いて説明する。なお、図７のタイミングチャートにおいて、１画面分の画像を表示する期間に相当する１フレーム期間２２０は、初期化期間２０１、放電期間２０２、信号入力終了期間２０３、信号加算期間２０４、発光期間２０５に分割される。なお、１フレーム期間のうち、発光期間を除く期間をまとめてアドレス期間２１０と呼ぶ。また、１フレーム期間の長さは特に限定されないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１／６０秒以下、より望ましくは、１／１２０秒以下とすることが好ましい。
なお、初期化期間２０１、放電期間２０２、信号入力終了期間２０３、信号加算期間２０４について、いずれかの期間を設けないようにすることも可能である。例えば、信号入力終了期間２０３、または、信号加算期間２０４を省略することも可能である。または、さらに別の期間、例えば、移動度補正期間を追加して設けることも可能である。したがって、動作方法は、図２乃至図６、図７に限定されない。
なお、発光素子１６０のカソードには配線１０３が接続されており、カソードの電位は配線１０３の電位Ｖ２となる。したがって、配線１０２には、一例としては、Ｖ２＋Ｖｅｌｔｈ＋Ｖｔｈ＋α（α：任意の正の数）以上の電位が入力されれば良い。なお、Ｖ２は、発光素子１６０が動作時に順バイアスとなりえる範囲で配線１０４の電位Ｖ１よりも高い電位であれば良い。または、配線１０４の電位Ｖ１と同じ電位であっても良い。
まず、図７のタイミングチャートの初期化期間２０１において、図２（Ａ）に示すようにスイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオン、スイッチ１２６をオンの状態とする。
なお、一例としては、配線１０１には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに応じた信号電位（Ｖｓｉｇ）、配線１０２には電源電位（Ｖｄｄ）、配線１０３には発光素子１６０を制御するための電位（Ｖ２）、配線１０４には回路の基準電位（Ｖ１）が入力される。ただし、本発明の実施形態の一態様は、これに限定されず、各配線には、別の信号や電位が供給されることも可能である。
このとき、トランジスタ１５０は導通状態となるが、発光素子にはＶｅｌｔｈ以上の電圧がかからないため動作しない。また、容量素子１４１及び容量素子１４２には、Ｖｓｉｇ−Ｖ１が保持される。なお、初期化期間２０１では、少なくとも容量素子１４２にＶｔｈよりも高い電圧が保持されれば良い。
なお、図２（Ａ）の画素回路は初期化期間２０１の動作を説明するための一例を図示したものであり、スイッチの形態や、スイッチ、配線、容量素子、及びトランジスタなどの互いの接続形態も限られない。したがって、該画素回路は初期化期間２０１において、一例としては、図２（Ｂ）の回路図を満足する形態であれば良い。
なお、初期化期間２０１において、スイッチ１２２がオフでもよい。スイッチ１２２がオフの場合には、別の期間において、容量素子１４１に電圧を供給すればよい。
次に、図７のタイミングチャートの放電期間２０２において、図３（Ａ）に示すようにスイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態となる。このときのＶｇｓがＶｔｈとなることから、容量素子１４２にはＶｔｈが保持されるようになる。また、容量素子１４１は変化せず、Ｖｓｉｇ−Ｖ１が保持されている。なお、容量素子１４１には、初期化期間２０１及び放電期間２０２を合わせた期間中に、または、いずれかの期間中に、Ｖｓｉｇ−Ｖ１が保持されれば良い。
なお、図３（Ａ）の画素回路は放電期間２０２の動作を説明するための一例を図示したものであり、スイッチの形態や、スイッチ、配線、容量素子、及びトランジスタなどの互いの接続形態も限られない。したがって、該画素回路は放電期間２０２において、一例としては、図３（Ｂ）の回路図を満足する形態であれば良い。
なお、Ｖｇｓが、トランジスタ１５０のしきい値電圧Ｖｔｈに等しくなるまでには、非常に長い時間が必要となる場合がある。したがって、Ｖｇｓは、しきい値電圧Ｖｔｈまで完全に低下させずに、動作させる場合も多い。つまり、Ｖｇｓは、しきい値電圧Ｖｔｈよりも、わずかに大きい値となった状態で、放電期間２０２が終了する場合も多い。つまり、放電期間２０２が終了した時点では、Ｖｇｓは、しきい値電圧に応じた大きさの電圧になっている、ということも出来る。
なお、Ｖｇｓがトランジスタ１５０のしきい値電圧Ｖｔｈに等しくなるまでの期間は、トランジスタ１５０の移動度に応じて異なる。つまり、移動度が高い場合は、より短い期間でしきい値電圧Ｖｔｈに等しくなり、移動度が低い場合は、より長い期間でしきい値電圧Ｖｔｈに等しくなる。逆に、同じ長さの期間で放電させた場合、Ｖｇｓは、移動度が高い場合は、よりＶｔｈに近い小さい値になり、移動度が低い場合は、よりＶｔｈに遠い大きい値になる。つまり、放電期間２０２を短めの期間にすることにより、移動度のばらつきに応じて、Ｖｇｓを取得することができる。つまり、移動度の違いによってトランジスタ間のオン電流に差が出ないようにＶｇｓを調整することが可能である。
なお、放電期間２０２において、トランジスタ１５０のしきい値電圧Ｖｔｈが正か負かということに関係なく、動作させることができる。これは、トランジスタ１５０がオフ状態となるまで、トランジスタ１５０のソース電位が上昇できるからである。つまり、トランジスタ１５０のゲート電位よりも、トランジスタ１５０のソース電位の方が高くなった状態で、ようやくトランジスタ１５０がオフし、ＶｇｓがＶｔｈとなる、ということが可能であるからである。したがって、トランジスタ１５０がエンハンスメント型（ノーマリオフ型）であっても、デプリーション型（ノーマリオン型）であっても、正常に動作させることができる。
したがって、トランジスタ１５０が、デプリーション型になりやすい、または、劣化やばらつきなどによって、デプリーション型になる可能性がある場合でも、正常に動作させることができる。よって、例えば、トランジスタ１５０として、酸化物半導体を有する活性層を用いたトランジスタを採用することが可能である。
なお、放電期間２０２において、スイッチ１２６がオフでもよい。同様に、スイッチ１２２がオフでもよい。スイッチ１２６またはスイッチ１２２がオフの場合、別の期間において、容量素子１４１に電圧を供給すればよい。
次に、図７のタイミングチャートの信号入力終了期間２０３において、図４（Ａ）に示すようにスイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１）、及び容量素子１４２に保持される電圧（Ｖｔｈ、または、Ｖｔｈに応じた電圧）が確定される。
なお、図４（Ａ）の画素回路は信号入力終了期間２０３の動作を説明するための一例を図示したものであり、スイッチの形態や、スイッチ、配線、容量素子、及びトランジスタなどの互いの接続形態も限られない。したがって、該画素回路は信号入力終了期間２０３において、例えば、図４（Ｂ）の回路図を満足する形態であれば良い。
なお、信号入力終了期間２０３において、スイッチ１２６がオフでもよい。同様に、スイッチ１２４がオフでもよい。
このように、信号入力終了期間２０３を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間２０２の後、信号入力終了期間２０３を設けずに、信号加算期間２０４に入ってもよい。
次に、図７のタイミングチャートの信号加算期間２０４において、図５（Ａ）に示すようにスイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
なお、図５（Ａ）の画素回路は信号加算期間２０４の動作を説明するための一例を図示したものであり、スイッチの形態や、スイッチ、配線、容量素子、及びトランジスタなどの互いの接続形態も限られない。したがって、該画素回路は信号加算期間２０４において、例えば、図５（Ｂ）の回路図を満足する形態であれば良い。
なお、信号加算期間２０４において、スイッチ１２６がオフでもよい。同様に、スイッチ１２５がオンでもよい。なお、スイッチ１２６がオフで、かつ、スイッチ１２５がオンの場合、トランジスタ１５０から発光素子１６０に電流が供給される場合がある。
このように、信号加算期間２０４を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間２０２、または、信号入力終了期間２０３の後、信号加算期間２０４を設けずに、発光期間２０５に入ってもよい。
次に、図７のタイミングチャートの発光期間２０５において、図６（Ａ）に示すようにスイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２６をオフの状態とする。
スイッチ１２６をオフとすることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。ここで、Ｖｅｌは、発光素子１６０に加わる電圧である。この電圧は、発光素子１６０に流れる電流や、発光素子１６０の電流電圧特性、発光素子１６０の劣化状態、発光素子１６０の温度などに応じて、異なる値を持つ。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、Ｖｓｉｇ−Ｖ１＋Ｖｔｈとなる。
つまり、トランジスタ１５０のゲートにＶｔｈを含む電圧がかかるようになることから、画素間におけるＶｔｈのばらつき、及びトランジスタの劣化によるＶｔｈの変動による発光素子に対する影響を排除することができ、画像を一定の輝度で表示することができるようになる。
さらに、Ｖｔｈが負の値を有する場合、つまり、デプリーション型（ノーマリオン型）の場合であっても、画素間におけるＶｔｈのばらつき、及びトランジスタの劣化によるＶｔｈの変動による発光素子に対する影響を排除することができ、画像を一定の輝度で表示することができるようになる。
また、発光素子が劣化するとＶｅｌが高くなる場合がある。または、発光素子の特性がばらついたり、発光色に応じて特性が異なったりして、Ｖｅｌが異なる場合がある。この発光素子の劣化は、その電流電圧特性が劣化前に比べ平行にシフトした場合に限られない。例えば、特性の傾きや特性が曲線で表される際にはその微分値が劣化前と比べ異なる場合も含まれる。駆動用トランジスタがｎチャネル型の場合、図１４などの従来の画素回路においては、Ｖｅｌが高くなるとソース電位が上がり、Ｖｇｓが低下するため発光素子に流れる電流が低下し、表示画像の輝度の低下が起こる。しかしながら、本発明の一態様における半導体装置の画素回路においては、トランジスタ１５０のゲートにＶｅｌを含む電圧がかかるようになり、Ｖｇｓは、Ｖｓｉｇ−Ｖ１＋Ｖｔｈとなることから、発光素子１６０の劣化によるＶｅｌの上昇の影響や、Ｖｅｌの違いが排除され、画像を一定の輝度で表示することができるようになる。
なお、発光期間において、スイッチ１２５をオフにすることにより、発光素子１６０に電流が流れないようにして、発光素子１６０を非発光状態にすることも可能である。これにより、１フレーム期間中のほとんどの期間で発光するホールド駆動から、発光期間の短いインパルス駆動に近づけることも可能である。つまり、デューティー比（１フレーム期間中の発光期間の割合）を下げると、インパルス駆動に近づけることにより、動画の応答速度を早くすることが出来る。これにより、残像が残りにくくなる。
なお、トランジスタ１５０を飽和領域で動作させた場合、チャネル長Ｌが短いほど、ドレイン電圧を著しく増大させると、降伏現象により電流が大量に流れやすい。
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅していきゲート下においてチャネルの厚さが０となる境界箇所であり、ピンチオフ電圧とはピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Ｌが短いほど起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図１３に示す。なお、図１３において、トランジスタのチャネル長Ｌは（ａ）＞（ｂ）＞（ｃ）である。
以上のことから、トランジスタ１５０を飽和領域で動作させる場合、ドレイン・ソース間電圧Ｖｄｓに対する電流Ｉはより一定に近い方が好ましい。よって、トランジスタ１５０のチャネル長Ｌは長い方がより好ましい。たとえば、トランジスタのチャネル長Ｌはチャネル幅Ｗより大きい方が好ましい。または、チャネル長Ｌは１０μｍ以上５０μｍ以下、より望ましくは１５μｍ以上４０μｍ以下が好ましい。または、スイッチ１２１乃至スイッチ１２６がトランジスタである場合、それらのチャネル長Ｌよりも、トランジスタ１５０のチャネル長Ｌの方が大きいことが好ましい。または、１つの画素回路において、トランジスタ１５０のチャネル長Ｌが、最も大きいことが好ましい。ただし、チャネル長Ｌ及びチャネル幅Ｗはこれに限定されない。
以上のようにトランジスタのしきい値電圧や移動度のばらつきに起因した電流値のばらつきを抑制することができるため、本発明の一態様においてそのトランジスタによって制御された電流の供給先は特に限定されない。そのため、図１に示した発光素子１６０は、代表的にはＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）を適用することができる。また、発光素子１６０に換えて、電子放出素子、液晶素子、電子インク、抵抗素子などを適用することもできる。
または、トランジスタ１５０の電流の供給先は、電流源回路などの回路や、画素回路などでもよい。したがって、トランジスタ１５０やスイッチ１２１乃至スイッチ１２６で構成される回路は、画素回路以外の回路、例えば、アナログ回路、ソース線駆動回路、ＤＡ変換回路、または、それらの一部として用いることが出来る。よって、トランジスタ１５０の電流は、さまざまな負荷に供給することができる。
また、トランジスタ１５０は、発光素子１６０に供給する電流を制御する機能を有していれば良いため、特にトランジスタの種類は限定されず様々なものを用いることができる。例えば、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやＩｎＧａＺｎＯなどの化合物半導体や酸化物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタをトランジスタ１５０に適用することができる。
特に、デプリーション型（ノーマリオン型）になりやすいトランジスタとして、酸化物半導体を活性層に用いたトランジスタを適用することは好適である。
ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その結果、ゲートドライバ回路（走査線駆動回路）、ソースドライバ回路（信号線駆動回路）、及び信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路など）を基板上に一体形成することが出来る。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。その結果、ソースドライバ回路の一部（アナログスイッチなど）及びゲートドライバ回路（走査線駆動回路）を基板上に一体形成することが出来る。なお、結晶化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができる。そのため、画質の向上した画像を表示することが出来る。ただし、触媒（ニッケルなど）を用いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶又は微結晶などへと向上させることは、パネル全体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的に照射することなどにより可能である。例えば、画素以外の領域である周辺回路領域にのみ、ゲートドライバ回路及びソースドライバ回路などの領域にのみ、又はソースドライバ回路の一部（例えば、アナログスイッチ）の領域にのみ、にレーザー光を照射してもよい。その結果、回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることができる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問題なく画素回路を動作させることができる。こうすることによって、結晶性を向上させる領域が少なくて済むため、製造工程も短くすることができる。そのため、スループットが向上し、製造コストを低減させることができる。または、必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減させることができる。
なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、酸化亜鉛、インジウムガリウム亜鉛酸化物、インジウム亜鉛酸化物、インジウム錫酸化物、酸化スズ、酸化チタン、アルミ亜鉛スズ酸化物、インジウムスズ亜鉛酸化物など）を有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、複数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
例えば、本明細書等において、一画素とは、明るさを制御できる要素一つ分を示すものとする。例えば、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。したがって、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素を有するカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。または、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加することが可能である。または、ＲＧＢの中の少なくとも一色に類似した色を、ＲＧＢに追加することが可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し波長が異なっている。同様に、Ｒ１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることにより、より実物に近い表示を行うことができる。このような色要素を用いることにより、消費電力を低減することが出来る。
なお、一つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とすることが可能である。例えば、面積階調を行う場合または副画素（サブ画素）を有している場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現することがある。その場合、明るさを制御する領域の一つ分を一画素とすることが可能である。つまり、一つの色要素は、複数の画素で構成されることとなる。ただし、明るさを制御する領域が一つの色要素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい。その場合は、一つの色要素は、一つの画素で構成されることとなる。なお、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。なお、一つの色要素につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶分子に加わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出来る。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と考える場合であるとする。一画素（一色分）と明示的に記載する場合は、一つの色要素につき、複数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
例えば、本明細書等において、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合、又はギザギザな線上に配置されている場合を含むものとする。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行うとすると、ストライプ配置されている場合、三つの色要素のドットがデルタ配置されている場合、ベイヤー配置されている場合、モザイク配列されている場合も含むものとする。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることができる。
また、本明細書等において、ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信号線等とも言う）とを含んだ全体、又は、それらの一部のことを言う。ゲート電極とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ただし、ゲート電極の一部は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、又はソース領域（またはドレイン領域）と、ゲート絶縁膜を介してオーバーラップしていることが可能である。ゲート配線とは、各トランジスタのゲート電極の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又はゲート電極と別の配線とを接続するための配線のことを言う。
ただし、ゲート電極としても機能し、且つゲート配線としても機能するような部分（領域、導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線の一部とチャネル領域がオーバーラップしている場合、その部分（領域、導電膜、配線など）はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線など）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）も、ゲート配線と呼んでも良い。このような部分（領域、導電膜、配線など）は、厳密な意味では、チャネル領域とオーバーラップしていない場合、又は別のゲート電極と接続させる機能を有していない場合がある。しかし、製造時の仕様などの関係で、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）がある。よって、そのような部分（領域、導電膜、配線など）もゲート電極またはゲート配線と呼んでも良い。
例えば、マルチゲート構造のトランジスタにおいて、１つのゲート電極と、別のゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような部分（領域、導電膜、配線など）は、あるゲート電極と別のゲート電極とを接続させるための部分（領域、導電膜、配線など）であるため、ゲート配線と呼んでも良いが、マルチゲート構造のトランジスタを１つのトランジスタと見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）は、ゲート電極やゲート配線と呼んでも良い。別の例として、ゲート電極とゲート配線とを接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異なる材料で形成された導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線など）、又はゲート電極と接続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ある配線を、ゲート配線、ゲート線、ゲート信号線、走査線、又は走査信号線などと呼ぶ場合、その配線にトランジスタのゲートが接続されていない場合もある。この場合、ゲート配線、ゲート線、ゲート信号線、走査線、又は走査信号線は、トランジスタのゲートと同じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線、又はトランジスタのゲートと同時に成膜された配線などを意味している場合がある。その一例としては、保持容量用配線、電源線、基準電位供給配線などがある。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、データ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ホウ素やガリウムなど）又はＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。したがって、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない場合が多い。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トランジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続するための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分（領域、導電膜、配線など）も存在する。そのような部分（領域、導電膜、配線など）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線の一部とソース領域とがオーバーラップしている場合、その部分（領域、導電膜、配線など）はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線など）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線など）、ソース電極とソース電極とを接続する部分（領域、導電膜、配線など）、又はソース領域とオーバーラップしている部分（領域、導電膜、配線など）も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線と同じ島（アイランド）を形成してつながっている領域も、ソース配線と呼んでも良い。このような部分（領域、導電膜、配線など）は、厳密な意味では、別のソース電極と接続させる機能を有していない場合がある。しかし、製造時の仕様などの関係で、ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつながっている部分（領域、導電膜、配線など）がある。よって、そのような部分（領域、導電膜、配線など）もソース電極またはソース配線と呼んでも良い。
なお、例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソース電極またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と接続されている部分（領域、導電膜、配線など）について、その一部分のことを言う。
なお、ある配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線などと呼ぶ場合、その配線にトランジスタのソース（ドレイン）が接続されていない場合もある。この場合、ソース配線、ソース線、ソース信号線、データ線、データ信号線は、トランジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ドレイン）と同じ材料で形成された配線またはトランジスタのソース（ドレイン）と同時に成膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準電位供給配線などがある。
なお、ドレインについては、ソースと同様である。
また、本発明の一態様は、図１に示す回路構成に限定されない。例えば、本発明の一態様は、図９に示す回路構成であっても良い。図９の回路は、図１や図８の回路構成からスイッチ１２５を省いた構成となっている。つまり、スイッチ１２５がずっとオン状態になっているものと同等な構成となっている。以下に図９で示した画素回路の動作について説明する。なお、図１の画素回路の動作と共通する点の詳細な説明は省くこととする。
図９のように、スイッチを省くことにより、より少ないトランジスタ数で、回路を構成することが出来る。
まず、初期化期間において、図２（Ａ）と同様、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２６をオンの状態とする。
このとき、容量素子１４１及び容量素子１４２には、Ｖｓｉｇ−Ｖ１が保持される。
次に、放電期間において、スイッチ１２１をオン、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２６をオフの状態とする。このように、放電期間にスイッチ１２２がオフ状態であることにより、容量素子１４１に保持される映像信号を低減されないようにすることができる。この場合、図２５に示すように、スイッチ１２２の一方の電極がトランジスタ１５０のゲートではなく、配線１０１に接続されていてもよい。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態、または、それに近い状態となる。このときのＶｇｓがＶｔｈ、または、Ｖｔｈに応じた電圧となることから、容量素子１４２にはＶｔｈ、または、Ｖｔｈに応じた電圧が保持されるようになる。また、容量素子１４１は変化せず、Ｖｓｉｇ−Ｖ１が保持されている。
なお、このとき、トランジスタ１５０のソースの電位が高くなりすぎると、発光素子１６０の両端の電圧がＶｅｌｔｈよりも大きくなってしまう場合がある。その場合、発光素子１６０に電流が流れ続ける場合がある。そのため、出来るだけ、発光素子１６０の両端の電圧がＶｅｌｔｈ以下の電圧になるよう、Ｖｓｉｇの電位を低めの電位になるように調整することが望ましい。特に、トランジスタ１５０がデプリーション型（ノーマリオン型）の場合、トランジスタ１５０のソースの電位が高くなりやすくなるため、Ｖｓｉｇの電位を低めの電位になるように調整することが望ましい。例えば、Ｖｓｉｇの最も大きな電位が、Ｖ２以下としてもよい。
また、Ｖｓｉｇの電位が下がると、それに合わせて、Ｖ１の電位も下げることが望ましい。これにより、発光期間におけるＶｇｓを十分な電圧値になるように調整することが出来る。
次に、信号入力終了期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２６をオンまたはオフの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１）、及び容量素子１４２に保持される電圧（Ｖｔｈ、または、Ｖｔｈに応じた電圧）が確定される。
なお、信号入力終了期間において、スイッチ１２４がオフでもよい。
このように、信号入力終了期間を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間の後、信号入力終了期間を設けずに、信号加算期間に入ってもよい。
次に、信号加算期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２６をオンまたはオフの状態とする。
ここで、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
このように、信号加算期間を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間、または、信号入力終了期間の後、信号加算期間を設けずに、発光期間に入ってもよい。
次に、発光期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２６をオフの状態とする。
ここで、スイッチ１２６がオフとなることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、ゲートとソースとの電位差に相当するＶｓｉｇ−Ｖ１＋Ｖｔｈとなる。
以上により、図１の画素回路と同様に、トランジスタ１５０のＶｔｈの変動による発光素子に対する影響を排除することができる。また、発光素子１６０の劣化によるＶｅｌの上昇の影響を排除することもできる。したがって、画像を一定の輝度で表示することができるようになる。
また、本発明の一態様は、図１０に示す回路構成であっても良い。図１０の回路では、スイッチ１２５及びスイッチ１２６の位置が図１と異なり、スイッチ１２５の一方の電極及びスイッチ１２６の一方の電極が、容量素子１４１の他方の電極と接続されている。以下に図１０で示した画素回路の動作について説明する。なお、図１、図９の画素回路の動作と共通する点の詳細な説明は省くこととする。
まず、初期化期間において、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオン、スイッチ１２６をオンの状態とする。
このとき、容量素子１４１及び容量素子１４２には、Ｖｓｉｇ−Ｖ１が保持される。
なお、初期化期間において、スイッチ１２２がオフでもよい。スイッチ１２２がオフの場合には、別の期間において、容量素子１４１に電圧を供給すればよい。
次に、放電期間において、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態、または、それに近い状態となる。このときのＶｇｓがＶｔｈ、または、Ｖｔｈに応じた電圧となることから、容量素子１４２にはＶｔｈ、または、Ｖｔｈに応じた電圧が保持されるようになる。また、容量素子１４１は変化せず、Ｖｓｉｇ−Ｖ１が保持されている。
なお、放電期間において、スイッチ１２６がオフでもよい。同様に、スイッチ１２２がオフでもよい。または、スイッチ１２２がオフであれば、スイッチ１２５がオフでもよく、スイッチ１２５はオンでもよい。スイッチ１２５がオンの場合には、スイッチ１２６はオフであることが望ましい。
なお、このとき、トランジスタ１５０のソースの電位が高くなりすぎると、発光素子１６０の両端の電圧がＶｅｌｔｈよりも大きくなってしまう場合がある。その場合、発光素子１６０に電流が流れ続ける場合がある。そのため、出来るだけ、発光素子１６０の両端の電圧がＶｅｌｔｈ以下の電圧になるよう、Ｖｓｉｇの電位を低めの電位になるように調整することが望ましい。特に、トランジスタ１５０がデプリーション型（ノーマリオン型）の場合、トランジスタ１５０のソースの電位が高くなりやすくなるため、Ｖｓｉｇの電位を低めの電位になるように調整することが望ましい。例えば、Ｖｓｉｇの最も大きな電位が、Ｖ２以下としてもよい。
また、Ｖｓｉｇの電位が下がると、それに合わせて、Ｖ１の電位も下げることが望ましい。これにより、発光期間におけるＶｇｓを十分な電圧値になるように調整することが出来る。
次に、信号入力終了期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１）、及び容量素子１４２に保持される電圧（Ｖｔｈ、または、Ｖｔｈに応じた電圧）が確定される。
なお、信号入力終了期間において、スイッチ１２６がオフでもよい。同様に、スイッチ１２４がオフでもよい。
このように、信号入力終了期間を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間の後、信号入力終了期間を設けずに、信号加算期間に入ってもよい。
次に、信号加算期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
なお、信号加算期間において、スイッチ１２６がオフでもよい。同様に、スイッチ１２５がオンでもよい。
このように、信号加算期間を設けることにより、各スイッチのオンのオフの切り替え動作が重なってしまうことによって、信号が混ざってしまったり、ノイズが入ってしまったりすることを低減することができる。ただし、放電期間、または、信号入力終了期間の後、信号加算期間を設けずに、発光期間に入ってもよい。
次に、発光期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２６をオフの状態とする。
ここで、スイッチ１２６がオフとなることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、ゲートとソースとの電位差に相当するＶｓｉｇ−Ｖ１＋Ｖｔｈとなる。
以上により、図１の画素回路と同様に、トランジスタ１５０のＶｔｈの変動による発光素子に対する影響を排除することができる。また、発光素子１６０の劣化によるＶｅｌの上昇の影響を排除することもできる。したがって、画像を一定の輝度で表示することができるようになる。
また、本発明の一態様は、図１０に示す回路構成において、配線１０２の電位をパルス状とする構成であってもよい。その場合の回路図を図２６に示す。以下に図２６で示した画素回路において、配線１０２の電位をパルス状とした場合の動作について説明する。なお、図１、図９、または図１０の画素回路の動作と共通する点の詳細な説明は省くこととする。
まず、第１の初期化期間において、配線１０２をＬｏｗレベルとし、スイッチ１２１をオフ、スイッチ１２２をオンまたはオフ、スイッチ１２３をオンまたはオフ、スイッチ１２４をオンまたはオフ、スイッチ１２５をオンまたはオフ、スイッチ１２６をオンまたはオフの状態とする。
この動作によって、トランジスタ１５０と発光素子１６０とが接続されたノードの電位を事前に下げることが出来る。そのため、第２の初期化期間において、トランジスタ１５０と発光素子１６０とが接続されたノードの電位を、素早く、所定の電位にすることが出来る。
なお、第１の初期化期間において、スイッチ１２１がオンでもよい。
次に、第２の初期化期間において、配線１０２をＨｉｇｈレベルとし、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオン、スイッチ１２６をオンの状態とする。
このとき、容量素子１４１及び容量素子１４２には、Ｖｓｉｇ−Ｖ１が保持される。
次に、放電期間において、配線１０２をＨｉｇｈレベルとし、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。なお、放電期間の前にスイッチ１２２をオフすることにより、容量素子１４１に保持された信号を低減しないようにすることができる。このような動作をさせる場合、図２７に示すように、スイッチ１２５を省くことができる。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態、または、それに近い状態となる。このときのＶｇｓがＶｔｈ、または、Ｖｔｈに応じた電圧となることから、容量素子１４２にはＶｔｈ、または、Ｖｔｈに応じた電圧が保持されるようになる。また、容量素子１４１は変化せず、Ｖｓｉｇ−Ｖ１が保持されている。
次に、信号入力終了期間において、配線１０２をＨｉｇｈレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１）、及び容量素子１４２に保持される電圧（Ｖｔｈ、または、Ｖｔｈに応じた電圧）が確定される。
次に、信号加算期間において、配線１０２をＨｉｇｈレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
次に、発光期間において、配線１０２をＨｉｇｈレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２６をオフの状態とする。
ここで、スイッチ１２６がオフとなることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、ゲートとソースとの電位差に相当するＶｓｉｇ−Ｖ１＋Ｖｔｈとなる。
以上により、図１の画素回路と同様に、トランジスタ１５０のＶｔｈの変動による発光素子に対する影響を排除することができる。また、発光素子１６０の劣化によるＶｅｌの上昇の影響を排除することもできる。したがって、画像を一定の輝度で表示することができるようになる。
また、本発明の一態様は、図１０に示す回路構成において、配線１０３の電位をパルス状とする構成であってもよい。以下に図１０で示した画素回路において、配線１０３の電位をパルス状とした場合の動作について説明する。なお、図１または図１０の画素回路の動作と共通する点の詳細な説明は省くこととする。
まず、初期化期間において、配線１０３をＬｏｗレベルまたはＨｉｇｈレベルとし、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオン、スイッチ１２６をオンの状態とする。
このとき、容量素子１４１及び容量素子１４２には、Ｖｓｉｇ−Ｖ１が保持される。
次に、放電期間において、配線１０３をＨｉｇｈレベルとし、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。なお、放電期間の前にスイッチ１２２をオフすることにより、容量素子１４１に保持された信号を低減しないようにすることができる。このような動作をさせる場合、図２７に示すように、スイッチ１２５を省くことができる。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態となる。このときのＶｇｓがＶｔｈとなることから、容量素子１４２にはＶｔｈが保持されるようになる。また、容量素子１４１は変化せず、Ｖｓｉｇ−Ｖ１が保持されている。
このように、配線１０３の電位を制御することによって、Ｖｓｉｇの電位を低くしなくても、トランジスタ１５０のソース側の電位を上昇させることが出来る。
次に、信号入力終了期間において、配線１０３をＨｉｇｈレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１）、及び容量素子１４２に保持される電圧（Ｖｔｈ）が確定される。
次に、信号加算期間において、配線１０３をＨｉｇｈレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２６をオンの状態とする。
ここで、配線１０４、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
次に、発光期間において、配線１０３をＬｏｗレベルとし、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２６をオフの状態とする。
ここで、スイッチ１２６がオフとなることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、ゲートとソースとの電位差に相当するＶｓｉｇ−Ｖ１＋Ｖｔｈとなる。
以上により、図１の画素回路と同様に、トランジスタ１５０のＶｔｈの変動による発光素子に対する影響を排除することができる。また、発光素子１６０の劣化によるＶｅｌの上昇の影響を排除することもできる。したがって、画像を一定の輝度で表示することができるようになる。
また、本発明の一態様は、図１１に示す移動度補正機能を有する回路構成であってもよい。図１１は、図１の回路に、スイッチ１２７を、トランジスタ１５０のゲートとドレインとの間に設けた構成である。したがって、図１以外の回路、例えば、図９、図１０、図２５、図２６、図２７などにおいても、同様に、スイッチ１２７を設けることが出来る。例えば、図９において、スイッチ１２７を設けた例を図３０に示し、図１０において、スイッチ１２７を設けた例を図３１に示す。以下に図１１で示した画素回路の動作について説明する。なお、図１の画素回路の動作と共通する点の詳細な説明は省くこととする。
信号加算期間の後、または、発光期間の前に、移動度補正期間を設ける。なお、移動度補正期間以外の期間においては、スイッチ１２７は、オフ状態であることが望ましい。ただし、本発明の一態様は、これに限定されない。
移動度補正期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２６をオンまたはオフ、スイッチ１２７をオンの状態とする。
ここで、適切な移動度補正期間を設けることにより、容量素子１４２および容量素子１４１に保存された電荷を放電して、故意にトランジスタ１５０のゲート電位を小さくする方向に変化させることができる。この変化はトランジスタ１５０の電流―電圧特性に依存するものである。例えば、Ｖｇｓは、移動度が高い場合は、より小さい値になり、移動度が低い場合は、少しだけ小さい値になる。つまり、移動度のばらつきに応じて、Ｖｇｓを取得することができる。すなわち、各画素を構成するトランジスタ１５０の移動度のばらつきを補正することができる。
また、本発明の一態様は、図１２に示す回路構成であってもよい。以下に図１２で示した画素回路の動作について説明する。図１２は、図１において、容量素子１４１と発光素子１６０との間、または、スイッチ１２５と発光素子１６０との間に、スイッチ１２８を設けた構成、および発光素子１６０のカソード電極が配線１０４と接続され、スイッチ１２６が省かれた構成に相当する。よって、図１以外の回路、例えば、図８、図９、図１０、図１１などにおいても、同様に、スイッチ１２８を設けることが出来る。例えば、図９において、スイッチ１２８を設けた例を図３２、図３３に示す。図１０において、スイッチ１２８を設けた例を図３４、図３５に示す。なお、図１の画素回路の動作と共通する点の詳細な説明は省くこととする。
まず、初期化期間において、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオン、スイッチ１２４をオン、スイッチ１２５をオン、スイッチ１２８をオンの状態とする。そして、配線１０１には、Ｖ１を供給する。その結果、発光素子１６０とスイッチ１２８との間のノードの電位は、Ｖ１となる。つまり、図２（Ａ）において、スイッチ１２６をオンした場合と同様な状態になる。
次に、放電期間において、スイッチ１２１をオン、スイッチ１２２をオンまたはオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフまたはオン、スイッチ１２８をオフの状態とする。そして、配線１０１には、Ｖｓｉｇ、または、Ｖ１よりも高い電圧が供給される。
ここで、トランジスタ１５０のソース側の電位が徐々に上昇し、やがてトランジスタ１５０は非導通状態となる。このときのＶｇｓがＶｔｈ、または、Ｖｔｈに応じた電圧となることから、容量素子１４２にはＶｔｈが保持されるようになる。
次に、信号入力期間を設ける。信号入力期間において、配線１０１には、Ｖｓｉｇが供給される。そして、スイッチ１２１をオン、スイッチ１２２をオン、スイッチ１２３をオフ、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２８をオンの状態とする。すると、容量素子１４１には、Ｖｓｉｇに応じた電圧が供給される。
なお、スイッチ１２５をオンにして、トランジスタ１５０の電流特性に応じた電荷を、トランジスタ１５０から容量素子１４１へ供給してもよい。
次に、信号入力終了期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオフ、スイッチ１２４をオン、スイッチ１２５をオフ、スイッチ１２８をオフの状態とする。
ここで、容量素子１４１に保持される電圧（Ｖｓｉｇ−Ｖ１、または、Ｖｓｉｇ−Ｖ１に応じた電圧）、及び容量素子１４２に保持される電圧（Ｖｔｈ、または、Ｖｔｈに応じた電圧）が確定される。
次に、信号加算期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオフ、スイッチ１２８をオフの状態とする。
ここで、容量素子１４１、及び容量素子１４２のそれぞれの電圧が加算され、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈの電圧がかかるようになる。
次に、発光期間において、スイッチ１２１をオフ、スイッチ１２２をオフ、スイッチ１２３をオン、スイッチ１２４をオフ、スイッチ１２５をオン、スイッチ１２８をオンの状態とする。
ここで、スイッチ１２８がオンとなることで、発光素子１６０に電流が流れるようになり、トランジスタ１５０のソースの電位はＶ１＋Ｖｅｌまで上昇する。そして、トランジスタ１５０のゲートには、Ｖｓｉｇ＋Ｖｔｈ＋Ｖｅｌの電圧がかかるようになる。このときのトランジスタ１５０のＶｇｓは、ゲートとソースとの電位差に相当するＶｓｉｇ−Ｖ１＋Ｖｔｈとなる。
以上により、図１の画素回路と同様に、トランジスタ１５０のＶｔｈの変動による発光素子に対する影響を排除することができる。また、発光素子１６０の劣化によるＶｅｌの上昇の影響を排除することもできる。したがって、画像を一定の輝度で表示することができるようになる。
なお、本発明の一態様における半導体装置の画素回路の構成は、上述した図１、図８乃至図１２に示した構成に限らず、それらの回路構成の一部を任意に選択し、組み合わせた構成としてもよい。
なお、図１、図８乃至図１２は、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図１、図８乃至図１２などの各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。
なお、本実施の形態において、トランジスタ１５０のしきい値電圧などのばらつきを補正するような動作を行ったが、本発明の実施形態の一態様は、これに限定されない。例えば、しきい値電圧のばらつきを補正するような動作を行わずに、負荷や発光素子に電流を供給させて動作させることも可能である。
本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部については、他の実施の形態の一部また全部との自由な組み合わせや、置き換えを実施することができる。
（実施の形態２）
上記実施の形態では表示装置の画素を構成する各トランジスタをｎチャネル型のトランジスタを用いるとして説明をしている。特に本実施の形態では、表示装置の画素の回路構成に酸化物半導体層にチャネル形成領域を形成されるトランジスタを用いる際の回路構成について述べる。
図１において画素回路のトランジスタ１５０は単にｎチャネル型トランジスタとして説明したが、該トランジスタのチャネル形成領域には酸化物半導体層を用いることができる。
トランジスタ１５０として、酸化物半導体層にチャネル形成領域が形成されるトランジスタを用いるため、トランジスタのオフ電流を低減することできる。したがって、誤動作の少ない画素の回路構成とすることができる。
なお、画素回路を構成する各スイッチを酸化物半導体層にチャネル形成領域が形成されるトランジスタで構成することも可能である。具体的には図１に示すスイッチ１２１乃至スイッチ１２６に酸化物半導体を用いたトランジスタを適用することができる。
また、図１の画素回路に限らず、実施の形態１で説明した図８乃至図１２の画素回路のトランジスタ及びスイッチにも酸化物半導体を用いたトランジスタを適用することができる。なお、画素回路内のすべてのトランジスタ及びスイッチを酸化物半導体を用いたトランジスタとしてもよく、一部のトランジスタ及びスイッチを酸化物半導体を用いたトランジスタとしてもよい。
なお、本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
次いで、トランジスタのチャネル形成領域が形成される酸化物半導体層の材料について以下に説明する。
酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。そこで、上記加熱処理の後に、酸化物半導体膜に酸素を供給する処理を行い、酸素欠損を低減させることが望ましい。
例えば、酸素を含むガス雰囲気下において加熱処理を行うことで、酸化物半導体膜に酸素を供給することができる。酸素を供給するための加熱処理は、上述した、水分または水素の濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するための加熱処理は、酸素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）などの酸素を含むガス雰囲気下において行う。
上記酸素を含むガスには、水、水素などの濃度が低いことが好ましい。具体的には、酸素を含むガス内に含まれる不純物濃度を、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。
或いは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて、酸化物半導体膜に酸素を供給することができる。上記方法を用いて酸素を酸化物半導体膜に供給した後、酸化物半導体膜に含まれる結晶部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても良い。
また、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加することをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成を満たすことができる。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
酸素を絶縁膜から酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１８乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。したがって、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜すことができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部については、他の実施の形態の一部または全部との自由な組み合わせや、置き換えを実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態１で示した画素回路を有する表示装置（表示パネルともいう）の構成について図２２（Ａ）、（Ｂ）を用いて説明する。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいても良い。
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反射シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを有していても良い。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発光素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のことをいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジスタ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲート線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースドライバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置などは、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有している場合がある。
なお、図２２（Ａ）は、表示パネルを示す上面図、図２２（Ｂ）は図２２（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ６７０９（フレキシブルプリントサーキット）からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチップ６７１９（メモリ回路や、バッファ回路などが形成された半導体チップ）がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣ６７０９しか図示されていないが、このＦＰＣ６７０９にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図２２（Ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
なお、信号線駆動回路６７０１はｎチャネル型トランジスタ６７２０やｎチャネル型トランジスタ６７２１のように単極性のトランジスタで構成されている。なお、画素構成には図１、図８乃至図１２の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をｎチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなくｐチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくｐチャネル型トランジスタを組み合わせて用いることができる。
また、画素部６７０２はトランジスタ６７１１と、トランジスタ６７１２とを有している。なお、トランジスタ６７１２のソース電極は第１の電極６７１３（画素電極）と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるように絶縁物６７１４を形成する。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、ネガ型の感光性樹脂、或いはポジ型の感光性樹脂のいずれも使用することができる。
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極６７１７（対向電極）がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウムスズ酸化物（ＩＴＯ）膜、インジウム亜鉛酸化物膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層６７１６上に形成される、陰極として機能する第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７（陰極）として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材６７０５で封止基板６７０４を基板６７１０と貼り合わせることにより、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７１８が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部については、他の実施の形態の一部または全部との自由な組み合わせや、置き換えを実施することができる。
（実施の形態４）
本実施の形態では、駆動回路を有する半導体装置の例について説明する。
本実施の形態における半導体装置の構成例について図３６を用いて説明する。
図３６（Ａ）に示す半導体装置は、駆動回路９０１と、駆動回路９０２と、配線９０３と、配線９０４と、配線９０５と、単位回路９１０と、を有する。なお、単位回路９１０を複数設けてもよい。例えば、単位回路を、図１などの画素回路として複数設けることにより、表示装置を構成することができる。
駆動回路９０１は、配線９０３を介して単位回路９１０に電位又は信号を入力することにより単位回路９１０を制御する機能を有する。
駆動回路９０１は、例えばシフトレジスタなどを用いて構成される。
駆動回路９０２は、配線９０４を介して単位回路９１０に電位又は信号を入力することにより単位回路９１０を制御する機能を有する。
駆動回路９０２は、例えばシフトレジスタなどを用いて構成される。
なお、単位回路９１０と同一基板上に駆動回路９０１及び駆動回路９０２の一つを設けてもよい。
配線９０５としては、例えば電位を供給する配線又は信号を供給する配線などが挙げられる。配線９０５は、駆動回路９０１又は他の回路に接続される。なお、配線９０５の数は、複数でもよい。
図３６（Ｂ）に示すように、単位回路９１０における異なる素子に接続された複数の配線を単位回路９１０が設けられる領域９００の外で接続することにより配線９０５としてもよい。
図３６を用いて説明したように、本実施の形態における半導体装置の一例では、単位回路及び駆動回路を同一基板上に設けることができる。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部は、他の実施の形態の一部または全部との自由な組み合わせや、適用、置き換えなどを行うことができる。
（実施の形態５）
本実施の形態では、表示モジュールとしての機能を有する半導体装置の例について説明する。
本実施の形態における半導体装置の構成例について図３７を用いて説明する。図３７は、本実施の形態における半導体装置の構成例を説明するための図である。
図３７に示す半導体装置は、表示パネル９５１と、端子９５３を介して表示パネル９５１に接続された回路基板９５２と、表示パネル９５１に重畳するタッチパネル９５４と、を有する。
表示パネル９５１としては、例えば上記実施の形態の半導体装置を適用できる。
回路基板９５２には、例えば表示パネル９５１又はタッチパネル９５４の駆動を制御する機能を有する回路などが設けられる。
タッチパネル９５４としては、例えば容量式タッチパネル、抵抗膜式タッチパネル、又は光学式タッチパネルなどを用いることができる。
タッチパネル９５４の代わりに放熱板、光学フィルム、偏光板、位相差板、プリズムシート、拡散板、バックライトなどを設けて、表示モジュールにしてもよい。
図３７に示すように、本実施の形態の半導体装置は、上記実施の形態に示す半導体装置とタッチパネルなどの他の構成要素を用いて構成される。
なお、タッチパネルは、表示パネル９５１と一体形成されていてもよい。例えば、トランジスタや発光素子が形成された基板の上に、対向基板が設けられている場合、その対向基板の表面に、タッチパネル用の電極などを形成してもよい。対向基板は、発光素子を封止する機能を有している場合があるが、タッチパネルの機能も有していてもよい。または、素子基板に、タッチパネル機能が形成されていてもよい。
本実施の形態は、他の実施の形態の一部または全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部または全部は、他の実施の形態の一部または全部との自由な組み合わせや、適用、置き換えなどを行うことができる。
（実施の形態６）
本実施の形態においては、電子機器及び半導体装置の例について説明する。
図２３（Ａ）乃至図２３（Ｈ）、図２４（Ａ）乃至図２４（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図２３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２３（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２３（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図２３（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２３（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２３（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図２３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２４（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図２４（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２４（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図２４（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図２３（Ａ）乃至図２３（Ｈ）、図２４（Ａ）乃至図２４（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２３（Ａ）乃至図２３（Ｈ）、図２４（Ａ）乃至図２４（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
次に、半導体装置の応用例を説明する。
図２４（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２４（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図２４（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図２４（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図２４（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図２４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
１１ トランジスタ
１２ トランジスタ
１３ 容量素子
１４ 発光素子
１５ 信号線
１６ 走査線
２１ トランジスタ
２２ トランジスタ
２３ 容量素子
２４ 発光素子
２５ 信号線
２６ 走査線
３１ 初期化期間
３２ 期間
３３ 期間
３４ 発光期間
１０１ 配線
１０２ 配線
１０３ 配線
１０４ 配線
１２１ スイッチ
１２２ スイッチ
１２３ スイッチ
１２４ スイッチ
１２５ スイッチ
１２６ スイッチ
１２７ スイッチ
１２８ スイッチ
１４１ 容量素子
１４２ 容量素子
１５０ トランジスタ
１６０ 発光素子
２０１ 初期化期間
２０２ 放電期間
２０３ 信号入力終了期間
２０４ 信号加算期間
２０５ 発光期間
２１０ アドレス期間
２２０ フレーム期間
９００ 領域
９０１ 駆動回路
９０２ 駆動回路
９０３ 配線
９０４ 配線
９０５ 配線
９１０ 単位回路
９５１ 表示パネル
９５２ 回路基板
９５３ 端子
９５４ タッチパネル
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
６７０１ 信号線駆動回路
６７０２ 画素部
６７０３ 走査線駆動回路
６７０４ 封止基板
６７０５ シール材
６７０６ 走査線駆動回路
６７０７ 空間
６７０８ 配線
６７０９ ＦＰＣ
６７１０ 基板
６７１１ トランジスタ
６７１２ トランジスタ
６７１３ 電極
６７１４ 絶縁物
６７１６ 層
６７１７ 電極
６７１８ 発光素子
６７１９ ＩＣチップ
６７２０ ｎチャネル型トランジスタ
６７２１ ｎチャネル型トランジスタ
７１２１ 回路
７１２２ 回路
７１２３ 回路
７１２４ 回路
７１２５ 回路
７１２６ 回路
８１２１ 配線
８１２２ 配線
８１２３ 配線
８１２４ 配線
８１２５ 配線
８１２６ 配線
９１０１ 回路
９１０２ 回路
９１０３ 回路
９１０４ 回路
９１２１ トランジスタ
９１２２ トランジスタ
９１２３ トランジスタ
９１２４ トランジスタ
９１２５ トランジスタ
９１２６ トランジスタ

Claims (7)

  1. 第１のスイッチと、
    第２のスイッチと、
    第３のスイッチと、
    第４のスイッチと、
    第５のスイッチと、
    第６のスイッチと、
    第１の容量素子と、
    第２の容量素子と、
    トランジスタと、
    負荷と、を有し、
    前記第１のスイッチの一方の電極は、第１の配線と電気的に接続され、
    前記第１のスイッチの他方の電極は、前記第２のスイッチの一方の電極、前記第２の容量素子の一方の電極、及び前記トランジスタのゲート電極と電気的に接続され、
    前記第２のスイッチの他方の電極は、前記第３のスイッチの一方の電極、及び前記第１の容量素子の一方の電極と電気的に接続され、
    前記第３のスイッチの他方の電極は、前記第２の容量素子の他方の電極、及び前記第４のスイッチの一方の電極と電気的に接続され、
    前記第４のスイッチの他方の電極は、前記トランジスタのソース電極、及び前記第５のスイッチの一方の電極と電気的に接続され、
    前記第５のスイッチの他方の電極は、前記第１の容量素子の他方の電極、前記負荷の第１の端子、及び前記第６のスイッチの一方の電極と電気的に接続され、
    前記第６のスイッチの他方の電極は、第４の配線と電気的に接続され、
    前記負荷の第２の端子は、第３の配線と電気的に接続され、
    前記トランジスタのドレイン電極は、第２の配線と電気的に接続されており、
    前記トランジスタと、前記第１乃至第６のスイッチにそれぞれ用いられているトランジスタとは、全て同じ極性であることを特徴とする半導体装置。
  2. 第１のスイッチと、
    第２のスイッチと、
    第３のスイッチと、
    第４のスイッチと、
    第５のスイッチと、
    第６のスイッチと、
    第１の容量素子と、
    第２の容量素子と、
    トランジスタと、
    負荷と、を有し、
    前記第１のスイッチの一方の電極は、第１の配線と電気的に接続され、
    前記第１のスイッチの他方の電極は、前記第２のスイッチの一方の電極、前記第２の容量素子の一方の電極、及び前記トランジスタのゲート電極と電気的に接続され、
    前記第２のスイッチの他方の電極は、前記第３のスイッチの一方の電極、及び前記第１の容量素子の一方の電極と電気的に接続され、
    前記第３のスイッチの他方の電極は、前記第２の容量素子の他方の電極、及び前記第４のスイッチの一方の電極と電気的に接続され、
    前記第４のスイッチの他方の電極は、前記トランジスタのソース電極、前記負荷の第１の端子、及び前記第５のスイッチの一方の電極と電気的に接続され、
    前記第５のスイッチの他方の電極は、前記第１の容量素子の他方の電極、及び前記第６のスイッチの一方の電極と電気的に接続され、
    前記第６のスイッチの他方の電極は、第４の配線と電気的に接続され、
    前記負荷の第２の端子は、第３の配線と電気的に接続され、
    前記トランジスタのドレイン電極は、第２の配線と電気的に接続されており、
    前記トランジスタと、前記第１乃至第６のスイッチにそれぞれ用いられているトランジスタとは、全て同じ極性であることを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第３の配線は、前記第４の配線と電気的に接続されていることを特徴とする半導体装置。
  4. 請求項１または２において、
    前記第１の配線は、映像信号を供給することができる機能を有し、
    前記第２の配線は、第１の電源電圧を供給することができる機能を有し、
    前記第３の配線は、陰極電圧を供給することができる機能を有し、
    前記第４の配線は、第２の電源電圧を供給することができる機能を有することを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置を有し、
    前記負荷は、発光素子を有することを特徴とする表示装置。
  6. 請求項１乃至４のいずれか一項に記載の半導体装置、または、請求項７に記載の表示装置と、タッチパネル、または、ＦＰＣと、を有する表示モジュール。
  7. 請求項１乃至４のいずれか一項に記載の半導体装置、請求項７に記載の表示装置、または、請求項８に記載の表示モジュールと、操作スイッチ、アンテナ、又はセンサと、を有することを特徴とする電子機器。
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