JP6211866B2 - 圧力センサ、マイクロフォン、血圧センサおよびタッチパネル - Google Patents
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Description
別の実施形態によれば、圧力センサは、支持部と、前記支持部に支持され変形可能な基板と、前記基板の上に設けられた歪検知素子と、を含む。前記歪検知素子は、第1層と、第2層と、中間層と、第3層と、第4層と、第5層と、を含む。前記第1層は、第1磁化を有する。前記第2層は、第2磁化を有し、前記第2磁化は、前記基板の変形に応じて変化する。前記中間層は、前記第1層と前記第2層との間に設けられる。前記第2層は、前記中間層と前記第3層との間に設けられる。前記第4層は、前記第3層と前記第2層との間に設けられ磁性を有する。前記第5層は、前記第4層と前記第2層との間に設けられ非磁性である。前記第3層は、Ir−Mn、Pt−Mn、Pd−Pt−Mn及びRu−Rh−Mnよりなる群から選択された少なくともいずれかの第1材料、並びに、CoPt(Coの比率は、50at.%以上85at.%以下)、(Co x Pt 100−x ) 100−y Cr y (xは50at.%以上85at.%以下、yは0at.%以上40at.%以下)、及び、FePt(Ptの比率は40at.%以上60at.%以下)の少なくともいずれかの第2材料、の少なくともいずれかを含む。前記第4層の磁化と、前記基板の重心と前記歪検知素子の重心とを最短距離で結ぶ第2直線と、のなす第2角度が、0°以上15°以下、または75°以上105°以下である。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)および図1(b)は、第1の実施形態にかかる歪検知素子を例示する模式図である。
図1(a)は、歪検知素子が用いられる圧力センサを例示する模式的断面図である。図1(b)は、歪検知素子の模式的斜視図である。
実施形態にかかる歪検知素子100において、例えば、外部からの力に対して基板210が変形すると、歪検知素子100に歪みが生ずる。歪検知素子100は、この歪の変化を電気抵抗の変化に変換する。
例えば、第1磁性層10から第2磁性層20に向かう方向をZ軸方向(積層方向)とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。
第2磁性層20は、例えば、磁化自由層である。歪検知素子100に応力が加わり、歪検知素子100に歪が生ずると、第2磁性層20の磁化が変化する。例えば、第2磁性層20の磁化の変化は、第1磁性層10の磁化の変化よりも容易である。これにより、第1磁性層10の磁化と第2磁性層10の磁化との間の相対角度は、変化する。
図2(a)〜図2(c)は、第1の実施形態に係る歪検知素子の動作を例示する模式図である。
図2(a)は、歪検知素子100に引張応力tsが印加されたときの状態(引張状態STt)に対応する。図2(b)は、歪検知素子100が歪を有しないときの状態(無歪状態ST0)に対応する。図2(c)は、歪検知素子100に圧縮応力csが印加されたときの状態(圧縮状態STc)に対応する。
以下において、「材料A/材料B」の記載は、材料Aの層の上に、材料Bの層が設けられている状態を示す。
図3に表したように、実施形態に用いられる歪検知素子100aは、第1電極E1と、下地層50と、ピニング層60と、第2磁化固定層12と、磁気結合層13と、第1磁化固定層11と、中間層30と、第2磁性層20と、バイアス層40と、キャップ層70と、第2電極E2と、を含む。第1磁化固定層11は、第1磁性層10に相当する。第1電極E1と第2電極E2との間に、下地層50が設けられる。下地層50と第2電極E2との間に、ピニング層60が設けられる。ピニング層60と第2電極E2との間に、第2磁化固定層12が設けられる。第2磁化固定層12と第2電極E2との間に、磁気結合層13が設けられる。磁気結合層13と第2電極E2の間に、第1磁化固定層11が設けられる。第1磁化固定層11と第2電極E2との間に、中間層30が設けられる。中間層30と第2電極E2との間に、第2磁性層20が設けられる。第2磁性層20と第2電極E2との間に、バイアス層40が設けられる。バイアス層40と第2電極E2との間に、キャップ層70が設けられる。
ピニング層60には、例えば、7nmの厚さのIrMn層が用いられる。
磁気結合層13には、例えば、0.9nmの厚さのRu層が用いられる。
第1磁化固定層11には、例えば、3nmの厚さのCo40Fe40B20層が用いられる。 中間層30には、例えば、2.0nmの厚さのMgO層が用いられる。
バイアス層40には、例えば、Cu(5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)が用いられる。
キャップ層70には、例えばTa/Ruが用いられる。このTa層の厚さは、例えば、1nmである。このRu層の厚さは、例えば、5nmである。
図4(a)〜図4(e)は、第1磁性層10(参照層)/中間層30/第2磁性層20(磁化自由層)の積層体に対して設けられるバイアス層40であって、中間層30とバイアス層40との間に第2磁性層20が設けられるバイアス層40の構造のバリエーションの例を表す。なお、これらの例では、第1磁性層10は、第1磁化固定層11に相当する。
図4(b)に表したバイアス層40bは、第1バイアス磁性層41aと、第2バイアス磁性層41bと、バイアスピニング層42と、分離層43と、第1磁気結合層44aと、を含む。第2磁性層20とバイアスピニング層42との間に、分離層43が設けられる。分離層43とバイアスピニング層42との間に、第1バイアス磁性層41aが設けられる。第1バイアス磁性層41aとバイアスピニング層42との間に、第1磁気結合層44aが設けられる。第1磁気結合層44aとバイアスピニング層42との間に、第2バイアス磁性層41bが設けられる。
分離層43には、例えば、5nmのCuが用いられる。第1バイアス磁性層41aには、例えば、2nmのFe50Co50が用いられる。第1磁気結合層44aには、例えば、0.9nmのRuが用いられる。第2バイアス磁性層41bには、例えば、2nmのFe50Co50が用いられる。バイアスピニング層42には、例えば、7nmのIrMnが用いられる。
図4(c)に表したバイアス層40cは、第1バイアス磁性層41aと、第2バイアス磁性層41bと、第3バイアス磁性層41cと、バイアスピニング層42と、分離層43と、第1磁気結合層44aと、第2磁気結合層44bと、を含む。第2磁性層20とバイアスピニング層42との間に、分離層43が設けられる。分離層43とバイアスピニング層42との間に、第1バイアス磁性層41aが設けられる。第1バイアス磁性層41aとバイアスピニング層42との間に、第1磁気結合層44aが設けられる。第1磁気結合層44aとバイアスピニング層42との間に、第2バイアス磁性層41bが設けられる。第2バイアス磁性層41bとバイアスピニング層42との間に、第2磁気結合層44bが設けられる。第2磁気結合層44bとバイアスピニング層42との間に、第3バイアス磁性層41cが設けられる。
なお、バイアス層は、4層以上のバイアス磁性層を含んでいてもよい。
分離層43には、例えば、5nmのCuが用いられる。第1バイアス磁性層41aには、例えば、2nmのFe50Co50が用いられる。第1磁気結合層44aには、例えば、0.9nmのRuが用いられる。第2バイアス磁性層41bには、例えば、4nmのFe50Co50が用いられる。第2磁気結合層44bには、例えば、0.9nmのRuが用いられる。第3バイアス磁性層41cには、例えば、2nmのFe50Co50が用いられる。バイアスピニング層42には、例えば、7nmのIrMnが用いられる。
図4(d)に表したバイアス層40dは、第1バイアス磁性層41aと、分離層43と、を含む。第2磁性層20と第1バイアス磁性層41aとの間に、分離層43が設けられる。
図4(e)に表したバイアス層40eは、第1バイアス磁性層41aと、第2バイアス磁性層41bと、分離層43と、第1磁気結合層44aと、を含む。第2磁性層20と第2バイアス磁性層41bとの間に、分離層43が設けられる。分離層43と第2バイアス磁性層41bの間に、第1バイアス磁性層41aが設けられる。第1バイアス磁性層41aと第2バイアス磁性層41bとの間に、第1磁気結合層44aが設けられる。
図5(a)は、第1バイアス磁性層41aの磁化が第1バイアス磁性層から第2磁性層20に加えるバイアス方向と平行(0°)方向である状態を表す。図5(b)は、第1バイアス磁性層41aの磁化が第1バイアス磁性層から第2磁性層20に加えるバイアス方向と反平行方向である状態を表す。
図6に表したように、実施形態に用いられる歪検知素子100bは、第1電極E1と、下地層50と、バイアス層40と、第2磁性層20と、中間層30と、第1磁化固定層11と、磁気結合層13と、第2磁化固定層12と、ピニング層60と、キャップ層70と、第2電極E2と、を含む。第1磁化固定層11は、第1磁性層10に相当する。
この例では、歪検知素子100bは、トップスピンバルブ型の構造を有する。
バイアス層40は、例えば、IrMn(7nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/Cu(5nm)が用いられる。
第2磁性層20(磁化自由層)には、例えば、Co40Fe40B20(4nm)が用いられる。
中間層30には、例えば、2.0nmの厚さのMgO層が用いられる。
第1磁化固定層11には、例えば、Co40Fe40B20/Fe50Co50が用いられる。このCo40Fe40B20層の厚さは、例えば2nmである。このFe50Co50層の厚さは、例えば1nmである。
磁気結合層13には、例えば、0.9nmの厚さのRu層が用いられる。
第2磁化固定層12には、例えば、2.5nmの厚さのCo75Fe25層が用いられる。 ピニング層60には、例えば、7nmの厚さのIrMn層が用いられる。
キャップ層には、Ta/Ruが用いられる。このTa層の厚さは、例えば、1nmである。このRu層の厚さは、例えば、5nmである。
図7に表したように、実施形態に用いられる歪検知素子100cは、第1電極E1と、下地層50と、ピニング層60と、第1磁性層10と、中間層30と、第2磁性層20と、バイアス層40と、キャップ層70と、第2電極E2と、を含む。第1電極E1と第2電極E2との間に、下地層50が設けられる。下地層50と第2電極E2との間に、ピニング層60が設けられる。ピニング層60と第2電極E2との間に、第1磁性層10(参照層)が設けられる。第1磁性層10と第2電極E2との間に、中間層30が設けられる。中間層30と第2電極E2との間に、第2磁性層20が設けられる。第2磁性層20と第2電極E2との間に、バイアス層40が設けられる。バイアス層40と第2電極E2との間に、キャップ層70が設けられる。
ピニング層60には、例えば、7nmの厚さのIrMn層が用いられる。
第1磁性層(参照層)には、例えば、3nmの厚さのCo40Fe40B20層が用いられる。
中間層30には、例えば、2.0nmの厚さのMgO層が用いられる。
第2磁性層20(磁化自由層)には、例えば、Co40Fe40B20(4nm)が用いられる。
バイアス層40には、Cu(5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)が用いられる。
キャップ層70には、Ta/Ruが用いられる。このTa層の厚さは、例えば、1nmである。このRu層の厚さは、例えば、5nmである。
図8(a)〜図8(c)は、図3に示した歪検知素子100aを例示する。
図8(d)〜図8(e)は、図7に示した歪検知素子100cを例示する。
図8(a)〜図8(f)では、分離層43を介した磁気結合が正の場合を例に挙げて説明する。
図8(a)に示したバイアス層40aは、単層のバイアス磁性層(第1バイアス磁性層41a)を含む。図8(a)では、第2磁化固定層12の磁化12m、第1磁化固定層11の磁化11m、および第1バイアス磁性層41aの磁化41amの固着が、歪検知素子100dとなる積層体を成形後に、一度の磁界中熱処理により行われる例を示す。図8(a)は、磁界中熱処理が紙面右向き(X軸方向)に磁場を加えて行われる場合の例を示す。
図8(b)に示したバイアス層40bは、2層のバイアス磁性層(第1バイアス磁性層41aおよび第2バイアス磁性層41b)を含む。図8(a)に表した歪検知素子100dは、単層のバイアス磁性層(第1バイアス磁性層41a)を含むことに対して、図8(b)に表した歪検知素子100eは、2層のバイアス磁性層(第1バイアス磁性層41aおよび第2バイアス磁性層41b)を含む。そのため、分離層43を介して第2磁性層20(磁化自由層)と隣り合う第1バイアス磁性層41aの磁化41amは、左向き(−X軸方向)に固着される。これにより、第2磁性層20(磁化自由層)には、左向きのバイアス20pが加えられる。よって、第2磁性層20(磁化自由層)に加わるバイアス20pの方向は、第1磁化固定層11の磁化11mの固着方向と平行の方向となる。
図8(c)に示したバイアス層40cは、3層のバイアス磁性層(第1バイアス磁性層41a、第2バイアス磁性層41b、および第3バイアス磁性層41c)を含む。図8(a)に表した歪検知素子100dは、単層のバイアス磁性層(第1バイアス磁性層41a)を含むことに対して、図8(c)に表した歪検知素子100fは、3層のバイアス磁性層(第1バイアス磁性層41a、第2バイアス磁性層41b、および第3バイアス磁性層41c)を含む。図8(c)に表した歪検知素子100fのバイアス磁性層の数が奇数であることは、図8(a)に表した歪検知素子100dのバイアス磁性層の数が奇数であることと同じである。そのため、分離層43を介して第2磁性層20(磁化自由層)と隣り合う第1バイアス磁性層41aの磁化41amは、右向きに固着される。第2磁性層20(磁化自由層)には、右向きのバイアス20pが加えられる。よって、第2磁性層20(磁化自由層)に加わるバイアス20pの方向は、第1磁化固定層11の磁化11mの固着方向と反平行の方向となる。
図8(d)に示したバイアス層40aは、単層のバイアス磁性層(第1バイアス磁性層41a)を含む。図8(d)では、第1磁性層10の磁化10mおよび第1バイアス磁性層41aの磁化41amの固着が、歪検知素子100gとなる積層体を成形後に、一度の磁界中熱処理により行われる例を示す。図8(d)は、磁界中熱処理が紙面右向き(X軸方向)に磁場を加えて行われる場合の例を示す。
図8(e)に示したバイアス層40bは、2層のバイアス磁性層(第1バイアス磁性層41aおよび第2バイアス磁性層41b)を含む。図8(d)に表した歪検知素子100gは、単層のバイアス磁性層(第1バイアス磁性層41a)を含むことに対して、図8(e)に表した歪検知素子100hは、2層のバイアス磁性層(第1バイアス磁性層41aおよび第2バイアス磁性層41b)を含む。そのため、分離層43を介して第2磁性層20(磁化自由層)と隣り合う第1バイアス磁性層41aの磁化41amは、左向き(−X軸方向)に固着される。これにより、第2磁性層20(磁化自由層)には、左向きのバイアス20pが加えられる。よって、第2磁性層20(磁化自由層)に加わるバイアス20pの方向は、第1磁性層10の磁化10mの固着方向と反平行の方向となる。
図8(f)に示したバイアス層40cは、3層のバイアス磁性層(第1バイアス磁性層41a、第2バイアス磁性層41b、および第3バイアス磁性層41c)を含む。図8(d)に表した歪検知素子100gは、単層のバイアス磁性層(第1バイアス磁性層41a)を含むことに対して、図8(f)に表した歪検知素子100iは、3層のバイアス磁性層(第1バイアス磁性層41a、第2バイアス磁性層41b、および第3バイアス磁性層41c)を含む。図8(f)に表した歪検知素子100iのバイアス磁性層の数が奇数であることは、図8(d)に表した歪検知素子100gのバイアス磁性層の数が奇数であることと同じである。そのため、分離層43を介して第2磁性層20(磁化自由層)と隣り合う第1バイアス磁性層41aの磁化41amは、右向きに固着される。第2磁性層20(磁化自由層)には、右向きのバイアス20pが加えられる。よって、第2磁性層20(磁化自由層)に加わるバイアス20pの方向は、第1磁性層10の磁化10mの固着方向と平行の方向となる。
なお、バイアス層は、4層以上のバイアス磁性層を含んでいてもよい。
(第1の実施例)
下地層50:Ta(1nm)/Ru(2nm)
ピニング層60:Ir22Mn78(7nm)
第2磁化固定層12:Co75Fe25(2.5nm)
磁気結合層13:Ru(0.9nm)
第1磁化固定層11:Co40Fe40B20(3nm)
中間層30:MgO(2nm)
第2磁性層20(磁化自由層):Co40Fe40B20(4nm)
バイアス層40:Cu(5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Cu(1nm)/Ta(2nm)/Ru(5nm)
第1の実施例の歪検知素子100の構造は、図3に示した歪検知素子100aの構造と同様である。バイアス層40の構造は、図4(b)に示したバイアス層40bの構造と同様である。つまり、第1の実施例のバイアス層40は、分離層43/第1バイアス磁性層41a/第1磁気結合層44a/第2バイアス磁性層41b/バイアスピニング層42の構造を有する。
(比較例1)
下地層50:Ta(1nm)/Ru(2nm)
ピニング層60:Ir22Mn78(7nm)
第2磁化固定層12:Co75Fe25(2.5nm)
磁気結合層13:Ru(0.9nm)
第1磁化固定層11:Co40Fe40B20(3nm)
中間層30:MgO(2nm)
第2磁性層20(磁化自由層):Co40Fe40B20(4nm)
キャップ層70:Cu(10nm)/Ta(2nm)/Ru(5nm)
第1の比較例では、バイアス層40は設けられていない。
第1の実施例の積層体および第1の比較例の積層体については、成形後、320℃1Hで6500エルステッド(Oe)の磁界印加中でのアニールを行う。これにより、第2磁化固定層11の磁化12mおよび第1磁化固定層11の磁化11mの固着を行う。第1の実施例においては、第1バイアス磁性層41aの磁化41amおよび第2バイアス磁性層41bの磁化41bmの固着を行う。
図9(a)は、第1の実施例において、磁界中熱処理を行う方向に磁場をかける場合を正の磁場として評価したBHループの例を表す。図9(b)は、第1の実施例において、磁界中熱処理方向と面内で垂直方向に磁場を印加して評価したBHループの例を表す。図9(c)は、第1の比較例において、磁界中熱処理を行う方向に磁場をかける場合を正の磁場として評価したBHループの例を表す。図9(d)は、第1の比較例において、磁界中熱処理方向と面内で垂直方向に磁場を印加して評価したBHループの例を表す。
図10(a)〜図10(e)に示す歪センサ特性の評価については、基板ベンディング法により行う。試作する歪検知素子100のウェーハを短冊状にカットしたウェーハ(短冊ウェーハ)を、ナイフエッジによる4点ベンディング法により歪印加を行う。短冊ウェーハを曲げるナイフエッジにロードセルを組み込んでおり、そのロードセルにて計測された荷重により、ウェーハ表面の歪検知素子100に加わる歪を計算する。歪の計算には、次式で表される一般的な2辺支持梁の理論式を用いる。
GF=(dR/R)/dε ・・・式(2)
図10(b)より、第1の実施例において、外部磁界が15Oeであるときのゲージファクターは、1642である。図10(c)より、第1の実施例において、外部磁界が10Oeであるときのゲージファクターは、2147である。図10(d)より、第1の実施例において、外部磁界が7.5Oeであるときのゲージファクターは、3063である。
図11(a)に表した例では、素子サイズが20μm×20μmの第1の比較例の歪検知素子について、歪検知素子に加わる歪を−0.8(%0)以上0.8(%0)以下の間で、0.2(%0)刻みで固定値として設定する。図11(a)は、それぞれの歪で電気抵抗の磁場依存性を測定した結果の例をそれぞれ示している。図11(a)においても図10(a)と同様に、印加歪の値によりR−Hループ形状が変化していることがわかる。これは、逆磁歪効果によって、第2磁性層20(磁化自由層)の面内磁気異方性が変化していることを示している。
図10(a)〜図10(e)および図11(a)〜図11(e)に関して上述した結果を考察するために、第1の実施例と第1の比較例について、様々なバイアス磁界でゲージファクターを評価する。図12のグラフ図の横軸は、評価に用いるバイアス磁界と、図10(a)および図11(a)のゼロ歪におけるRHループのHshiftと、の差分を表す。
図13(a)〜図13(f)は、実施形態の磁化自由層の自由エネルギーの面内角度依存性を表す模式図である。
図14(a)〜図14(f)は、比較例の磁化自由層の自由エネルギーの面内角度依存性を表す模式図である。
(第2の実施例)
下地層50:Ta(1nm)/Ru(2nm)
ピニング層60:Ir22Mn78(7nm)
第2磁化固定層12:Co75Fe25(2.5nm)
磁気結合層13:Ru(0.9nm)
第1磁化固定層11:Co40Fe40B20(3nm)
中間層30:MgO(2nm)
第2磁性層20(磁化自由層):Co40Fe40B20(4nm)
バイアス層40:Cu(2.4nm〜5nm)/Fe50Co50(3nm)/IrMn(7nm)
キャップ層70:Cu(1nm)/Ta(2nm)/Ru(5nm)
(第3の実施例)
下地層50:Ta(1nm)/Ru(2nm)
ピニング層60:Ir22Mn78(7nm)
第2磁化固定層12:Co75Fe25(2.5nm)
磁気結合層13:Ru(0.9nm)
第1磁化固定層11:Co40Fe40B20(3nm)
中間層30:MgO(2nm)
第2磁性層20(磁化自由層):Co40Fe40B20(4nm)
バイアス層40:Cu(2.4nm〜5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Cu(1nm)/Ta(2nm)/Ru(5nm)
(第4の実施例)
下地層50:Ta(1nm)/Ru(2nm)
ピニング層60:Ir22Mn78(7nm)
第2磁化固定層12:Co75Fe25(2.5nm)
磁気結合層13:Ru(0.9nm)
第1磁化固定層11:Co40Fe40B20(3nm)
中間層30:MgO(2nm)
第2磁性層20(磁化自由層):Co40Fe40B20(4nm)
バイアス層40:Cu(2.4nm〜5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(4nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Cu(1nm)/Ta(2nm)/Ru(5nm)
第3の実施例の歪検知素子100の構造は、第1の実施例のように、図3に示した歪検知素子100aの構造と同様である。バイアス層40の構造は、図4(b)に示したバイアス層40bの構造と同様である。つまり、第3の実施例のバイアス層40は、分離層43/第1バイアス磁性層41a/第1磁気結合層44a/第2バイアス磁性層41b/バイアスピニング層42の構造を有する。
図15(a)は、図9(a)〜図9(d)に示した方法で同様に解析を行い、HshiftとHkとを見積もり、Hshiftを横軸とし、Hkを縦軸としてプロットした結果の例を示す。
図15(c)は、第1の比較例について、磁界中熱処理を行う方向に磁場をかける場合を正の磁場として評価したBHループの例を表す。
図15(d)は、第3の実施例のうちのHshiftが18Oe程度である例3Aについて、磁界中熱処理を行う方向に磁場をかける場合を正の磁場として評価したBHループの例を表す。
バイアス層40から第2磁性層(磁化自由層)に加わるバイアスの方向が第1磁化固定層11の磁化11mの固着の方向と180°とすることが好ましい。
前述してきた実施形態では、バイアス層40cから第2磁性層20(磁化自由層)に加えられるバイアス方向が、第1磁化固定層11と平行もしくは反平行の場合について説明してきた。但し、バイアス方向は、第1磁化固定層11と平行・反平行に限定されるものではない。任意の方向にバイアスを加えることが可能である。
図4(d)、(e)に示すように、ピニング層60を用いないバイアス層40d、40eを含む歪検知素子においても、第1磁化固定層11とバイアス20pの方向については、任意に設定することが可能である。例えば、図17(a)に示すように、第1磁化固定層11の磁化11mの方向に対して、バイアス20pの方向を135°(もしくは225°)に設定することも可能である。このようなバイアス20pの方向の設定は、図17(b)および図17(c)に示すような磁界中アニール後に、室温付近の低い温度で異なる方向に着磁することによって可能となる。
図18に例示したように、歪検知素子100lにおいては、絶縁層が設けられる。すなわち、第1電極E1と第2電極E2との間に、互いに離間する2つの絶縁層81(絶縁部分)が設けられている。第1電極E1と第2電極E2との間に、下地層50/ピニング層60/第2磁化固定層12/磁気結合層13/第1磁化固定層11(第1磁性層10)/中間層30/第2磁性層20/バイアス層40/キャップ層70の積層体が配置される。この積層体は、第1電極E1と第2電極E2との間に配置されている。
絶縁層81には、例えば、アルミニウム酸化物(例えば、Al2O3)、または、シリコン酸化物(例えば、SiO2)などを用いることができる。絶縁層81により、積層体の周囲におけるリーク電流を抑制することができる。
図19に例示したように、歪検知素子100mにおいては、ハードバイアス層83がさらに設けられる。すなわち、第1電極E1と第2電極E2との間に、互いに離間する2つのハードバイアス層83(ハードバイアス部分)が設けられる。第1電極E1と第2電極E2との間に、下地層50/ピニング層60/第2磁化固定層12/磁気結合層13/第1磁化固定層11(第1磁性層10)/中間層30/第2磁性層20/バイアス層40/キャップ層70の積層体が配置される。ハードバイアス層83とこの積層体との間に、絶縁層81が配置される。この例では、ハードバイアス層83と第1電極E1との間に、絶縁層81が延在している。
上記のハードバイアス層83及び絶縁層81は、後述する歪検知素子のいずれにも適用できる。
図20に示す例では、第1磁化固定層11に対して第1バイアス磁性層41aのバイアス20pbの方向は反平行に設定されている。第1磁化固定層11に対するハードバイアス層83の磁界バイアス20phの方向は、135°(もしくは225°)に設定されている。
図21(a)および図21(b)は、第2の実施形態に係る歪検知素子を例示する模式図である。
図21(a)は、歪検知素子が用いられる圧力センサを例示する模式的断面図である。図21(b)は、歪検知素子の模式的斜視図である。
図22(a)〜図22(c)は、第2の実施形態に係る歪検知素子の動作を例示する模式図である。
図22(a)〜図22(c)では、下部磁性層10として第1磁化自由層を用い、上部磁性層20として第2磁化自由層を用いる場合を例にとっている。図22(a)〜図22(c)では、見易さのために、歪検知素子300の各層の中で、下部磁性層10(第1磁化自由層)と中間層30と上部磁性層20(第2磁化自由層)を示している。
図23は、第2の実施形態に用いられる歪検知素子を例示する模式的斜視図である。
図23に表したように、実施形態に用いられる歪検知素子300aは、第1電極E1と、下地層50と、下部バイアス層110と、下部磁性層10と、中間層30と、上部磁性層20と、上部バイアス層120と、キャップ層70と、第2電極E2と、を含む。第1電極E1と第2電極E2との間に、下地層50が設けられる。下地層50と第2電極E2との間に、下部バイアス層110が設けられる。下部バイアス層110と第2電極E2との間に、下部磁性層10が設けられる。下部磁性層10と第2電極E2との間に、中間層30が設けられる。中間層30と第2電極E2との間に、上部磁性層20が設けられる。上部磁性層20と第2電極E2との間に、上部バイアス層120が設けられる。上部バイアス層120と第2電極E2との間に、キャップ層70が設けられる。
下部バイアス層110には、例えば、IrMn(7nm)/Fe50Co50(3nm)/Cu(2.5nm)が用いられる。
中間層30には、例えば、MgO(2nm)が用いられる。
上部磁性層20(第2磁化自由層)には、例えば、Co40Fe40B20(4nm)が用いられる。上部バイアス層120には、例えば、Cu(2.5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)が用いられる。
キャップ層70には、例えば、Ta(2nm)/Ru(5nm)が用いられる。
図24(a)および図24(b)は、第2の実施形態のバイアス層を例示する模式的斜視図である。
図24(a)および図24(b)は、下部磁性層10(第1磁化自由層)/中間層30/上部磁性層20(第2磁化自由層)の積層体に対して設けられる下部バイアス層110および上部バイアス層120であって、中間層30と下部バイアス層110との間に下部磁性層10が設けられる下部バイアス層110、および、中間層30と上部バイアス層120との間に上部磁性層20が設けられる上部バイアス層120の構造のバリエーションの例を表す。
図24(a)に表した上部バイアス層120aは、上部分離層43bと、上部第1バイアス磁性層121a(第2バイアス磁性層)と、上部第1磁気結合層124a(第1磁気結合層)と、上部第2バイアス磁性層121b(第3バイアス磁性層)と、上部バイアスピニング層42bと、を含む。上部分離層43bと上部バイアスピニング層42bとの間に、上部第1バイアス磁性層121aが設けられる。上部第1バイアス磁性層121aと上部バイアスピニング層42bとの間に、上部第1磁気結合層124aが設けられる。上部第1磁気結合層124aと上部バイアスピニング層42bとの間に、上部第2バイアス磁性層121bが設けられる。
図24(b)に表した下部バイアス層110bは、下部バイアスピニング層42aと、下部第3バイアス磁性層111cと、下部第2磁気結合層114b(第2磁気結合層)と、下部第2バイアス磁性層111b(第4バイアス磁性層)と、下部第1磁気結合層114aと、下部第1バイアス磁性層111aと、下部分離層43aと、を含む。下部バイアスピニング層42aと下部分離層43aとの間に、下部第3バイアス磁性層111cが設けられる。下部第3バイアス磁性層111cと下部分離層43aとの間に、下部第2磁気結合層114bが設けられる。下部第2磁気結合層114bと下部分離層43aとの間に、下部第2バイアス磁性層111bが設けられる。下部第2バイアス磁性層111bと下部分離層43aとの間に、下部第1磁気結合層114aが設けられる。下部第1磁気結合層114aと下部分離層43aとの間に、下部第1バイアス磁性層111aが設けられる。
下部バイアスピニング層42aには、例えば7nmのIrMnを用いることができる。下部第3バイアス磁性層111cには、例えば、2nmのFe50Co50を用いることができる。下部第2磁気結合層114bには、例えば、0.9nmのRuを用いることができる。下部第1バイアス磁性層111aには、例えば、4nmのFe50Co50を用いることができる。下部第1磁気結合層114aには、例えば、0.9nmのRuを用いることができる。下部第1バイアス磁性層111aには、例えば、2nmのFe50Co50を用いることができる。下部分離層43aには、例えば、2.5nmのCuを用いることができる。
なお、バイアス層は、4層以上のバイアス磁性層を含んでいてもよい。
(第5の実施例)
下地層50:Ta(1nm)/Ru(2nm)
下部バイアス層110:Ir22Mn78(7nm)/Fe50Co50(3nm)/Cu(2.5nm)
下部磁性層10(第1磁化自由層):Co40Fe40B20(4nm)
中間層30:MgO(2nm)
上部磁性層20(第2磁化自由層):Co40Fe40B20(4nm)
上部バイアス層120:Cu(2.5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Ta(2nm)/Ru(5nm)
第5の実施例の歪検知素子300の構造は、図23に示す歪検知素子300aと同様である。下部バイアス層110の構造は、図24(a)に示した下部バイアス層110aと同様である。下部バイアス層110は、下部バイアスピニング層42a/下部第1バイアス磁性層111a/下部分離層43aである。上部バイアス層120の構造は、図24(a)に示した上部バイアス層120aと同様である。上部バイアス層120は、上部分離層43b/上部第1バイアス磁性層121a/上部第1磁気結合層124a/上部第2バイアス磁性層121b/上部バイアスピニング層42bである。
(比較例2)
下地層50:Ta(1nm)/Cu(15nm)
下部磁性層10(第1磁化自由層):Co40Fe40B20(4nm)
中間層30:MgO(2nm)
上部磁性層20(第2磁化自由層):Co40Fe40B20(4nm)
キャップ層70:Cu(15nm)/Ta(2nm)/Ru(5nm)
第2の比較例では、バイアス層を設けていない。
第5の実施例の積層体については、成形後、320℃1Hで6500Oeの磁界印加中でのアニールを行い、下部バイアス層110および上部バイアス層120の磁化の固着を行う。
図25(a)は、第5の実施例において、磁界中熱処理を行う方向に磁場をかけた場合を正の磁場として評価したBHループの例を表す。図25(b)は、第5の実施例において、磁界中熱処理方向と面内で垂直方向に磁場を印加して評価したBHループの例を表す。図25(c)は、第2の比較例において、磁界中熱処理を行う方向に磁場をかけた場合を正の磁場として評価したBHループの例を表す。図25(d)は、第2の比較例において、磁界中熱処理方向と面内で垂直方向に磁場を印加して評価したBHループの例を表す。
第5の実施例の積層体をフォトリソグラフィおよびミリングによって垂直通電素子に加工する。垂直通電素子の素子サイズについては、20μm×20μmとする。
図26(a)〜図26(d)に示す歪センサ特性の評価については、基板ベンディング法により行う。試作する歪検知素子300のウェーハを短冊状にカットしたウェーハを、ナイフエッジによる4点ベンディング法により歪印加を行う。短冊ウェーハを曲げるナイフエッジにロードセルを組み込んでおり、そのロードセルにて計測された荷重により、ウェーハ表面の歪検知素子300に加わる歪を計算する。歪の計算には、図10(a)〜図10(e)に関して前述した式(1)で表される一般的な2辺支持梁の理論式を用いる。 歪印加の方向については、図10(a)〜図10(e)に関して前述した通りである。
(第6の実施例)
下地層50:Ta(1nm)/Ru(2nm)
下部バイアス層110:Ir22Mn78(7nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(4nm)/Ru(0.9nm)/Fe50Co50(2nm)/Cu(2.5nm)
下部磁性層10(第1磁化自由層):Co40Fe40B20(4nm)
中間層30:MgO(2nm)
上部磁性層20(第2磁化自由層):Co40Fe40B20(4nm)
上部バイアス層120:Cu(2.5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Ta(2nm)/Ru(5nm)
第6の実施例の歪検知素子300の構造は、図23に示す歪検知素子300aと同様である。下部バイアス層110の構造は、図24(b)に示した下部バイアス層110bと同様である。下部バイアス層110は、下部バイアスピニング層42a/下部第3バイアス磁性層111c/下部第2磁気結合層114b/下部第2バイアス磁性層111b/下部第1磁気結合層114a/下部第1バイアス磁性層111a/下部分離層43aである。上部バイアス層120の構造は、図24(b)に示した上部バイアス層120bと同様である。上部バイアス層120は、上部分離層43b/上部第1バイアス磁性層121a/上部第1磁気結合層124a/上部第2バイアス磁性層121b/上部バイアスピニング層42bである。第5の実施例との違いは、第5の実施例の下部バイアス層110が単層のバイアス磁性層を含んでいるのに対して、第6の実施例では、下部バイアス層110が3層のバイアス磁性層を含んでいる。
第5の実施例と同様に、歪センサ特性を評価する。
図27(a)に表した例では、素子サイズが20μm×20μmの第6の実施例の歪検知素子300について、歪検知素子300に加わる歪を−0.8(%0)以上0.8(%0)以下の間で、0.2(%0)刻みで固定値として設定する。図27(a)は、それぞれの歪で電気抵抗の磁場依存性を測定した結果の例をそれぞれ示している。測定時の外部磁場方向は、各バイアス層の磁化の方向と面内で垂直な方向に加えている。図27(a)より、印加歪の値によりR−Hループ形状が変化していることがわかる。これは、逆磁歪効果によって、磁化自由層の面内磁気異方性が変化していることを示している。
(第7の実施例)
下地層50:Ta(1nm)/Ru(2nm)
下部バイアス層110:Ir22Mn78(7nm)/Fe50Co50(3nm)/Cu(2.5nm)
下部磁性層10(第1磁化自由層):Fe80B20(4nm)/Co40Fe40B20(0.5nm)
中間層30:MgO(2nm)
上部磁性層20(第2磁化自由層):Co40Fe40B20(0.5nm)/Fe80B20(4nm)
上部バイアス層120:Cu(2.5nm)/Fe50Co50(2nm)/Ru(0.9nm)/Fe50Co50(2nm)/IrMn(7nm)
キャップ層70:Ta(2nm)/Ru(5nm)
第7の実施例の歪検知素子300の構造は、図23に示す歪検知素子300aと同様である。下部バイアス層110の構造は、図24(a)に示した下部バイアス層110aと同様である。下部バイアス層110は、下部バイアスピニング層42a/下部第1バイアス磁性層111a/下部分離層43aである。上部バイアス層120の構造は、図24(a)に示した上部バイアス層120aと同様である。上部バイアス層120aは、上部分離層43b/上部第1バイアス磁性層121a/上部第1磁気結合層124a/上部第2バイアス磁性層121b/上部バイアスピニング層42bである。第5の実施例との違いは、第5の実施例では下部磁性層10および上部磁性層20にCo40Fe40B20(4nm)を用いているのに対して、第7の実施例では下部磁性層10および上部磁性層20に上下を反転したCo40Fe40B20(0.5nm)/Fe80B20(4nm)を用いている点である。
第5の実施例と同様に、歪センサ特性を評価する。
図28(a)に表した例では、素子サイズが20μm×20μmの第7の実施例の歪検知素子300について、歪検知素子300に加わる歪を−0.8(%0)以上0.8(%0)以下の間で、0.2(%0)刻みで固定値として設定する。図28(a)は、それぞれの歪で電気抵抗の磁場依存性を測定した結果の例をそれぞれ示している。測定時の外部磁場方向は、各バイアス層の磁化の方向と面内で垂直な方向に加えている。図28(a)より、印加歪の値によりR−Hループ形状が変化していることがわかる。これは、逆磁歪効果によって、磁化自由層の面内磁気異方性が変化していることを示している。
前述してきた実施形態では、下部バイアス層110から下部磁性層10(第1磁化自由層)に加えられるバイアス方向が、上部バイアス層120から上部磁性層20(第2磁化自由層)に加えられるバイアス方向と平行もしくは反平行の場合について説明してきた。但し、その方向は平行・反平行に限定されるものではない。任意の方向にバイアスを加えることが可能である。
また、第2の実施形態においても、第1の実施形態の図18および第1の実施形態の図19と同様に、歪検知素子の周辺の埋め込み絶縁層、ハードバイアスを用いることができる。
図31は、第3の実施形態に係る圧力センサを例示する模式的斜視図である。
図31に表したように、実施形態に係る圧力センサ200は、支持部201と、基板210と、歪検知素子100と、を含む。実施形態に係る圧力センサ200は、第1の実施形態に係る歪検知素子100の代わりに、第2の実施形態に係る歪検知素子300を含んでいてもよい。
図32(a)は、基板210を表す模式的平面図である。図32(b)および図32(c)は、図32(a)に表した領域A201の模式的拡大図である。図32(d)は、歪検知素子100が設けられた部分を拡大した模式的拡大図である。
図33(a)は、基板210を表す模式的平面図である。図33(b)および図33(c)は、図33(a)に表した領域A202の模式的拡大図である。図33(d)は、歪検知素子100が設けられた部分を拡大した模式的拡大図である。
図34(a)および図34(b)に表したように、歪検知素子100は、基板210の上に複数配置されてもよい。すなわち、図34(a)および図34(b)に表した圧力センサ200bは、第1歪検知素子部101と、第2歪検知素子部102と、第3歪検知素子部103と、第4歪検知素子部104と、を含む。第1歪検知素子部101、第2歪検知素子部102、第3歪検知素子部103および第4歪検知素子部104は、複数の歪検知素子100を含む。複数の歪検知素子100で圧力に対して同等の電気抵抗Rの変化を得ることは、後述するように、複数の歪検知素子100を直並列に接続することでSN比を増大することができる。
そのため、歪検知素子100の面積については、圧力によって変形する基板210の面積よりも十分に小さくすることができる。例えば、歪検知素子100の面積については、基板210の面積の1/5以下とすることができる。
バイアス電圧の値が1V以上であると、歪検知素子100から得られる電気信号を処理する電気回路の設計は容易になり、実用的に好ましい。
複数の歪検知素子100の少なくとも一部は、電気的に並列に接続されても良い。
図35(a)〜図35(c)は、複数の歪検知素子100の接続の例を示している。
図35(a)に表したように、複数の歪検知素子100が電気的に直列に接続される場合において、第1電極E1(例えば第2配線222)と、第2電極E2(例えば第1配線221)と、の間に歪検知素子100及びビアコンタクト230を設ける。これにより、通電方向は、一方向となる。複数の歪検知素子100に通電される電流は、下向き、または、上向きである。この接続においては、複数の歪検知素子100のそれぞれのシグナル・ノイズ特性を互いに近い特性にできる。
図36(a)〜図36(e)は、実施形態に係る圧力センサの製造方向を例示する工程順模式的断面図である。
例えば、Si基板上に、SiOx/Siの薄膜242をスパッタにより形成する。薄膜242として、SiOx単層、SiN単層、または、Alなどの金属層を用いても良い。また、薄膜242として、ポリイミドまたはパラキシリレン系ポリマーなどのフレキシブルプラスティック材料を用いても良い。SOI(Silicon On Insulator)基板を、基体241及び薄膜242として用いても良い。SOIにおいては、例えば、基板の貼り合わせによってSi基板上にSiO2/Siの積層膜が形成される。
図37(a)〜図37(c)は、実施形態に係る圧力センサを例示する模式図である。 図37(a)は、模式的斜視図であり、図37(b)及び図37(c)は、圧力センサ640を例示するブロック図である。
送信回路617は、検知部650に流れる電気信号に基づくデータを無線で送信する。送信回路617の少なくとも一部は、半導体回路部630に設けることができる。
この場合、送信回路617を有する圧力センサ640と、受信部618を有する電子機器618dと、を組み合わせて用いることができる。
固定部667は、例えば、膜部664の周縁に等間隔に設けることができる。
膜部664の周囲をすべて連続的に取り囲むように固定部667を設けることもできる。
固定部667は、例えば、基部671の材料と同じ材料から形成することができる。この場合、固定部667は、例えば、シリコンなどから形成することができる。
固定部667は、例えば、膜部664の材料と同じ材料から形成することもできる。
図38(a)、図38(b)、図39(a)、図39(b)、図40(a)、図40(b)、図41(a)、図41(b)、図42(a)、図42(b)、図43(a)、図43(b)、図44(a)、図44(b)、図45(a)、図45(b)、図46(a)、図46(b)、図47(a)、図47(b)、図48(a)、図48(b)、図49(a)及び図49(b)は、実施形態に係る圧力センサの製造方法を例示する模式図である。
以上の様にして圧力センサが形成される。
図50は、第4の実施形態に係るマイクロフォンを例示する模式的平面図である。
図50に示すように、マイクロフォン410は、前述した各実施形態に係る任意の圧力センサ(例えば、圧力センサ200)や、それらの変形に係る圧力センサを有する。以下においては、一例として、圧力センサ200を有するマイクロフォン410について例示をする。
マイクロフォン410は、圧力センサ200などを備えているので、広域の周波数に対して高感度とすることができる。
実施形態は、上記の各実施形態の圧力センサを用いた音響マイクに係る。
図51は、第5の実施形態に係る音響マイクを例示する模式的断面図である。
実施形態に係る音響マイク430は、プリント基板431と、カバー433と、圧力センサ200と、を含む。プリント基板431は、例えばアンプなどの回路を含む。カバー433には、アコースティックホール435が設けられる。音439は、アコースティックホール435を通って、カバー433の内部に進入する。
実施形態によれば、高感度な音響マイクを提供することができる。
実施形態は、上記の各実施形態の圧力センサを用いた血圧センサに係る。
図52(a)及び図52(b)は、第6の実施形態に係る血圧センサを例示する模式図である。
図52(a)は、ヒトの動脈血管の上の皮膚を例示する模式的平面図である。図52(b)は、図52(a)のH1−H2線断面図である。
本実施形態によれば、高感度な血圧センサを提供することができる。
実施形態は、上記の各実施形態の圧力センサを用いたタッチパネルに係る。
図53は、第7の実施形態に係るタッチパネルを例示する模式的平面図である。
実施形態においては、圧力センサ200が、タッチパネル450として用いられる。この圧力センサ200には、上記の各実施形態に関して説明した圧力センサのいずれか、及び、その変形が用いられる。タッチパネル450においては、圧力センサ200が、ディスプレイの内部及びディスプレイの外部の少なくともいずれかに搭載される。
例えば、制御部453は、複数の第1配線451に接続された第1配線用回路453aと、複数の第2配線452に接続された第2配線用回路453bと、第1配線用回路453aと第2配線用回路453bとに接続された制御回路455と、を含む。
Claims (24)
- 支持部と、
前記支持部に支持され変形可能な基板と、
前記基板の上に設けられた歪検知素子と、
を備え、
前記歪検知素子は、
第1磁化を有する第1層と、
第2磁化を有し前記第2磁化は前記基板の変形に応じて変化する第2層と、
前記第1層と前記第2層との間に設けられた中間層と、
第3層と、
第4層と、
第5層と、
を含み、
前記中間層と前記第3層との間に前記第2層が設けられ、
前記第4層は、前記第3層と前記第2層との間に設けられ磁性を有し、
前記第5層は、前記第4層と前記第2層との間に設けられ非磁性であり、
前記第3層は、
Ir−Mn、Pt−Mn、Pd−Pt−Mn及びRu−Rh−Mnよりなる群から選択された少なくともいずれかの第1材料、並びに、
CoPt(Coの比率は、50at.%以上85at.%以下)、(CoxPt100−x)100−yCry(xは50at.%以上85at.%以下、yは0at.%以上40at.%以下)、及び、FePt(Ptの比率は40at.%以上60at.%以下)の少なくともいずれかの第2材料、
の少なくともいずれかを含み、
前記第4層の磁化と、前記基板の外縁と前記歪検知素子の重心とを最短距離で結ぶ第1直線と、のなす第1角度が、0°以上15°以下、または75°以上105°以下である、圧力センサ。 - 支持部と、
前記支持部に支持され変形可能な基板と、
前記基板の上に設けられた歪検知素子と、
を備え、
前記歪検知素子は、
第1磁化を有する第1層と、
第2磁化を有し前記第2磁化は前記基板の変形に応じて変化する第2層と、
前記第1層と前記第2層との間に設けられた中間層と、
第3層と、
第4層と、
第5層と、
を含み、
前記中間層と前記第3層との間に前記第2層が設けられ、
前記第4層は、前記第3層と前記第2層との間に設けられ磁性を有し、
前記第5層は、前記第4層と前記第2層との間に設けられ非磁性であり、
前記第3層は、
Ir−Mn、Pt−Mn、Pd−Pt−Mn及びRu−Rh−Mnよりなる群から選択された少なくともいずれかの第1材料、並びに、
CoPt(Coの比率は、50at.%以上85at.%以下)、(CoxPt100−x)100−yCry(xは50at.%以上85at.%以下、yは0at.%以上40at.%以下)、及び、FePt(Ptの比率は40at.%以上60at.%以下)の少なくともいずれかの第2材料、
の少なくともいずれかを含み、
前記第4層の磁化と、前記基板の重心と前記歪検知素子の重心とを最短距離で結ぶ第2直線と、のなす第2角度が、0°以上15°以下、または75°以上105°以下である、圧力センサ。 - 前記第1磁化は、固定されている請求項1または2に記載の圧力センサ。
- 前記第4層は、Co、Fe及びNiよりなる群から選択された少なくともいずれかを含み、
前記第5層は、Cu、Ru、Rh、Ir、V、Cr、Nb、Mo、Ta、W、Rr、Au、Ag、Pt、Pd、Ti、Zr、及び、Hfよりなる群から選択された少なくとも1つを含む、請求項1〜3のいずれか1つに記載の圧力センサ。 - 前記歪検知素子は、
前記第3層と前記第4層との間に設けられた磁性を有する第6層と、
前記第6層と前記第4層との間に設けられた第7層と、
をさらに含み、
前記第4層の磁化と、前記第6層の磁化と、の間の相対角度は、180°である請求項1〜4のいずれか1つに記載の圧力センサ。 - 前記第5層は、銅(Cu)、金(Au)、銀(Ag)、クロム(Cr)、ルテニウム(Ru)、及び、イリジウム(Ir)よりなる群から選択された少なくとも一つの元素を含む請求項1〜5のいずれか1つに記載の圧力センサ。
- 前記第3層は、前記第2層に磁気バイアスを加え、
前記第2層における前記磁気バイアスの方向と、前記第1磁化と、の間の相対角度は、180°である請求項1〜6のいずれか1つに記載の圧力センサ。 - 前記第3層は、前記第2層に磁気バイアスを加え、
前記第2層における前記磁気バイアスの方向と、前記第1磁化と、の間の相対角度は、90°以上270°以下である請求項1〜6のいずれか1つに記載の圧力センサ。 - 前記第2層の保磁力は、10エルステッド以下である請求項1〜8のいずれか1つに記載の圧力センサ。
- 前記第1層および前記第2層の少なくともいずれかの少なくとも一部は、アモルファスである請求項1〜9のいずれか1つに記載の圧力センサ。
- 前記第1層および前記第2層の少なくともいずれかは、ホウ素を含む請求項1〜10のいずれか1つに記載の圧力センサ。
- 前記歪検知素子は、第8層をさらに含み、
前記第1層は、前記第8層と前記中間層との間に設けられ、
前記第1磁化は、前記基板の前記変形に応じて変化し、
前記第8層は、
Ir−Mn、Pt−Mn、Pd−Pt−Mn及びRu−Rh−Mnよりなる群から選択された少なくともいずれかの第3材料、並びに、
CoPt(Coの比率は、50at.%以上85at.%以下)、(CoxPt100−x)100−yCry(xは50at.%以上85at.%以下、yは0at.%以上40at.%以下)、及び、FePt(Ptの比率は40at.%以上60at.%以下)の少なくともいずれかの第4材料、
の少なくともいずれかを含む、請求項1または2に記載の圧力センサ。 - 前記歪検知素子は、
前記第8層と前記第1層との間に設けられた磁性を有する第9層と、
前記第9層と前記第1層との間に設けられた非磁性の第10層と、
をさらに含む、請求項12記載の圧力センサ。 - 前記第9層は、Co、Fe及びNiよりなる群から選択された少なくともいずれかを含み、
前記第10層は、Cu、Ru、Rh、Ir、V、Cr、Nb、Mo、Ta、W、Rr、Au、Ag、Pt、Pd、Ti、Zr、及び、Hfよりなる群から選択された少なくとも1つを含む、請求項13記載の圧力センサ。 - 前記歪検知素子は、
前記第8層と前記第9層との間に設けられた磁性を有する第11層と、
前記第11層と前記第8層との間に設けられた第12層と、
をさらに含み、
前記第9層の磁化と、前記第11層の磁化と、の間の相対角度は、180°である請求項13または14に記載の圧力センサ。 - 前記第3層が前記第2層に加える磁気バイアスの前記第2層における方向と、前記第8層が前記第1層に加える磁気バイアスの前記第1層における方向と、の間の相対角度は、180°である請求項12〜15のいずれか1つに記載の圧力センサ。
- 前記第1層の保磁力は、10エルステッド以下である、請求項12〜16のいずれか1つに記載の圧力センサ。
- 前記歪検知素子は、前記基板の上に複数設けられた請求項1〜17のいずれか1つに記載の圧力センサ。
- 前記複数の歪検知素子のうちの少なくとも2つは、電気的に直列に接続された請求項18記載の圧力センサ。
- 前記電気的に直列に接続された歪検知素子の端子間に印加される電圧は、1ボルト以上10ボルト以下である請求項19記載の圧力センサ。
- 前記電気的に直列に接続された歪検知素子の数は、6以上200以下である請求項19または20に記載の圧力センサ。
- 請求項1〜21のいずれか1つに記載の圧力センサを備えたマイクロフォン。
- 請求項1〜21のいずれか1つに記載の圧力センサを備えた血圧センサ。
- 請求項1〜21のいずれか1つに記載の圧力センサを備えたタッチパネル。
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