JP6470353B2 - 歪検知素子、センサ、マイクロフォン、血圧センサ及びタッチパネル - Google Patents

歪検知素子、センサ、マイクロフォン、血圧センサ及びタッチパネル Download PDF

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Description

本発明の実施形態は、歪検知素子、センサ、マイクロフォン、血圧センサ及びタッチパネルに関する。
ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いた圧力センサには、例えば、ピエゾ抵抗変化型と静電容量型とがある。一方、スピン技術を用いた圧力センサが提案されている。スピン技術を用いた圧力センサにおいては、歪に応じた抵抗変化が検知される。スピン技術を用いた圧力センサにおいて、高感度の圧力センサが望まれる。
特開２００７−１８０２０１号公報
本発明の実施形態は、高感度の歪検知素子、センサ、マイクロフォン、血圧センサ及びタッチパネルを提供する。
本発明の実施形態によれば、膜部と、検知部と、を含む歪検知素子が提供される。前記膜部は、膜面を有し変形可能である。前記検知部は、第１検知素子と、第２検知素子と、を含む。前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられる。前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含む。前記第４磁性層と前記膜部との間に前記第３磁性層が配置される。前記第２磁性層と前記膜部との間に前記第１磁性層が配置される。
本発明の別の実施形態によれば、膜部と、検知部と、を含む歪検知素子が提供される。膜部は、膜面を有し変形可能である。前記検知部は、第１検知素子と、第２検知素子と、を含む。前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられる。前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１磁性層から前記第２磁性層に向かう方向は、前記膜面に対して交差する第１方向に沿いう。前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含む。前記第３磁性層から前記第４磁性層に向かう方向は、前記第１方向に沿う。前記検知部は、前記第１方向に対して交差する第２方向において前記第１検知素子と並ぶ第１シールド層をさらに含む。
本発明の別の実施形態によれば、膜部と、検知部と、を含む歪検知素子が提供される。膜部は、膜面を有し変形可能である。前記検知部は、第１検知素子と、第２検知素子と、を含む。前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられる。前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１磁性層から前記第２磁性層に向かう方向は、前記膜面に対して交差する方向に沿う。前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含む。前記第３磁性層から前記第４磁性層に向かう方向は、前記膜面に対して交差する方向に沿う。前記検知部は、前記第１検知素子と前記第２検知素子との間に設けられた第２シールド層をさらに含む。前記第３磁性層と前記膜部との間に前記第４磁性層が配置され、前記第２磁性層と前記膜部との間に前記第１磁性層が配置される。
図１（ａ）〜図１（ｆ）は、第１の実施形態に係る歪検知素子を示す模式図である。 図２（ａ）〜図２（ｉ）は、実施形態に係る歪検知素子の動作を示す模式的斜視図である。 図３（ａ）〜図３（ｃ）は、実施形態に係る歪検知素子の特性を示す模式図である。 図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の歪検知素子を示す模式図である。 図５は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図６は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図７は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図８は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図９（ａ）〜図９（ｃ）は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図１０（ａ）及び図１０（ｂ）は、実施形態に係る歪検知素子を示す模式的断面図である。 図１１は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図１２（ａ）及び図１２（ｂ）は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図１３（ａ）及び図１３（ｂ）は、実施形態に係る歪検知素子の一部を示す模式図である。 図１４は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図１５（ａ）〜図１５（ｄ）は、実施形態に係る歪検知素子の一部を示す模式的斜視図である。 図１６（ａ）〜図１６（ｂ）は、実施形態に係る圧力センサを示す模式図である。 図１７（ａ）〜図１７（ｅ）は、実施形態に係る歪検知素子の一部の製造方法を示す模式的断面図である。 図１８（ａ）〜図１８（ｇ）は、実施形態に係る歪検知素子の一部の製造方法を示す模式的断面図である。 図１９（ａ）〜図１９（ｅ）は、実施形態に係る歪検知素子の製造方法を示す模式的斜視図である。 図２０（ａ）〜図２０（ｃ）は、第２の実施形態に係る圧力センサを示す模式図である。 図２１（ａ）及び図２１（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２２（ａ）及び図２２（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２３（ａ）及び図２３（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２４（ａ）及び図２４（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２５（ａ）及び図２５（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２６（ａ）及び図２６（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２７（ａ）及び図２７（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２８（ａ）及び図２８（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図２９（ａ）及び図２９（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図３０（ａ）及び図３０（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図３１（ａ）及び図３１（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図３２（ａ）及び図３２（ｂ）は、第３の実施形態に係る圧力センサの製造方法を示す模式図である。 図３３は、第３の実施形態に係る圧力センサの製造方法を示すフローチャートである。 図３４は、第４の実施形態に係るマイクロフォンを示す模式的断面図である。 図３５（ａ）及び図３５（ｂ）は、第５の実施形態に係る血圧センサを示す模式図である。 第６の実施形態に係るタッチパネルを示す模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）〜図１（ｆ）は、第１の実施形態に係る歪検知素子を例示する模式図である。
図１（ａ）は、本実施形態に係る歪検知素子を例示する模式的斜視図である。図１（ｂ）は、歪検知素子の一部を例示する模式的斜視図である。図１（ｃ）〜図１（ｆ）は、歪検知素子の一部を例示する模式的断面図である。
図１（ａ）に表したように、本実施形態に係る歪検知素子８０は、膜部７０ｄと、検知部５０と、を含む。歪検知素子８０は、例えば、圧力センサ３１０に用いられる。圧力センサ３１０は、歪検知素子８０と、支持部７０ｓと、を含む。支持部７０ｓは、膜部７０ｄを保持する。
支持部７０ｓとして、例えば、基板が用いられる。膜部７０ｄは、支持部７０ｓに支持される。膜部７０ｄは、可撓性を有する。膜部７０ｄは、例えば、ダイアフラムである。膜部７０ｄは、支持部７０ｓと一体的でも良く、別体でも良い。膜部７０ｄには、支持部７０ｓと同じ材料を用いても良く、支持部７０ｓとは異なる材料を用いても良い。支持部７０ｓとなる基板の一部を除去して、基板のうちの厚さが薄い部分が膜部７０ｄとなっても良い。
膜部７０ｄの厚さは、支持部７０ｓの厚さよりも薄い。膜部７０ｄと支持部７０ｓとに同じ材料が用いられ、これらが一体的である場合は、厚さが薄い部分が膜部７０ｄとなり、厚い部分が支持部７０ｓとなる。
支持部７０ｓが、支持部７０ｓを厚さ方向に貫通する貫通孔（例えば、空洞部７０ｈ）を有しており、貫通孔を覆うように膜部７０ｄが設けられても良い。この時、例えば、膜部７０ｄとなる材料の膜が、支持部７０ｓの貫通孔以外の部分の上にも延在している場合がある。このとき、膜部７０ｄとなる材料の膜のうちで、貫通孔と重なる部分が膜部７０ｄとなる。
膜部７０ｄは、外縁７０ｒを有する。膜部７０ｄと支持部７０ｓとに同じ材料が用いられ、これらが一体的である場合は、厚さが薄い部分の外縁７０ｒが、膜部７０ｄの外縁７０ｒとなる。支持部７０ｓが、支持部７０ｓを厚さ方向に貫通する貫通孔を有しており、貫通孔を覆うように膜部７０ｄが設けられている場合は、膜部７０ｄとなる材料の膜のうちで、貫通孔と重なる部分の外縁７０ｒが膜部７０ｄの外縁７０ｒとなる。
支持部７０ｓは、膜部７０ｄの外縁７０ｒを連続的に支持しても良く、膜部７０ｄの外縁７０ｒの一部を支持しても良い。
検知部５０は、膜部７０ｄの上に設けられる。
本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。
膜部７０ｄから検知部５０に向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
例えば、膜部７０ｄの上面（主面）は、実質的にＺ軸方向に対して垂直である。膜部７０ｄの上面は、Ｘ−Ｙ平面内に延在する。
この例では、膜部７０ｄ上には複数の検知部５０を含む。膜部７０ｄ上に設けられる検知部５０の数は、１でも良い。
圧力センサ３１０においては、第１配線６１及び第２配線６２が設けられている。第１配線６１は、検知部５０に接続される。第２配線６２は、検知部５０に接続される。第１配線６１と第２配線６２との間には、例えば、層間絶縁膜が設けられ、第１配線６１と第２配線６２とが電気的に絶縁される。第１配線６１と第２配線６２との間に電圧が印加される。この電圧が、第１配線６１及び第２配線６２を介して、検知部５０に印加される。圧力センサ３１０に圧力が加わると、膜部７０ｄが変形する。検知部５０においては、膜部７０ｄの変形に伴って電気抵抗が変化する。電気抵抗の変化を第１配線６１及び第２配線６２を介して検知することで、圧力が検知できる。
支持部７０ｓには、例えば、板状の基板を用いることができる。基板の内部には、例えば、空洞部７０ｈが設けられている。
支持部７０ｓには、例えば、シリコンなどの半導体材料、金属などの導電材料、または、絶縁性材料を用いることができる。支持部７０ｓは、例えば、酸化シリコンや窒化シリコンなどを含んでも良い。空洞部７０ｈの内部は、例えば減圧状態（真空状態）である。空洞部７０ｈの内部に、空気などの気体、または、液体が充填されていても良い。空洞部７０ｈの内部は、膜部７０ｄが撓むことができるように設計される。空洞部７０ｈの内部は外部の大気とつながっていてもよい。
空洞部７０ｈの上には、膜部７０ｄが設けられている。膜部７０ｄには、例えば、支持部７０ｓとなる基板の一部が薄く加工され部分が用いられる。膜部７０ｄの厚さ（Ｚ軸方向の長さ）は、基板の厚さ（Ｚ軸方向の長さ）よりも薄い。
膜部７０ｄに圧力が印加されると、膜部７０ｄは撓む。この圧力は、圧力センサ３１０が検知すべき圧力に対応する。印加される圧力は、音波または超音波などによる圧力も含む。音波または超音波などによる圧力を検知する場合は、圧力センサ３１０は、マイクロフォンとして機能する。
膜部７０ｄには、例えば、絶縁性材料が用いられる。膜部７０ｄは、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコンの少なくともいずれかを含む。膜部７０ｄには、例えば、シリコンなどの半導体材料を用いても良い。膜部７０ｄには、例えば、金属材料を用いても良い。
膜部７０ｄの厚さは、例えば、０．１マイクロメートル（μｍ）以上３μｍ以下である。この厚さは、０．２μｍ以上１．５μｍ以下であることが好ましい。膜部７０ｄには、例えば、厚さが０．２μｍの酸化シリコン膜と、厚さが０．４μｍのシリコン膜と、の積層体を用いても良い。
図１(ｂ)に例示したように、本実施形態に係る検知部は、第１検知素子１０ｕと、介在層２５と、第２検知素子２０ｕと、を含む。介在層２５は、第１検知素子１０ｕと第２検知素子２０ｕとの間に配置される。介在層２５は、必要に応じて設けられ、省略しても良い。
第１検知素子１０ｕは、第１磁性層１０と、中間層１５と、第２磁性層２０と、を含む。第２検知素子２０ｕは、第３磁性層３０と、中間層３５と、第４磁性層４０と、を含む。
圧力センサ３１０は、膜部７０ｄと、検知部５０と、を含む。膜部７０ｄは、変形可能である。膜部７０ｄは、膜面７０ｆｓを有する。
検知部５０は、第２検知素子２０ｕを含む。第２検知素子２０ｕは、膜面７０ｆｓに対して交差する第１方向において、膜部７０ｄと離間する。
検知部５０は、第１検知素子１０ｕを含む。第１検知素子１０ｕは、第２検知素子２０ｕと膜部７０ｄとの間に設けられる。
第１検知素子１０ｕは、膜部７０ｄの変形に応じて磁化が変化する第１磁性層１０と、第１方向において第１磁性層１０と離間する第２磁性層２０と、第２磁性層２０と第１磁性層１０との間に設けられた中間層１５と、を含む。
第２検知素子２０ｕは、膜部７０ｄの変形に応じて磁化が変化する第３磁性層３０と、第１方向において第３磁性層３０と離間する第４磁性層４０と、第４磁性層４０と第３磁性層３０との間に設けられた中間層３５と、を含む。
図１（ｃ）に示した例では、第４磁性層４０と膜部７０ｄとの間に、第３磁性層３０が配置される。そして、第２磁性層２０と膜部７０ｄとの間に、第１磁性層１０が配置される。
図１（ｄ）に示した例では、第３磁性層３０と膜部７０ｄとの間に、第４磁性層４０が配置される。そして、第１磁性層１０と膜部７０ｄとの間に、第２磁性層２０が配置される。
図１（ｅ）に示した例では、第３磁性層３０と膜部７０ｄとの間に、第４磁性層４０が配置される。そして、第２磁性層２０と膜部７０ｄとの間に、第１磁性層１０が配置される。
図１（ｆ）に示した例では、第４磁性層４０と膜部７０ｄとの間に、第３磁性層３０が配置される。そして、第１磁性層１０と膜部７０ｄとの間に、第２磁性層２０が配置される。
以下では、図１（ｂ）及び図１（ｃ）に例示した構成について説明する。以下の説明は、図１（ｄ）〜図１（ｆ）に示した例にも適用できる。
第１検知素子１０ｕと第２検知素子２０ｕは、平面（Ｘ−Ｙ平面）における位置が重なっている。第１検知素子１０ｕと第２検知素子２０ｕは、膜面垂直方向（Ｚ軸方向）において、異なる位置に配置されている。
例えば、後述するように、第４磁性層４０と第３磁性層３０との間に流れる電流が、第２磁性層２０と第１磁性層１０との間に流れる。
第１磁性層１０及び第２磁性層２０には、例えば強磁性層が用いられる。第２磁性層２０は、例えば、参照層である。第１磁性層１０は、例えば、磁化自由層である。参照層として、磁化固定層、または、磁化自由層が用いられる。例えば、第１磁性層１０の磁化の変化は、第２磁性層２０の磁化の変化よりも容易とすることができる。このようにすることで、後述するように基板に力が加わって基板が曲がった際に第１磁性層１０の磁化と第２磁性層２０の磁化の相対角度に変化を生じさせることができる。
第３磁性層３０及び第４磁性層４０には、例えば強磁性層が用いられる。第４磁性層４０は、例えば、参照層である。第３磁性層３０は、例えば、磁化自由層である。参照層として、磁化固定層、または、磁化自由層が用いられる。例えば、第３磁性層３０の磁化の変化は、第４磁性層４０の磁化の変化よりも容易とすることができる。実施形態において、後述するように、基板に力が加わって基板が変形したときに、第３磁性層３０の磁化と第４磁性層４０の磁化との相対角度に、変化を生じさせることができる。
図１(ｂ)に示した例では、検知部５０は、第１検知素子１０ｕと、第２検知素子２０ｕと、の２つの検知素子を含んでいる。実施形態において、検知素子の数は、３以上でも良い。
図１（ｂ）に表したように、検知部５０において、積層された複数の検知素子は、互いに直列に接続されている。複数の検知素子が直列に接続されている検知素子の数をＮとしたとき、得られる電気信号は、検知素子の数が１である場合のＮ倍となる。その一方で、熱ノイズ及びショットキーノイズは、Ｎ１／２倍になる。すなわち、ＳＮ比(signal-noise ratio：ＳＮＲ)は、Ｎ１／２倍になる。直列に接続される検知素子の数Ｎを増やすことで、膜部のサイズを大きくすることなく、ＳＮ比を改善することができる。
図２（ａ）〜図２（ｉ）は、実施形態に係る歪検知素子の動作を例示する模式的斜視図である。
これらの図においては、図を見やすくするために、第１検知素子１０ｕにおける第１磁性層１０と第２磁性層２０とを描いている。これらの図では、第２磁性層２０として磁化固定層を用い、第１磁性層１０として磁化自由層を用いた場合を例示している。第２検知素子２０ｕにおいて、第４磁性層４０として磁化固定層を用い、第３磁性層３０として磁化自由層を用いた場合も、第１検知素子１０ｕと同様の動作が得られる。
実施形態において、基板が外部からの力に対して撓んだ際に、検知素子に歪が発生する。検知素子は、この歪の変化を電気抵抗の変化に変換する機能を有する。
検知素子が歪センサとして機能する動作は、「逆磁歪効果」と「磁気抵抗効果」との応用に基づく。「逆磁歪効果」は、磁化自由層（この例では、第１磁性層１０）に用いられる強磁性層において得られる。「磁気抵抗効果」は、磁化自由層（第１磁性層１０）と中間層１５と磁化固定層(第２磁性層２０）とを含む積層膜において、発現する。
「逆磁歪効果」は、強磁性体の磁化が強磁性体に印加された歪によって変化する現象である。すなわち、検知素子の積層膜に外部歪が印加されると、磁化自由層の磁化方向が変化する。その結果、磁化自由層の磁化と磁化固定層の磁化との間の相対角度が変化する。この際に「磁気抵抗効果（ＭＲ効果）」により、電気抵抗の変化が引き起こされる。ＭＲ効果は、例えば、ＧＭＲ（Giant magnetoresistance）効果、または、ＴＭＲ(Tunneling magnetoresistance)効果などを含む。積層膜に電流を流すことで、磁化の向きの相対角度の変化を電気抵抗変化として読み取ることで、ＭＲ効果は発現する。例えば、積層膜に加わる歪によって、検知素子に歪が加わる。歪によって磁化自由層の磁化の向きが変化し、磁化自由層の磁化の向きと、磁化固定層の磁化の向きと、の相対角度が変化する。すなわち、逆磁歪効果によりＭＲ効果が発現する。
磁化自由層に用いられる強磁性材料が正の磁歪定数を有する場合は、磁化の方向と引張歪の方向との角度が小さくなり、磁化の方向と圧縮歪の方向との角度が大きくなるように、磁化の方向が変化する。磁化自由層に用いられる強磁性材料が負の磁歪定数を有する場合は、磁化の方向と引張歪の方向との角度が大きくなり、磁化の方向と圧縮歪の方向との角度が小さくなるように、磁化の方向が変化する。
磁化自由層と中間層１５と磁化固定層との積層膜の材料の組み合わせが正の磁気抵抗効果を有する場合は、磁化自由層と磁化固定層の相対角度が小さい場合に電気抵抗が減少する。磁化自由層と中間層１５と磁化固定層との積層膜の材料の組み合わせが負の磁気抵抗効果を有する場合は、磁化自由層と磁化固定層の相対角度が小さい場合に電気抵抗が増大する。
以下、磁化自由層と磁化固定層に用いられる強磁性材料がそれぞれ正の磁歪定数を有し、磁化自由層と中間層１５と磁化固定層との積層膜が正の磁気抵抗効果を有し、磁化自由層と磁化固定層の磁化がともに膜面内方向を向いている場合の例に関して、磁化の変化の例について説明する。
図２（ａ）〜図２（ｉ）は、検知部５０に含まれる検知素子の１つにおける動作を例示している。図２（ａ）〜図２（ｃ）は、検知素子に「垂直方向の歪」が加わる状態を例示している。「垂直方向の歪」は、積層方向（例えば第２磁性層２０から第１磁性層１０に向かう方向）に対して垂直で、磁化固定層（第２磁性層２０）の磁化の方向に対して垂直な方向の異方的な歪（以降、異方歪と呼ぶ）である。
図２（ｄ）〜図２（ｆ）は、検知素子に「平行方向の歪」が加わる状態を例示している。「平行方向の歪」は、積層方向に対して垂直で、磁化固定層の磁化の方向に対して平行な方向の異方的な歪（異方歪）である。
図２（ｇ）〜図２（ｉ）は、検知素子に「等方的な歪」が加わる状態を例示している。「等方的な歪」は、積層方向に対して垂直な面内で等方的な歪である。
図２（ｂ）、図２（ｅ）及び図２（ｈ）は、歪が加わっていない状態に対応する。図２（ａ）、図２（ｄ）及び図２（ｇ）は、引張歪ｔｓが加わった状態に対応する。図２（ｃ）、図２（ｆ）及び図２（ｉ）は、圧縮歪ｃｓが加わった状態に対応する。
図２（ａ）に例示したように、「垂直方向の歪」である引張歪ｔｓが加わった場合は、磁化自由層（第１磁性層１０）の磁化１０ｍの方向と、磁化固定層（第２磁性層２０）の磁化２０ｍの方向と、の間の角度（磁化の相対角度）が、歪が加わらない状態（図２（ｂ）の状態）よりも小さくなる。その結果、検知素子における電気抵抗が減少する。
図２（ｃ）に例示したように、「垂直方向の歪」である圧縮歪ｃｓが加わった場合は、磁化の相対角度が、歪が加わらない状態（図２（ｂ）の状態）よりも大きくなる。その結果、電気抵抗が増大する。
図２（ｄ）に例示したように、「平行方向の歪」である引張歪ｔｓが加わった場合は、磁化の相対角度が、歪が加わらない状態（図２（ｅ）の状態）よりも大きくなる。その結果、検知素子における電気抵抗が増大する。
図２（ｆ）に例示したように、「平行方向の歪」である圧縮歪ｃｓが加わった場合は、磁化の相対角度が、歪が加わらない状態（図２（ｅ）の状態）よりも小さくなる。その結果、検知素子における電気抵抗が減少する。
「平行方向の歪」における磁化の相対角度の歪に対する増減の関係は、「垂直方向の歪」におけるその関係とは、逆になる。「平行方向の歪」と、「垂直方向の歪」と、で、歪の極性に対する電気抵抗の変化が、逆極性になる。
図２（ｇ）〜図２（ｉ）に例示したように、「等方的な歪」が加わる場合には、磁化自由層（第１磁性層１０）の磁化１０ｍの方向は変化しない。このため、引張歪ｔｓ及び圧縮歪ｃｓの両極性の歪において、電気抵抗は、変化しない。
このように、検知素子においては、加わる歪の向きによって、得られる電気抵抗の変化が、異なる。
図１（ａ）及び図１（ｂ）に例示するように、複数の検知素子が積層された検知部５０において、例えば、複数の検知素子のそれぞれの層に同じ材料を用いる場合は、複数の検知素子のそれぞれは、同様に動作する。例えば、複数の検知素子のそれぞれに生じる電気信号の極性などは、同じである。
図３（ａ）〜図３（ｃ）は、実施形態に係る歪検知素子の特性を例示する模式図である。
図３（ａ）は、膜部７０ｄの模式的斜視図である。図３（ｂ）は、圧力センサの特性を例示するグラフ図である。図３（ｃ）は、圧力センサの特性を例示する模式図である。
図３（ｂ）及び図３（ｃ）は、膜部７０ｄに圧力を加えた場合に膜部７０ｄの表面に生じる歪を例示している。
図３（ｂ）及び図３（ｃ）は、圧力センサ３１０の特性のシミュレーション結果を例示している。図３（ｂ）は、圧力が加わった膜部７０ｄにおいて生じる歪εを例示している。図３（ｂ）における縦軸は、歪ε（無単位）である。図３（ｂ）の横軸は、中心からの距離を半径で規格化した値ｒＸ／ｒである。これらの図においては、引張歪において、歪εは正であり、圧縮歪において、歪εは負である。これらの図には、半径方向の歪である第１歪εｒと、周方向の歪である第２歪εθと、それらの差（異方歪Δεｒ−θ）と、が示されている。異方歪Δεｒ−θは、第１歪εｒと第２歪εθとの差である。異方歪Δεが、検知素子の磁化自由層の磁化の方向の変化に寄与する。
図３（ｃ）は、膜部７０ｄに生じる異方歪ΔεＸ−ＹのＸ−Ｙ面内分布を例示している。
図３（ａ）に表したように、この例では、膜部７０ｄの平面形状は、円形である。この例では、膜部７０ｄの直径は、５００μｍである。膜部７０ｄの厚さＬｔは、２μｍである。
この例では、膜部７０ｄの外縁７０ｒを完全拘束の固定端としている。この例では、有限要素法解析によって、膜部７０ｄの表面（膜面７０ｆｓ）に生じる歪εの解析が行われる。有限要素法で分割した各要素において、フックの法則を適用して解析が行われている。
シミュレーションにおいて、膜部７０ｄの材料は、シリコンが想定されている。膜部７０ｄのヤング率は１６５ＧＰａであり、ポアソン比は、０．２２である。シミュレーションにおいては、膜部７０ｄの裏面から、１３．３３ｋＰａの均一な圧力が加えられたときの、膜部７０ｄの表面の歪εが求められる。有限要素法においては、Ｘ−Ｙ平面において、平面メッシュサイズは５μｍとされ、厚み方向のメッシュサイズは、２μｍある。
図３（ｂ）に示したように、膜部７０ｄの中心付近においては、第１歪εｒ及び第２歪εθは、引張歪である。中心付近では、膜部７０ｄは凸状に撓んでいる。膜部７０ｄの外縁７０ｒ付近では、第１歪εｒ及び第２歪εθは、圧縮歪である。外縁７０ｒ付近では、膜部７０ｄは凹状に撓んでいる。中心付近において、異方歪Δεｒ−θはゼロであり、等方歪となっている。外縁７０ｒ付近では、異方歪Δεｒ−θは圧縮の値を示しており、外縁７０ｒ直近で最も大きい異方歪が得られる。円形の膜部７０ｄでは、異方歪Δεｒ−θが、中心を通る放射線方向において、同様に得られる。本実施形態において、検知素子は、異方歪が得られる膜部７０ｄの外縁７０ｒ付近に配置されることが望ましい。
図３(ｂ)においては、極座標系で、異方歪Δεｒ−θを表している。図３（ｃ）は、極座標系の異方歪Δεｒ−θをデカルト座標系での異方歪ΔεＸ−Ｙに変換している。図３（ｃ）には、膜部７０ｄの全面において解析した結果が例示されている。
外縁７０ｒ直近において、異方歪ΔεＸ−Ｙの値（絶対値）は最も大きくなる。
図３（ｃ）に示したコンター図において、例えば、「１０％」の文字で示されている線は、外縁７０ｒ直近の最も大きい異方歪ΔεＸ−Ｙの値から、１０％減少した異方歪ΔεＸ−Ｙの値が得られる位置を示している。すなわち、「１０％」の文字で示されている線は、外縁７０ｒ直近の最も大きい異方歪ΔεＸ−Ｙの値の９０％の異方歪ΔεＸ−Ｙが得られる位置を示す。図３（ｃ）に示した図において、「９０％」の文字で示されている線は、外縁７０ｒ直近の最も大きい異方歪ΔεＸ−Ｙの値から９０％減少した異方歪ΔεＸ−Ｙの値が得られる位置を示している。すなわち、「９０％」の文字で示されている線は、外縁７０ｒ直近の最も大きい異方歪ΔεＸ−Ｙの値の１０％の異方歪ΔεＸ−Ｙが得られる位置を示す。「２０％」〜「８０％」の文字で示された線も、同様である。
図３（ｃ）から分かるように、同様の異方歪ΔεＸ−Ｙは、限られた領域で得られる。
例えば、検知素子が膜部７０ｄの外縁７０ｒ上に配置される。ピン層の磁化方向は、後述するとおり、磁界中アニール方向に揃うため、同一方向をむく。検知素子を外縁７０ｒに配置して、同様な圧力に対する電気抵抗変化（例えば極性など）を得ようとする場合、図３（ｃ）に示すように同様の異方歪ΔεＸ−Ｙが得られる領域に配置する。同様の圧力に対する電気抵抗変化が得られる複数の検知素子の数は、図３（ｃ）に示すような同様な異方歪が得られる平面領域の面積によって制約される。
例えば、膜部７０ｄの面積を大きくすれば、面積に比例して、同様な異方歪が得られる平面の領域の面積は広くなる。しかしながら、同一ウェーハ上で得られる圧力センサ素子の数が減る。製造スループットの観点や、マイク応用の場合において膜部７０ｄの面積が増えることによる周波数特性の劣化などの問題が生じる。従って、膜部７０ｄの面積を過度に大きくすることは好ましくない。
一方、検知素子の素子寸法を小さくすれば、同様な異方歪が得られる平面領域に、より多くの検知素子を配置することができる。しかしながら、検知素子の寸法を過度に小さくすることは、加工精度の問題が生じる。さらに、検知素子の寸法を小さくすると、磁性層の反磁界の影響が大きくなり、歪に対する磁化回転の動作に悪影響が生じる可能性がある。
このように、検知素子を膜部７０ｄ上に配置する場合、膜部７０ｄの面積、検知素子の寸法、および、膜部７０ｄ上に発生する異方歪発生領域の面積など、平面上の寸法の制約の観点から検知素子の数には、制約がある。
本実施形態に係る検知部５０では、複数の検知素子が膜面垂直方向の異なる位置に配置される。これにより、平面上に配置される検知素子の数の制約が緩和される。これにより、膜部７０ｄ上の限られた同様な異方歪の発生領域に配置される検知素子の数を十分に高めることが可能となる。
図２（ａ）〜図２（ｉ）に示したようなピン層(例えば、第２磁性層２０）を含む検知素子では、複数の検知素子が積層方向にスタックされた検知部５０を用いるメリットが特に大きい。図２（ａ）〜図２（ｉ）に示したとおり、ピン層を用いた検知素子では、ピン層に加わる歪の方向に依存して得られる出力が異なる。よって、同様の歪に対する電気抵抗変化（例えば、極性など）が得られる複数の検知素子を配置する場合において、膜部７０ｄ上で同様の異方歪が生ずる領域に、検知部５０を配置する。この時、平面内の素子配置可能位置の制約が大きい。ピン層を含む検知素子では、実施形態に係る検知部５０のように、平面内の素子配置可能領域により多くの検知素子を配置するために、複数の検知素子を膜面垂直方向に積層した形態を用いるメリットが大きい。
後述するようなピン層を有していない検知素子の場合でも、複数の検知素子が積層方向にスタックされた検知部５０を用いるメリットを、享受することができる。
図１（ｂ）に表したように、検知部５０において、積層された複数の検知素子は、直列に接続されている。複数の検知素子が直列に接続されている検知素子の数をＮとしたとき、得られる電気信号は、検知素子の数が１である場合のＮ倍となる。その一方で、熱ノイズ及びショットキーノイズは、Ｎ１／２倍になる。すなわち、ＳＮ比(signal-noise ratio：ＳＮＲ)は、Ｎ１／２倍になる。直列に接続する検知素子の数Ｎを増やすことで、膜部のサイズを大きくすることなく、ＳＮ比を改善することができる。積層方向に複数の検知素子を配置することによって、図３（ｃ）に示す膜部７０ｄ上の限られた領域に発生する異方歪領域に配置する検知素子の数の制約を緩和することができ、検知素子の数を増やすことができる。その結果、ＳＮ比を向上することが可能となる。すなわち、高感度の歪検知素子及び高感度の圧力センサが提供できる。
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の歪検知素子を例示する模式図である。
図４（ａ）は、圧力センサの一部を例示する模式的斜視図である。図４（ａ）は、検知部５０の斜視図である。図４（ｂ）は、圧力センサの一部を例示する平面図である。図４（ｂ）は、検知部５０の平面図である。
図４（ａ）に示すとおり、第１検知素子１０ｕと第２検知素子２０ｕとは、膜面垂直方向で、異なる位置に、積層されて配置される。図４（ａ）では、第１検知素子１０ｕと第２検知素子２０ｕとは、介在層２５を介して電気的に直列に接続されている。
第１検知素子１０ｕの平面位置と第２検知素子２０ｕの平面位置と、は、図４（ａ）及び図４（ｂ）に示すように、重なる部分があればズレが生じていても良い。
以下、実施形態に係る歪検知素子及び圧力センサに用いられる検知部５０の例について説明する。
以下において、「材料Ａ／材料Ｂ」の記載は、材料Ａの層の上に、材料Ｂの層が設けられている状態を示す。
図５は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図５は、検知部５０を例示している。図５に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、上部電極６０ａと、を含む。第１検知素子１０ｕは、下地層１０５と、ピニング層１１０ａと、第２ピン層１１０ｂと、磁気結合層１１０ｃと、第１ピン層１１０ｄと、中間層１１５と、フリー層１２０（磁化自由層）と、キャップ層１００（または介在層１００ｂ）と、を含む。第２検知素子２０ｕは、下地層１０５と、ピニング層１１０ａと、第２ピン層１１０ｂと、磁気結合層１１０ｃと、第１ピン層１１０ｄと、中間層１１５と、フリー層１２０と、キャップ層１００と、を含む。図５では、第１検知素子１０ｕと第２検知素子２０ｕとは、それぞれシンセティック型ピン層を有するボトム型のスピンバルブ構造を含む。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料には、同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料は、互いに異なっても良い。
例えば、上部電極６０ａ及び下部電極６０ｂのいずれか一方が、第１電極である。上部電極６０ａ及び下部電極６０ｂのいずれか他方が、第２電極である。上部電極６０ａと下部電極６０ｂの間に電圧を印加することによって、第１検知素子１０ｕと、第２検知素子２０ｕに対して、膜面垂直方向の電流が通電される。
図５に示した例において、第１検知素子１０ｕにおいて、第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０が設けられている。第１検知素子１０ｕにおける第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０は、図１（ｄ）に示した例の第２磁性層２０、第１中間層１５、および、第１磁性層１０にそれぞれ対応している。第２検知素子２０ｕにおいて、第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０が設けられている。第２検知素子２０ｕにおける第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０は、図１（ｄ）に示した例の第４磁性層４０、第２中間層３５、および、第３磁性層３０にそれぞれ対応している。
第１検知素子１０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。第２磁化固定層（第２ピン層１１０ｂ）には、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第１磁化固定層（第１ピン層１１０ｄ）には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。磁化自由層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。介在層１００ｂには、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、１ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
第２検知素子２０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。第２磁化固定層１１０ｂには、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第１磁化固定層には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。磁化自由層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。キャップ層１００には、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、１ｎｍである。このＲｕ層の厚さは、例えば、１５ｎｍである。
下部電極６０ｂ及び上部電極６０ａには、例えば、アルミニウム（Ａｌ）、アルミニウム銅合金（Ａｌ−Ｃｕ）、銅（Ｃｕ）、銀（Ａｇ）、及び、金（Ａｕ）の少なくともいずれかが用いられる。下部電極６０ｂ及び上部電極６０ａとして、このような電気抵抗が比較的小さい材料を用いることで、検知素子に効率的に電流を流すことができる。下部電極６０ｂには、非磁性材料を用いることができる。
下部電極６０ｂにおいて、下部電極用の下地層（図示せず）と、キャップ層（図示せず）と、の間に設けられた、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ、及び、Ａｕの少なくともいずれかの層を設けても良い。例えば、下部電極６０ｂには、タンタル（Ｔａ）／銅（Ｃｕ）／タンタル（Ｔａ）などが用いられる。下部電極用の下地層としてＴａを用いることで、例えば、膜部７０ｄと下部電極との密着性が向上する。下部電極用の下地層として、チタン（Ｔｉ）、または、窒化チタン（ＴｉＮ）などを用いても良い。
下部電極６０ｂのキャップ層としてＴａを用いることで、そのキャップ層の下の銅（Ｃｕ）などの酸化を防ぐことができる。下部電極用のキャップ層として、チタン（Ｔｉ）、または、窒化チタン（ＴｉＮ）などを用いても良い。
第１検知素子１０ｕの下地層１０５には、バッファ層（図示せず）とシード層（図示せず）との積層構造を用いることができる。このバッファ層は、例えば、下部電極６０ｂや膜部７０ｄの表面の荒れを緩和し、バッファ層の上に積層される層の結晶性を改善する。バッファ層として、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びクロム（Ｃｒ）のうち、少なくともいずれかが用いられる。バッファ層として、これらの材料のうち、少なくとも１つの材料を含む合金を用いても良い。
バッファ層の厚さは、１ｎｍ以上１０ｎｍ以下が好ましい。バッファ層の厚さは、１ｎｍ以上５ｎｍ以下がより好ましい。バッファ層の厚さが薄すぎると、バッファ効果が失われる。バッファ層の厚さが厚すぎると、検知素子の厚さが過度に厚くなる。バッファ層の上にシード層が形成され、そのシード層がバッファ効果を有する。バッファ層は省略しても良い。バッファ層には、例えば、３ｎｍの厚さのＴａ層が用いられる。
図示しないシード層は、シード層の上に積層される層の結晶配向を制御する。シード層は、シード層の上に積層される層の結晶粒径を制御する。シード層として、ｆｃｃ構造（face-centered cubic structure：面心立方格子構造）、ｈｃｐ構造（hexagonal close-packed structure：六方最密格子構造）またはｂｃｃ構造（body-centered cubic structure：体心立方格子構造）の金属等が用いられる。
シード層として、例えば、ｈｃｐ構造のルテニウム（Ｒｕ）、ｆｃｃ構造のＮｉＦｅ、またはｆｃｃ構造のＣｕを用いることにより、シード層の上のスピンバルブ膜の結晶配向をｆｃｃ（１１１）配向にすることができる。シード層には、例えば、２ｎｍの厚さのＣｕ層、または、２ｎｍの厚さのＲｕ層が用いられる。シード層の上に形成される層の結晶配向性を高める場合には、シード層の厚さは、１ｎｍ以上５ｎｍ以下が好ましい。シード層の厚さは、１ｎｍ以上３ｎｍ以下がより好ましい。これにより、結晶配向を向上させるシード層としての機能が十分に発揮される。一方、例えば、シード層は省略しても良い。
第１検知素子１０ｕのピニング層１１０ａは、例えば、ピニング層の上に形成される第２ピン層１１０ｂの強磁性層に、一方向異方性（unidirectional anisotropy）を付与して磁化を固定する。ピニング層１１０ａには、例えば、反強磁性層が用いられる。ピニング層１１０ａには、例えば、ＩｒＭｎ、ＰｔＭｎ、ＰｄＰｔＭｎ及びＲｕＲｈＭｎのうち、少なくともいずれかが用いられる。十分な強さの一方向異方性を付与するために、ピニング層１１０ａの厚さを適切に設定する。
ピニング層１１０ａとしてＰｔＭｎまたはＰｄＰｔＭｎを用いる場合には、ピニング層１１０ａの厚さは、８ｎｍ以上２０ｎｍ以下が好ましい。ピニング層１１０ａの厚さは、１０ｎｍ以上１５ｎｍ以下がより好ましい。ピニング層１１０ａとしてＩｒＭｎを用いる場合には、ＰｔＭｎを用いる場合よりも、薄いピニング層で、一方向異方性を付与することができる。この場合には、ピニング層１１０ａの厚さは、４ｎｍ以上１８ｎｍ以下が好ましい。ピニング層１１０ａの厚さは、５ｎｍ以上１５ｎｍ以下がより好ましい。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒ２２Ｍｎ７８層が用いられる。
ピニング層１１０ａとして、ハード磁性層を用いても良い。ハード磁性層として、例えば、ＣｏＰｔ（Ｃｏの比率は、５０ａｔ．％（原子パーセント）以上８５ａｔ．％以下）、（ＣｏｘＰｔ１００−ｘ）１００−ｙＣｒｙ（ｘは５０ａｔ．％以上８５ａｔ．％以下、ｙは０ａｔ．％以上４０ａｔ．％以下）、または、ＦｅＰｔ（Ｐｔの比率は４０ａｔ．％以上６０ａｔ．％以下）などを用いても良い。
第２ピン層１１０ｂには、例えば、ＣｏｘＦｅ１００−ｘ合金（ｘは０ａｔ．％以上１００ａｔ．％以下）、ＮｉｘＦｅ１００−ｘ合金（ｘは０ａｔ．％以上１００ａｔ．％以下）、または、これらに非磁性元素を添加した材料が用いられる。第２ピン層１１０ｂとして、例えば、Ｃｏ、Ｆｅ及びＮｉのうち、少なくともいずれかが用いられる。第２ピン層１１０ｂとして、これらの材料のうち、少なくとも１つの材料を含む合金を用いても良い。第２ピン層１１０ｂとして、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金（ｘは０ａｔ．％以上１００ａｔ．％以下、ｙは０ａｔ．％以上３０ａｔ．％以下）を用いることもできる。第２ピン層１１０ｂとして、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いることで、検知素子のサイズが小さい場合にも検知素子間のばらつきを抑えることができる。
第２ピン層１１０ｂの厚さは、例えば、１．５ｎｍ以上５ｎｍ以下が好ましい。これにより、例えば、ピニング層１１０ａによる一方向異方性磁界の強度をより強くすることができる。例えば、第２磁化固定層の上に形成される磁気結合層１１０ｃを介して、第２ピン層１１０ｂと第１ピン層１１０ｄとの間の反強磁性結合磁界の強度をより強くすることができる。第２ピン層１１０ｂの磁気膜厚（飽和磁化Ｂｓと厚さｔとの積（Ｂｓ・ｔ））は、第１ピン層１１０ｄの磁気膜厚と実質的に等しいことが好ましい。
薄膜でのＣｏ４０Ｆｅ４０Ｂ２０の飽和磁化は、約１．９Ｔ（テスラ）である。例えば、第１ピン層１１０ｄとして、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層を用いる場合には、第１ピン層１１０ｄの磁気膜厚は、１．９Ｔ×３ｎｍであり、５．７Ｔｎｍとなる。一方、Ｃｏ７５Ｆｅ２５の飽和磁化は、約２．１Ｔである。上記と等しい磁気膜厚が得られる第２ピン層１１０ｂの厚さは、５．７Ｔｎｍ／２．１Ｔであり、２．７ｎｍとなる。この場合、第２ピン層１１０ｂには、約２．７ｎｍの厚さのＣｏ７５Ｆｅ２５を用いることが好ましい。第２ピン層１１０ｂとして、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。
第１検知素子１０ｕおよび第２検知素子２０ｕにおいては、第２磁化固定層と磁気結合層１１０ｃと第１磁化固定層とのシンセティックピン構造が用いられている。第１検知素子１０ｕおよび第２検知素子２０ｕにおいて、１層の磁化固定層からなるシングルピン構造を用いても良い。シングルピン構造を用いる場合には、磁化固定層として、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。シングルピン構造の磁化固定層に用いる強磁性層として、上述した第１磁化固定層の材料と同じ材料を用いても良い。
磁気結合層１１０ｃは、第２磁化固定層と第１磁化固定層との間に反強磁性結合を生じさせる。磁気結合層１１０ｃは、シンセティックピン構造を形成する。磁気結合層１１０ｃとして、例えば、Ｒｕが用いられる。磁気結合層１１０ｃの厚さは、０．８ｎｍ以上１ｎｍ以下であることが好ましい。第２磁化固定層と第１磁化固定層との間に十分な反強磁性結合を生じさせる材料であれば、磁気結合層としてＲｕ以外の材料を用いても良い。磁気結合層１１０ｃの厚さは、０．８ｎｍ以上１ｎｍ以下の厚さに設定することができる。この厚さは、ＲＫＫＹ（Ｒｕｄｅｒｍａｎ−Ｋｉｔｔｅｌ−Ｋａｓｕｙａ−Ｙｏｓｈｉｄａ）結合のセカンドピーク（２ｎｄピーク）に対応する。さらに、磁気結合層１１０ｃの厚さは、０．３ｎｍ以上０．６ｎｍ以下の厚さに設定しても良い。この厚さは、ＲＫＫＹ結合のファーストピーク（１ｓｔピーク）に対応する。磁気結合層１１０ｃとして、例えば、０．９ｎｍの厚さのＲｕが用いられる。これにより、高信頼性の結合がより安定して得られる。
第１磁化固定層に用いられる磁性層は、ＭＲ効果に直接的に寄与する。第１磁化固定層として、例えば、Ｃｏ−Ｆｅ−Ｂ合金が用いられる。具体的には、第１磁化固定層として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金（ｘは０ａｔ．％以上１００ａｔ．％以下、ｙは０ａｔ．％以上３０ａｔ．％以下）を用いることもできる。第１磁化固定層として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いた場合には、例えば、検知素子のサイズが小さい場合においても、結晶粒に起因した素子間のばらつきを抑えることができる。
第１磁化固定層の上に形成される層（例えばトンネル絶縁層（図示せず））を平坦化することができる。トンネル絶縁層の平坦化により、トンネル絶縁層の欠陥密度を減らすことができる。これにより、より低い面積抵抗でより大きいＭＲ変化率が得られる。例えば、トンネル絶縁層の材料としてＭｇＯを用いる場合には、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いることで、トンネル絶縁層の上に形成されるＭｇＯ層の（１００）配向性を強めることができる。ＭｇＯ層の（１００）配向性をより高くすることで、より大きいＭＲ変化率が得られる。（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金は、アニール時にＭｇＯ層の（１００）面をテンプレートとして結晶化する。このため、ＭｇＯと（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金との良好な結晶整合が得られる。良好な結晶整合を得ることで、より大きいＭＲ変化率が得られる。
第１磁化固定層として、Ｃｏ−Ｆｅ−Ｂ合金以外に、例えば、Ｆｅ−Ｃｏ合金を用いても良い。
第１磁化固定層がより厚いと、より大きなＭＲ変化率が得られる。より大きな固定磁界を得るためには、第１磁化固定層は薄いほうが好ましい。ＭＲ変化率と固定磁界との間には、第１磁化固定層の厚さにおいてトレードオフの関係が存在する。第１磁化固定層としてＣｏ−Ｆｅ−Ｂ合金を用いる場合には、第１磁化固定層の厚さは、１．５ｎｍ以上５ｎｍ以下が好ましい。第１磁化固定層の厚さは、２．０ｎｍ以上４ｎｍ以下がより好ましい。
第１磁化固定層には、上述した材料の他に、ｆｃｃ構造のＣｏ９０Ｆｅ１０合金、または、ｈｃｐ構造のＣｏ、または、ｈｃｐ構造のＣｏ合金が用いられる。第１磁化固定層として、Ｃｏ、Ｆｅ及びＮｉのうち、少なくとも１つが用いられる。第１磁化固定層として、これらの材料のうち、少なくとも１つの材料を含む合金が用いられる。第１磁化固定層として、例えば、ｂｃｃ構造のＦｅＣｏ合金材料、５０ａｔ．％以上のコバルト組成を含むＣｏ合金、または、５０ａｔ．％以上のＮｉ組成の材料を用いることで、より大きなＭＲ変化率が得られる。第１磁化固定層として、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＦｅＡｌ、Ｃｏ２ＭｎＧａ０．５Ｇｅ０．５、及び、Ｃｏ２ＦｅＧａ０．５Ｇｅ０．５などのホイスラー磁性合金層を用いることもできる。例えば、第１磁化固定層として、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。
この例では、第２ピン層１１０ｂ、磁気結合層１１０ｃ、第１ピン層１１０ｄからなるシンセティックピン構造が用いされている。シングルピン構造が用いられても良い。シングルピン構造を用いる場合、そのピン層の材料はシンセティックピン層の第１ピン層１１０ｄと同じ材料を用いることができる。
中間層１１５は、第１磁化自由層と第２磁化自由層との磁気的な結合を分断する。中間層１１５には、金属または絶縁体または半導体が用いられる。この金属としては、例えば、Ｃｕ、ＡｕまたはＡｇ等が用いられる。中間層１１５として金属を用いる場合、中間層１１５の厚さは、例えば、１ｎｍ以上７ｎｍ以下程度である。この絶縁体または半導体としては、例えば、マグネシウム酸化物（ＭｇＯ等）、アルミ酸化物（Ａｌ２Ｏ３等）、チタン酸化物（ＴｉＯ等）、亜鉛酸化物（ＺｎＯ等）、または酸化ガリウム（Ｇａ−Ｏ）などが用いられる。中間層１１５として絶縁体または半導体を用いる場合は、中間層１１５の厚さは、例えば０．６ｎｍ以上２．５ｎｍ以下程度である。中間層１１５として、例えば、ＣＣＰ（Ｃｕｒｒｅｎｔ−Ｃｏｎｆｉｎｅｄ−Ｐａｔｈ）スペーサ層を用いても良い。スペーサ層としてＣＣＰスペーサ層を用いる場合には、例えば、酸化アルミニウム（Ａｌ２Ｏ３）の絶縁層中に銅（Ｃｕ）メタルパスが形成された構造が用いられる。例えば、中間層１１５として、１．５ｎｍの厚さのＭｇＯ層が用いられる。
磁化自由層には、強磁性体材料が用いられる。磁化自由層には、例えば、Ｆｅ、Ｃｏ、Ｎｉを含む強磁性体材料を用いることができる。磁化自由層の材料として、例えばＦｅＣｏ合金、ＮｉＦｅ合金等が用いられる。さらに、磁化自由層には、Ｃｏ−Ｆｅ−Ｂ合金、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、Ｆｅ−Ｇａ合金、Ｆｅ−Ｃｏ−Ｇａ合金、Ｔｂ−Ｍ−Ｆｅ合金、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金、Ｎｉ、Ｆｅ−Ａｌ、または、フェライト等が用いられる。前述したＴｂ−Ｍ−Ｆｅ合金において、Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ及びＥｒよりなる群から選択された少なくとも１つである。前述したＴｂ−Ｍ１−Ｆｅ−Ｍ２合金において、Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ及びＥｒよりなる群から選択された少なくとも１つである。Ｍ２は、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｃｕ、Ｎｂ、Ｍｏ、Ｗ及びＴａよりなる群から選択された少なくとも１つである。前述したＦｅ−Ｍ３−Ｍ４−Ｂ合金において、Ｍ３は、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｃｕ、Ｎｂ、Ｍｏ、Ｗ及びＴａよりなる群から選択された少なくとも１つである。Ｍ４は、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｔｂ、Ｄｙ及びＥｒよりなる群から選択された少なくとも１つである。前述したフェライトとしては、Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）などが挙げられる。これらの材料においては、λｓ（磁歪定数）が大きい。磁化自由層の厚さは、例えば２ｎｍ以上である。
磁化自由層にホウ素を含むアモルファス構造の強磁性材料を用いることで、高いゲージファクターを実現することができる。例えば、Ｃｏ−Ｆｅ−Ｂ合金、Ｆｅ−Ｂ合金、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金などを用いることができる。磁化自由層には、Ｆｅ、Ｃｏ、Ｎｉから選択される少なくとも一つの元素とホウ素（Ｂ）を含む合金を用いることができる。例えば、４ｎｍのＣｏ４０Ｆｅ４０Ｂ２０を用いることができる。
磁化自由層は、多層構造を有しても良い。磁化自由層は、例えば、２層構造を有しても良い。中間層１１５としてＭｇＯのトンネル絶縁層を用いる場合には、中間層１１５に接する界面には、Ｃｏ−Ｆｅ−Ｂ合金の層を設けることが好ましい。これにより、高い磁気抵抗効果が得られる。この場合、中間層１１５に接する側にはＣｏ−Ｆｅ−Ｂ合金の層を設け、その反対側にはＦｅ−Ｃｏ−Ｓｉ−Ｂ合金を用い、例えば、Ｃｏ−Ｆｅ−Ｂ／Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金を用いることができる。このＣｏ４０Ｆｅ４０Ｂ２０の厚さは、例えば、２ｎｍである。このＦｅ−Ｃｏ−Ｓｉ−Ｂの厚さは、例えば、４ｎｍである。
キャップ層１００は、キャップ層１００の下に設けられる層を保護する。キャップ層１００には、例えば、複数の金属層が用いられる。キャップ層１００には、例えば、Ｔａ層とＲｕ層との２層構造（Ｔａ／Ｒｕ）が用いられる。このＴａ層の厚さは、例えば１ｎｍであり、このＲｕ層の厚さは、例えば５ｎｍである。キャップ層１００として、Ｔａ層やＲｕ層の代わりに他の金属層を設けても良い。キャップ層１００の構成は、任意である。例えば、非磁性材料を用いることができる。キャップ層１００の下に設けられる層を保護可能なものであれば、キャップ層１００として、他の材料を用いても良い。上部に第２検知素子２０ｕが連続して形成される第１検知素子１０ｕの場合、キャップ層１００は第１検知素子１０ｕと第２検知素子２０ｕの距離を調整する介在層１００ｂとして存在する。第１検知素子１０ｕのキャップ層１００（介在層１００ｂ）は、省略しても良い。
介在層１００ｂは、例えば、第１検知素子１０ｕと、第２検知素子２０ｕと、を磁気的に分断する。前述した上部電極６０ａと下部電極６０ｂを用いて、第１検知素子１０ｕと第２検知素子２０ｕとに膜面垂直方向に通電する場合には、介在層１００ｂは、第１検知素子１０ｕと第２検知素子２０ｕとを電気的に接続する。介在層１００ｂとして、例えば、複数の金属層を用いても良い。介在層１００ｂには、例えば、Ｔａ層とＲｕ層との２層構造（Ｔａ／Ｒｕ）が用いられる。このＴａ層の厚さは、例えば１ｎｍであり、このＲｕ層の厚さは、例えば５ｎｍである。介在層１００ｂとして、Ｔａ層やＲｕ層の代わりに他の金属層を設けても良い。介在層１００ｂの構成は、任意である。例えば、介在層１００ｂとして、非磁性材料を用いることができる。また、後述するシールド層９２ｂを設ける場合、介在層１００ｂは、シールド層９２ｂと見なしても良い。介在層１００ｂは、省略しても良い。
図５では、例えば、第１電極及び第２電極をそれぞれ上部電極６０ａ及び下部電極６０ｂとして、第１検知素子１０ｕと第２検知素子２０ｕとに対して、膜面垂直方向の電流が通電される。実施形態において、第１電極と第２電極とを検知素子の膜面内方向に配置して、第１検知素子１０ｕと第２検知素子２０ｕとに対して、膜面内方向の電流が通電されるようにしてもよい。後述する検知素子のいずれにおいても、膜面内方向の電流が通電されるようにしてもよい。
図６は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図６は、検知部５０を例示している。図６に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、第３検知素子３０ｕと、上部電極６０ａと、を含む。この例では、積載される検知素子の数が３である。このように、実施形態において、積層される検知素子の数は３以上でも良い。第１検知素子１０ｕは、下地層１０５と、ピニング層１１０ａと、第２ピン層１１０ｂと、磁気結合層１１０ｃと、第１ピン層１１０ｄと、中間層１１５と、フリー層１２０と、キャップ層１００（または介在層１００ｂ）と、を含む。第２検知素子２０ｕは、下地層１０５と、ピニング層１１０ａと、第２ピン層１１０ｂと、磁気結合層１１０ｃと、第１ピン層１１０ｄと、中間層１１５と、フリー層１２０と、キャップ層１００（または介在層１００ｂ）と、を含む。第３検知素子３０ｕは、下地層１０５と、ピニング層１１０ａと、第２ピン層１１０ｂと、磁気結合層１１０ｃと、第１ピン層１１０ｄと、中間層１１５と、フリー層１２０と、キャップ層１００と、を含む。図５では、第１検知素子１０ｕと、第２検知素子２０ｕと、第３検知素子３０ｕと、のそれぞれは、シンセティック型ピン層を有するボトム型のスピンバルブ構造を含む。第１検知素子１０ｕと第２検知素子２０ｕと第３検知素子３０ｕとに含まれる、各層の材料には、図５に示した例の検知部５０と同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕと第３検知素子３０ｕとにおいて、各層の材料は、互いに異なっても良い。
図６に示した例において、第１検知素子１０ｕにおいて、第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０が設けられている。第１検知素子１０ｕにおける第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０は、図１（ｄ）に示した例の第２磁性層２０、第１中間層１５、及び、第１磁性層１０にそれぞれ対応しているとみなせる第２検知素子２０ｕにおいて、第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０が設けられている。第２検知素子２０ｕにおける第１ピン層１１０ｄ、中間層１１５、及び、磁化自由層１２０は、それぞれ図１（ｄ）に示した例の第４磁性層４０、第２中間層３５、及び、第３磁性層３０に対応しているとみなせる。
第１検知素子１０ｕの下地層には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。第２磁化固定層には、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第１磁化固定層には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。磁化自由層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。介在層１００ｂには、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
第２検知素子２０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。第２磁化固定層には、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第１磁化固定層には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。磁化自由層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。介在層１００ｂには、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、１５ｎｍである。
第３検知素子３０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。第２磁化固定層には、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第１磁化固定層には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。磁化自由層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。キャップ層１００には、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
図７は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図７は、検知部５０を例示している。図７に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、上部電極６０ａと、を含む。第１検知素子１０ｕは、下地層１０５と、フリー層１２０と、中間層１１５と、第１ピン層１１０ｄと、磁気結合層１１０ｃと、第２ピン層１１０ｂと、ピニング層１１０ａと、キャップ層１００と、を含む。第２検知素子２０ｕは、下地層１０５と、フリー層１２０と、中間層１１５と、第１ピン層１１０ｄと、磁気結合層１１０ｃと、第２ピン層１１０ｂと、ピニング層１１０ａと、キャップ層１００（または介在層１００ｂ）と、を含む。図７に示した例では、第１検知素子１０ｕと、第２検知素子２０ｕと、は、それぞれシンセティック型ピン層を含むトップ型のスピンバルブ構造を含んでいる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料には、図５に示した実施形態の検知部５０と同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料は、互いに異なっても良い。
図７に示した例において、第１検知素子１０ｕにおいて、フリー層１２０、中間層１１５及び第１ピン層１１０ｄが設けられている。第１検知素子１０ｕにおけるフリー層１２０、中間層１１５及び第１ピン層１１０ｄは、それぞれ図１（ｃ）に示した例の第１磁性層１０、第１中間層１５及び第２磁性層２０にそれぞれ対応している。第２検知素子２０ｕにおいて、フリー層１２０、中間層１１５及び第１ピン層１１０ｄが設けられている。第２検知素子２０ｕにおけるフリー層１２０、中間層１１５及び第１ピン層１１０ｄは、それぞれ図１（ｃ）に示した例の第３磁性層３０、第２中間層３５、及び第４磁性層４０にそれぞれ対応している。
第１検知素子１０ｕの下地層１０５には、例えば、Ｔａ／Ｃｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＣｕ層の厚さは、例えば、５ｎｍである。フリー層１２０には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。第１ピン層１１０ｄには、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０／Ｆｅ５０Ｃｏ５０が用いられる。Ｃｏ４０Ｆｅ４０Ｂ２０層の厚さは、例えば、２ｎｍ、Ｆｅ５０Ｃｏ５０層の厚さは、例えば、１ｎｍである。磁気結合層１１０ｃには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。第２ピン層１１０ｂには、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。ピニング層１１０ａには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。介在層１００ｂには、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
第２検知素子２０ｕの下地層１０５には、例えば、Ｔａ／Ｃｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＣｕ層の厚さは、例えば、５ｎｍである。フリー層１２０には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。第１ピン層１１０ｄには、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０／Ｆｅ５０Ｃｏ５０が用いられる。Ｃｏ４０Ｆｅ４０Ｂ２０層の厚さは、例えば、２ｎｍである。Ｆｅ５０Ｃｏ５０層の厚さは、例えば、１ｎｍである。磁気結合層１１０ｃには、例えば、Ｒｕ層が用いられる。このＲｕ層の厚さは、例えば、０．９ｎｍである。第２ピン層１１０ｂには、例えば、Ｃｏ７５Ｆｅ２５層が用いられる。このＣｏ７５Ｆｅ２５層の厚さは、例えば、２．５ｎｍである。ピニング層１１０ａには、例えば、ＩｒＭｎ層が用いられる。このＩｒＭｎ層の厚さは、例えば、７ｎｍである。キャップ層１００には、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、１５ｎｍである。
図８は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図８は、検知部５０を例示している。図８に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、上部電極６０ａと、を含む。第１検知素子１０ｕは、下地層１０５と、下部ピニング層１１０ａｌと、下部第２ピン層１１０ｂｌと、下部磁気結合層１１０ｃｌと、下部第１ピン層１１０ｄｌと、下部中間層１１５ｌと、フリー層１２０と、上部中間層１１５ｕと、上部第１ピン層１１０ｄｕと、上部磁気結合層１１０ｃｕと、上部第２ピン層１１０ｂｕと、上部ピニング層１１０ａｕと、キャップ層１００（または介在層１００ｂ）と、を含む。第２検知素子２０ｕは、下地層１０５と、下部ピニング層１１０ａｌと、下部第２ピン層１１０ｂｌと、下部磁気結合層１１０ｃｌと、下部第１ピン層１１０ｄｌと、下部中間層１１５ｌと、フリー層１２０と、上部中間層１１５ｕと、上部第１ピン層１１０ｄｕと、上部磁気結合層１１０ｃｕと、上部第２ピン層１１０ｂｕと、上部ピニング層１１０ａｕと、キャップ層１００と、を含む。図８に示した例では、第１検知素子１０ｕと、第２検知素子２０ｕと、は、シンセティック型ピン層を含むデュアル型のスピンバルブ構造をそれぞれ含んでいる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料には、図５に示した例の検知部５０と同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料は、互いに異なっても良い。
図８に示した例において、第１検知素子１０ｕに、下部第１ピン層１１０ｄｌ、中間層１１５ｌ及びフリー層１２０が設けられている。第１検知素子１０ｕの下部第１ピン層１１０ｄｌ、中間層１１５ｌ、及び、フリー層１２０は、図１（ｃ）に示した例の、第２磁性層２０、第１中間層１５、及び、第１磁性層１０にそれぞれ対応しているとみなせる。第２検知素子２０ｕにおいて、下部第１ピン層１１０ｄｌ、中間層１１５ｌ及びフリー層１２０が設けられている。第２検知素子２０ｕの下部第１ピン層１１０ｄｌ、中間層１１５ｌ及びフリー層１２０は、図１（ｃ）に示した例の、第４磁性層４０、第２中間層３５及び第３磁性層３０にそれぞれ対応しているとみなせる。
第１検知素子１０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。下部ピニング層１１０ａｌには、例えば、ＩｒＭｎ層が用いられる。このＩｒＭｎ層の厚さは、例えば、７ｎｍである。下部第２ピン層１１０ｂｌには、例えば、Ｃｏ７５Ｆｅ２５層が用いられる。このＣｏ７５Ｆｅ２５層の厚さは、例えば、２．５ｎｍである。下部磁気結合層１１０ｃｌには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。下部第１ピン層１１０ｄｌには、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。下部中間層１１５ｌには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。フリー層１２０には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。上部中間層１１５ｕには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。上部第１ピン層１１０ｄｕには、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０／Ｆｅ５０Ｃｏ５０が用いられる。Ｃｏ４０Ｆｅ４０Ｂ２０層の厚さは、例えば、２ｎｍである。Ｆｅ５０Ｃｏ５０層の厚さは、例えば、１ｎｍである。上部磁気結合層１１０ｃｕには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。上部第２ピン層１１０ｂｕには、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。上部ピニング層１１０ａｕには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。介在層１００ｂには、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
第２検知素子２０ｕの下地層１０５には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＲｕ層の厚さは、例えば、２ｎｍである。下部ピニング層１１０ａｌには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。下部第２ピン層１１０ｂｌには、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。下部磁気結合層１１０ｃｌには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。下部第１ピン層１１０ｄｌには、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。下部中間層１１５ｌには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。フリー層１２０には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。上部中間層１１５ｕには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。上部第１ピン層１１０ｄｕには、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０／Ｆｅ５０Ｃｏ５０が用いられる。Ｃｏ４０Ｆｅ４０Ｂ２０層の厚さは、例えば、２ｎｍである。Ｆｅ５０Ｃｏ５０層の厚さは、例えば、１ｎｍである。上部磁気結合層１１０ｃｕには、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。上部第２ピン層１１０ｂｕには、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。上部ピニング層１１０ａｕには、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。キャップ層１００には、例えばＴａ／Ｒｕが用いられる。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
図５〜図８に例示した検知素子は、ピニング層と隣接したピン層を含むタイプの検知素子である。このようなピン層を含む検知素子では、複数の検知素子が積層方向にスタックされた検知部５０の形態を用いるメリットが特に大きい。図２（ａ）〜図２（ｉ）に示したとおり、ピン層（第２磁性層２０）を用いた検知素子では、ピン層（第２磁性層２０）に加わる歪の方向に依存して得られる出力が異なる。同様の歪に対する電気抵抗変化（例えば、極性など）が得られる複数の検知素子を膜部７０ｄに配置する場合に、膜部７０ｄ上で同様の異方歪が生ずる領域に、複数の検知素子を配置する。このため、平面内の配置位置の制約が大きい。このようなピン層を含む検知素子では、複数の検知素子を積層することで、平面内の素子配置可能領域に、より多くの検知素子を配置できる。このため、複数の検知素子を膜面垂直方向に積層した形態を用いるメリットが大きい。
図９（ａ）〜図９（ｃ）は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図９（ａ）は、検知部５０を例示している。図９（ａ）に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、上部電極６０ａと、を含む。第１検知素子１０ｕは、下地層１０５と、下部フリー層１２０ｌと、中間層１１５と、上部フリー層１２０ｕと、キャップ層１００（または介在層１００ｂ）と、を含む。第２検知素子２０ｕは、下地層１０５と、下部フリー層１２０ｌと、中間層１１５と、上部フリー層１２０ｕと、キャップ層１００（または介在層１００ｂ）と、を含む。
図９に示した例では、第１検知素子１０ｕと、第２検知素子２０ｕと、は、２層フリー型のスピンバルブ構造をそれぞれ含む点。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料には、図５に示した例の検知部５０と同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料は、互いに異なっても良い。
図９（ａ）に示した例において、第１検知素子１０ｕにおいて、下部フリー層１２０ｌ、中間層１１５及び上部フリー層１２０ｕが設けられている。第１検知素子１０ｕにおける下部フリー層１２０ｌ、中間層１１５及び上部フリー層１２０ｕは、図１（ｂ）に示した例の第１磁性層１０、第１中間層１５及び第２磁性層２０にそれぞれ対応している。第２検知素子２０ｕにおいて、下部フリー層１２０ｌ、中間層１１５及び上部フリー層１２０ｕが設けられている。第２検知素子２０ｕにおける下部フリー層１２０ｌ、中間層１１５及び上部フリー層１２０ｕは、図１（ｂ）に示した例の第３磁性層３０、第２中間層３５及び第４磁性層４０にそれぞれ対応している。
第１検知素子１０ｕの下地層１０５には、例えば、Ｔａ／Ｃｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＣｕ層の厚さは、例えば、５ｎｍである。下部フリー層１２０ｌには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。上部フリー層１２０ｕには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。介在層１００ｂには、例えばＣｕ／Ｔａ／Ｒｕが用いられる。このＣｕ層の厚さは、例えば、５ｎｍである。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
第２検知素子２０ｕの下地層１０５には、例えば、Ｔａ／Ｃｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＣｕ層の厚さは、例えば、５ｎｍである。下部フリー層１２０ｌには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。上部フリー層１２０ｕには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。キャップ層１００には、例えばＣｕ／Ｔａ／Ｒｕが用いられる。このＣｕ層の厚さは、例えば、５ｎｍである。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
図９（ｂ）は、検知部５０を例示している。図９（ｂ）に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、第１検知素子１０ｕと、第２検知素子２０ｕと、上部電極６０ａと、を含む。第１検知素子１０ｕは、下地層１０５と、第１のフリー層１２０ａと、第１の中間層１１５ａと、第２のフリー層１２０ｂと、第３の中間層１１５ｃと、を含む。第２検知素子２０ｕは、第３のフリー層１２０ｃと、第２の中間層１１５ｂと、第４のフリー層１２０ｄと、キャップ層１００と、を含む。
図９（ｂ）に示した例では、第１検知素子１０ｕの第２磁化自由層（第２のフリー層１２０ｂ）と、第２検知素子２０ｕの第３磁化自由層（第３のフリー層１２０ｃ）と、の間に、第３の中間層１１５ｃが配置されている。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料には、図５に示した例の検知部５０と同様の材料が用いられる。第１検知素子１０ｕと第２検知素子２０ｕとにおいて、各層の材料は、互いに異なっても良い。
図９（ｂ）に示した例において、第１検知素子１０ｕにおいて、第１のフリー層１２０ａ、中間層１１５ａ及び第２のフリー層１２０ｂが設けられている。第１検知素子１０ｕにおける第１のフリー層１２０ａ、中間層１１５ａ及び第２のフリー層１２０ｂは、図１（ｂ）に示した例の第１磁性層１０、第１中間層１５及び第２磁性層２０にそれぞれ対応している。第２検知素子２０ｕにおいて、第３のフリー層１２０ｃ、中間層１１５ｂ及び第４のフリー層１２０ｄが設けられている。第２検知素子２０ｕにおける第３のフリー層１２０ｃ、中間層１１５ｂ及び第４のフリー層１２０ｄは、図１（ｂ）に示した例の第３磁性層３０、第２中間層３５及び第４磁性層４０にそれぞれ対応している。
第１検知素子１０ｕの下地層１０５には、例えば、Ｔａ／Ｃｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ｎｍである。このＣｕ層の厚さは、例えば、５ｎｍである。第１のフリー層には、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５ａには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。第２のフリー層１２０ｂには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。第３の中間層１１５ｃには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。
第２検知素子２０ｕの第３のフリー層１２０ｃには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。中間層１１５ｂには、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。第４のフリー層１２０ｄには、例えば、４ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０が用いられる。キャップ層１００には、例えばＣｕ／Ｔａ／Ｒｕが用いられる。このＣｕ層の厚さは、例えば、５ｎｍである。このＴａ層の厚さは、例えば、２ｎｍである。このＲｕ層の厚さは、例えば、５ｎｍである。
図９（ｃ）は、検知部５０を例示している。図９（ｃ）に表したように、実施形態に用いられる検知素子は、順に並べられた、下部電極６０ｂと、下地層１０５と、第１のフリー層１２０ａと、第１の中間層１１５ａと、第２のフリー層１２０ｂと、第３の中間層１１５ｃと、第３のフリー層１２０ｃと、キャップ層１００と、上部電極６０ｂと、を含む。
図１０（ａ）及び図１０（ｂ）は、実施形態に係る歪検知素子を例示する模式的断面図である。
図１０（ａ）は、膜部７０ｄと検知部５０の模式的断面図である。図１０（ｂ）は、膜部７０ｄと検知部５０ｄの撓みを例示する模式的断面図である。実施形態において、膜部７０ｄの厚さと、検知部５０の厚さと、には、適切な関係がある。膜部７０ｄと検知部５０とは、外部圧力に対して共に撓むため、外部圧力に対して一体の構造体として撓む。板状の構造体が撓んだ場合、片方の表面は凸形状となり、引張歪が生じ、もう片方の表面は凹形状となり、圧縮歪が生ずる。構造体の厚み方向の中央付近は無歪となる。よって、同様の異方歪が得られる範囲は、構造体の表面から内部へ、厚み方向に進むにしたがって減衰する。検知部５０に含まれる検知素子の厚み方向の距離が大きすぎると、下方の検知素子と上方の検知素子とにおいて、加わる歪の大きさの差が大きくなるため、好ましくない。下方の検知素子と上方の検知素子との間距離が小さいと、それぞれの検知素子に加わる歪の値は、近くなる。
検知素子の中で歪を検知するのは、例えば、磁化自由層である。このため、検知部５０の中で、磁化自由層の位置は、検知素子の特性に影響を与える。例えば、第１検知素子１０ｕの磁化自由層（第１磁性層１０）と、第２検知素子２０ｕの磁化自由層（第３磁性層３０）と、の間の距離が、膜部７０ｄのＺ軸方向の厚みの１／５よりも小さいことが望ましい。例えば、第４磁性層４０と第２磁性層２０との間の距離は、Ｚ軸方向に沿った膜部７０ｄの厚さの１／５以下であることが望ましい。
図１１は、実施形態に係る歪検知素子の一部例示する模式的斜視図である。
図１１は、別の検知部５０を例示している。図１１に例示したように、検知部５０においては、絶縁層９０が設けられる。下部電極６０ｂと上部電極６０ａとの間に、例えば、互いに離間する２つの絶縁層９０（絶縁部分）が設けられる。２つの絶縁層９０の間に、検知素子（第１検知素子１０ｕ及び第２検知素子２０ｕなど）が配置される。検知素子は、下部電極６０ｂと上部電極６０ａとの間に配置されている。検知素子の側壁に対向して、絶縁層９０が設けられる。
絶縁層９０には、例えば、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）、または、シリコン酸化物（例えば、ＳｉＯ２）などを用いることができる。絶縁層９０により、積層体の周囲におけるリーク電流を抑制することができる。
図１２（ａ）及び図１２（ｂ）は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図１２（ａ）は、別の検知素子を例示している。図１２（ａ）に例示したように、この例の検知部５０においては、第１ハードバイアス層９１ａがさらに設けられる。すなわち、下部電極６０ｂと上部電極６０ａとの間に、検知部５０と並んで第１ハードバイアス層９１ａ（ハードバイアス部分）が設けられる。例えば、下部電極６０ｂと上部電極６０ａとの間に、互いに離間する２つの第１ハードバイアス層９１ａ（ハードバイアス部分）が設けられる。２つの第１ハードバイアス層９１ａの間に、検知素子（第１検知素子１０ｕ及び第２検知素子２０ｕなど）が配置される。そして、第１ハードバイアス層９１ａと検知素子との間に、絶縁層９０が配置される。さらに、この例では、第１ハードバイアス層９１ａと下部電極６０ｂとの間に、絶縁層９０が延在している。このように、検知部５０は、第１ハードバイアス層９１ａを含む。例えば、第１ハードバイアス層９１ａは、膜面７０ｆｓに対して交差する第１方向に対して交差する方向おいて、第２検知素子２０ｕと離間する。
この例では、第１ハードバイアス層９１ａは、この第２方向において、第１検知素子１０ｕとさらに離間する。
第１ハードバイアス層９１ａは、第１ハードバイアス層９１ａの磁化により、例えば、第１磁性層１０の磁化、及び、第２磁性層２０の磁化、の少なくともいずれかを所望の方向に設定させる。第１ハードバイアス層９１ａは、第１ハードバイアス層９１ａの磁化により、第３磁性層３０の磁化、及び、第４磁性層４０の磁化、の少なくともいずれかを所望の方向に設定させる。
第１ハードバイアス層９１ａには、例えば、ＣｏＰｔ、ＣｏＣｒＰｔ、または、ＦｅＰｔ等の磁気異方性が比較的高い硬質強磁性材料が用いられる。第１ハードバイアス層９１ａには、ＦｅＣｏまたはＦｅなどの軟磁性材料の層と、反強磁性層と、を積層した構造を用いることができる。この場合には、交換結合により、磁化が所定の方向に沿う。ハードバイアス層９１ａの厚さ（下部電極６０ｂから上部電極６０ａに向かう方向に沿った長さ）は、例えば５ｎｍ以上５０ｎｍ以下である。
図１２（ｂ）では、複数のハードバイアス層（第１ハードバイアス層９１ａ及び第２ハードバイアス層９１ｂ）が、積層方向（Ｚ軸方向）に並ぶ。ハードバイアス層による検知素子へのバイアス強度はハードバイアス層の厚さを調整することによっても可能である。
検知素子の側壁のそれぞれに対向してハードバイアス層を設けることで、例えば、ハードバイアス層の厚さを、各検知素子における適正なバイアス強度に合わせて調整することが可能である。
このように、検知部５０は、膜面７０ｆｓに対して交差する第１方向に対して交差する第２方向において第２検知素子２０ｕと並ぶ第１ハードバイアス層９１ａを含む。例えば、第１ハードバイアス層９１ａは、第２方向において第２検知素子２０ｕと離間する。検知部５０は、第２方向において第１検知素子１０ｕと並ぶ第２ハードバイアス層９１ｂをさらに含んでも良い。第２ハードバイアス層９１ｂは、例えば、第２方向において第１検知素子１０ｕと離間する。
図１３（ａ）及び図１３（ｂ）は、実施形態に係る歪検知素子の一部を例示する模式図である。
図１３（ａ）は、別の検知部を例示している。図１３（ｂ）は、平面図である。図１３（ａ）に例示したように、検知素子においては、シールド層９２ａ（第１シールド層）がさらに設けられる。例えば、下部電極６０ｂと上部電極６０ａとの間に、検知素子と並んでシールド層９２ａが設けらる。例えば、下部電極６０ｂと上部電極６０ａとの間に、互いに離間する２つのシールド層９２ａが設けられ、それらの間に、検知素子が配置される。そして、シールド層９２ａと検知素子の間に絶縁層９０が配置される。さらに、この例では、シールド層９２ａと下部電極６０ｂとの間に、絶縁層９０が延在している。
このように、実施形態において、検知部５０は、シールド層９２ａを含んでも良い。例えば、シールド層９２ａは、膜面７０ｆｓに対して交差する第１方向に交差する第２方向において、第２検知素子２０ｕと離間する。シールド層９２ａは、上記の第２方向において、第１検知素子１０ｕとさらに離間しても良い。さらに、検知部５０は、第１方向に対して交差する第２方向において第１検知素子１０ｕと離間する第１シールド層（シールド層９２ａ）をさらに含んでも良い。
シールド層９２ａは、例えば、複数の検知素子の磁性層からの漏洩磁界を、シールド層９２ａ側に向ける。シールド層９２ａは、例えば、積層方向に配置された複数の検知素子のそれぞれにおける、漏洩磁界による磁気的な干渉を、抑制する。
シールド層９２ａには、例えば、ＮｉＦｅ等の透磁率が比較的高い軟質強磁性材料が用いられる。シールド層９２ａの厚さ（下部電極６０ｂから上部電極６０ａに向かう方向に沿った長さ）は、例えば５ｎｍ以上５０ｎｍ以下である。
図１３（ｂ）は、検知素子５０ｕを、例えば上方よりみた平面図である。図１３（ｂ）に示すように、シールド層９２ａは、例えば、検知素子５０ｕを取り囲むように配置される。このようにシールド層９２ａを配置することで、検知素子５０ｕの磁性層の向きがどの方向を向いていても、漏洩磁界をシールド層９２ａ側に逃がすことができる。
図１４は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
図１４に表したように、検知部５０は、第１検知素子１０ｕと第２検知素子２０ｕの間に設けられたシールド層９２ｂ（第２シールド層）を含む。すなわち、検知部５０は、第２検知素子２０ｕと第１検知素子１０ｕとの間に設けられた第２シールド層を含む。第１検知素子１０ｕと第２検知素子２０ｕとの間にシールド層９２ｂを設けた場合においても、複数の検知素子のそれぞれの磁性層から生ずる漏洩磁界をシールド層に逃がし、複数の検知素子のそれぞれが、漏洩磁界によって磁気的に干渉することを抑制することができる。シールド層９２ｂには、例えば、ＮｉＦｅ等の透磁率が比較的高い軟質強磁性材料が用いられる。シールド層９２ｂの厚さ（は、例えば５ｎｍ以上５０ｎｍ以下である。
第１ハードバイアス層９１ａ、第２ハードバイアス層９１ｂ、絶縁層９０、シールド層９２ａ及びシールド層９２ｂの少なくともいずれかは、後述する歪検知素子のいずれにも適用できる。
図１５（ａ）〜図１５（ｄ）は、実施形態に係る歪検知素子の一部を例示する模式的斜視図である。
これらの図は、複数の検知素子の接続の例を示している。
図１５（ａ）に表したように、複数の検知部５０が電気的に直列に接続される場合において、下部電極６０ｂ（例えば第２配線６２）と、上部電極６０ａ（例えば第１配線６１）と、の間に検知部５０及びビアコンタクト６３が設けられる。これにより、通電方向は、検知部５０に通電される電流は同一方向となる。複数の検知部５０に通電される電流は、下向き、または、上向きとすることができる。
図１５（ａ）に示した例では、複数の検知部５０は、直列に接続されている。検知部５０内に複数積層されて直列に接続されている検知素子の数をＮｖ、平面内に複数配置されて直列接続されている検知部５０の数をＮｐとしたとき、直列接続されている検知素子の総数は、Ｎ＝Ｎｖ×Ｎｐとなる。このとき得られる電気信号は、検知素子の数が１である場合のＮ倍となる。その一方で、熱ノイズ及びショットキーノイズは、Ｎ１／２倍になる。すなわち、ＳＮ比(signal-noise ratio：ＳＮＲ)は、Ｎ１／２倍になる。直列の接続する検知素子の数Ｎを増やすことで、膜部のサイズを大きくすることなく、ＳＮ比を改善することができる。
実施形態では、複数の検知素子が積層された検知部５０を用いることで、膜部７０ｄ上で異方歪が発生する領域に配置できる検知素子の数の制約を緩和し、十分な数の検知素子を配置することが可能となる。膜部７０ｄ上に配置した複数の検知素子の圧力に対する電気抵抗の変化（例えば極性）は、同様である。そのため、複数の検知素子のそれぞれの信号を加算することが可能である。
１つの検知素子に加えられるバイアス電圧は、例えば、５０ミリボルト（ｍＶ）以上１５０ｍＶ以下である。Ｎ個の検知素子を直列に接続した場合は、バイアス電圧は、５０ｍＶ×Ｎ以上１５０ｍＶ×Ｎ以下となる。例えば、直列に接続されている検知素子の数Ｎが２５である場合には、バイアス電圧は、１Ｖ以上３．７５Ｖ以下となる。
バイアス電圧の値が１Ｖ以上であると、検知素子から得られる電気信号を処理する電気回路の設計は容易になり、実用的に好ましい。本実施形態においては、圧力が印加されたときに同じ極性の電気信号が得られる検知素子を、複数配置することができる。このため、これらを直列に接続して、上記のように、ＳＮ比が向上できる。
バイアス電圧（端子間電圧）が１０Ｖを超えると、検知素子から得られる電気信号を処理する電気回路においては、望ましくない。実施形態においては、適切な電圧範囲になるように、直列に接続される検知素子の数Ｎ、及び、バイアス電圧が設定される。
例えば、複数の検知素子を電気的に直列に接続したときの電圧は、１Ｖ以上１０Ｖ以下となるのが好ましい。例えば、電気的に直列に接続された複数の検知素子の端子間（一方の端の端子と、他方の端の端子と、の間）に印加される電圧は、１Ｖ以上１０Ｖ以下である。
この電圧を発生させるためには、１つの検知素子に印加されるバイアス電圧が５０ｍＶである場合、直列に接続される検知素子の数Ｎは、２０以上２００以下が好ましい。１つの検知素子に印加されるバイアス電圧が１５０ｍＶである場合、直列に接続される検知素子の数Ｎは、７以上６６以下であることが好ましい。
図１５（ｂ）に表したように、ビアコンタクトが設けられずに、下部電極６０ｂと、上部電極６０ａと、の間に検知部５０が配置されている。この例では、隣り合う２つの検知部５０のそれぞれに通電される電流の方向は、互いに逆である。この接続においては、複数の検知部５０の配置の密度が高い。
図１５(ｃ)に表したように、１つの下部電極６０ｂと、１つの上部電極６０ａと、の間に、複数の検知部５０が設けられている。複数の検知部５０は、並列に接続されている。
図１５(ｄ)に表したように、１つの下部電極６０ｂと、１つの上部電極６０ａと、の間に、複数の検知部５０が設けられている。複数の検知部５０において、積層された複数の検知素子５０ｕの間には、層間電極６０ｃが設けられている。層間電極６０ｃを軟質磁性材料で形成した場合は、シールドとして機能させることができる。
図１６（ａ）〜図１６（ｂ）は、実施形態に係る圧力センサを例示する模式図である。 この例では、圧力センサが、複数の検知部５０を含んでいる。図１６（ａ）は、検知部５０の、膜部７０ｄ上における配置の例を示している。図１６（ｂ）は、検知部の接続状態の例を示している。
図１６（ａ）に表したように、複数の検知部５０が、膜部７０ｄの上に、配置される。複数の検知部５０において、圧力に対して同等の電気抵抗の変化を得ることができる。複数の検知部５０を直並列に接続することでＳＮ比が増大する。
図１６（ａ）では、複数の検知部５０が配置されているが、検知部５０の数は１でもよい。図１６（ａ）は、円形の膜部７０ｄ上への、検知部５０の配置の例を示している。
このように、実施形態において、例えば、検知部５０は、複数設けられる。複数の検知部５０は、膜部７０ｄの一部の上に設けられる。複数の検知部５０どうしは、上記の第１方向に対して交差する方向において互いに離間する。
検知部のサイズは、極めて小さいサイズで十分である。
そのため、検知素子の面積は、圧力によって撓む膜部の面積よりも十分に小さくできる。例えば、検知素子の面積は、膜部の面積の１／５以下とすることができる。
例えば、膜部７０ｄの直径寸法が６０μｍ程度の場合には、検知素子の寸法は、１２μｍ以下とすることができる。例えば、膜部７０ｄの直径寸法が６００μｍ程度の場合には、検知素子の寸法は、１２０μｍ以下とすることができる。
この場合、検知素子の加工精度などを考慮すると、検知素子の寸法のそれぞれを過度に小さくする必要はない。そのため、検知素子の寸法は、例えば、０．０５μｍ以上、３０μｍ以下とすることができる。
図１６（ａ）において示した例では、膜部７０ｄの平面形状が円である。膜部７０ｄの平面形状は、円に限定されず、例えば、楕円、または、多角形（正方形、長方形及び正多角形などを含む）でも良い。
図１６（ｂ）に表したように、複数の検知部５０がホイートストンブリッジ回路を形成するように、複数の検知部５０が接続されても良い。これにより、例えば、検知特性の温度補償を行うことができる。
以下、実施形態に係る歪検知素子（圧力センサ）の製造方法の例について説明する。
図１７（ａ）〜図１７（ｅ）は、実施形態に係る歪検知素子の一部の製造方法を示す模式的断面図である。
図１７（ａ）〜図１７（ｅ）は、図５に示した検知部５０の製造方法の例を示している。
図１７（ａ）に示すように、後に膜部７０ｄとなる基板７１上に、下部電極６０ｂを成膜する。
図１７（ｂ）に示すように、下部電極６０ｂ上に、検知部５０となる積層膜５１を成膜する。積層膜の各層の材料は、例えば、図５に関して説明したとおりである。
図１７（ｃ）に示すように、検知部の積層膜５１の平面形状を加工する。この工程では、例えば、フォトリソグラフィにより、レジストの平面形状をパターニングする。その後、図示しないレジストパターンをマスクとして、物理ミリングや化学ミリングを用いる。その後、積層膜５１の周辺に絶縁層９０の埋め込み成膜を行う。この工程では、例えば、リフトオフ工程を用いることができる。つまり、フォトリソグラフィで形成したレジストパターンは残したままで、全面に絶縁層９０を成膜し、その後レジストパターンを除去する。絶縁層９０として、ＳｉＯｘ、ＡｌＯｘ、ＳｉＮｘ、ＡｌＮｘなどを用いることができる。
積層膜５１の検知素子の中間層として、絶縁層を用いたトンネル磁気抵抗膜を用いる場合、物理ミリング等で加工した際の側壁再付着が抑制される。中間層に絶縁層を用いる場合、その側壁に再付着物が生じる、垂直通電時に電流が再付着物に流れ、中間層である絶縁層への通電が十分に行われず、磁気抵抗効果が劣化する「シャント分流」の悪影響が生ずる。シャント分流を防ぐために、検知部５０の平面形状加工のミリングを最適な条件で行う。
本実施形態の検知部５０では、複数の検知素子が積層されるため、１つの検知素子を用いる場合よりも、再付着物の量が多くなる。これは、再付着物の量は、ミリングされる検知部５０の総厚に依存して増えるためである。
検知部５０の平面形状の加工を物理ミリングで行う場合、十分なエッチングレートを確保する目的と素子の側壁の形状を制御する目的とから、膜面垂直方向を０°とした場合に、Ａｒイオンビームなどのを、０°〜５０°の低〜中角度で入射する低角度及び中角度ミリングを行う。その際、検知部５０の側壁に再付着物が生じる。検知部５０の厚さ分のミリングを行った後に、基板垂直方向に対して高角度な方向からミリングを行い、検知部５０の側壁方向のみをミリングする高角度ミリングを行う。これにより、検知部５０の側壁の再付着物が除去される。この例の検知部５０の平面加工を行う場合は、この高角度ミリングを、１つの検知素子に対して行う時間よりも長く行うことが好ましい。この例の検知部５０の平面形状の加工を行うときに、低角度及び角度ミリングと、高角度ミリングと、を繰り返して実施しても良い。
たとえば、３つの検知素子を含む検知部５０を加工する場合、表面から１つ目の検知素子の厚さ分を低角度及び角度ミリングにより除去した後に、高角度ミリングを行い、表面から１つ目の検地素子側壁の再付着物の除去を行う。次に、低角度及び中角度ミリングにより２つ目の検知素子の厚さ分を除去した後に、高角度ミリングを行う。続けて、低角度及び中角度ミリングにより３つ目の検知素子の厚さ分を除去した後に、高角度ミリングを行う。このように、低角度及び中角度ミリングと高角度ミリングと、を繰り返して行うことにより、検知部５０の側壁の再付着物を十分に除去し、かつ側壁へのミリングダメージを少なくすることができる。
図１７（ｄ）に示すように、下部電極６０ｂの平面形状を加工する。この工程では、例えば、フォトリソグラフィによりレジストをパターニングし、その後、図示しないレジストパターンをマスクとして用いて、物理ミリングまたは化学ミリングを用いて、加工が行われる。その後、検知部５０の周辺に、絶縁層９０ｂの埋め込み成膜を行う。この工程では、例えば、リフトオフ工程が実施される。リフトオフ工程では、例えば、フォトリソグラフィで形成したレジストパターンを残したままで、全面に絶縁層９０ｂを成膜し、その後レジストパターンが除去される。絶縁層９０ｂとして、ＳｉＯｘ、ＡｌＯｘ、ＳｉＮｘ、または、ＡｌＮｘなどを用いることができる。
この例では、検知部５０の平面形状を加工した後に、下部電極６０ｂの加工を行う。実施形態において、下部電極６０ｂの加工を、最初に行っても良い。図１７（ｂ）に示した検知部５０となる積層膜５１の成膜は、平面形状が加工された下部電極６０ｂ上に行っても良い。
図１７（ｅ）に示すように、上部電極６０ａの成膜を行い、その平面形状を加工する。この工程では、フォトリソグラフィによりジレストをパターニングし、その後、図示しないレジストパターンをマスクとして用いて、物理ミリングまたは化学ミリングを用いて加工が行われる。
図１８（ａ）〜図１８（ｇ）は、実施形態に係る歪検知素子の一部の製造方法を示す模式的断面図である。
図１８（ａ）〜図１８（ｇ）は、図５に示した検知素子の別の製造方法の例を示している。
図１８（ａ）〜図１８（ｇ）の例では、積層された２つの検知素子を含む検知部５０を作製する際に、２つの検知素子のそれぞれで、成膜及び加工が行われる。
例えば、６つの検知素子を含む検知部５０を作製する際に、分割して３つずつの検知素子を成膜及び加工する場合もある。この様な６つの検知素子を含む検知５０の場合、検知部５０の総厚が厚すぎると、図１７（ａ）〜図１７（ｅ）に示した検知部５０の成膜及び加工を一回で行う製造方法では、含まれる検知素子側壁の再付着物除去が十分で無い場合がある。または、再付着物の除去は行えるが、例えば、高角度ミリングの時間が長くなり、検知部５０の側壁に余分なダメージが生じる場合がある。検知部５０の厚さが厚すぎる場合、検知部５０の周辺に成膜する埋め込み絶縁層９０ｂの一回あたりの成膜の厚さが厚くなる。この時、リフトオフ工程でレジストの除去が困難になる。
例えば、検知部５０に含まれる検知素子の総数、または、総厚が厚い場合には、図１８（ａ）〜図１８（ｇ）に示すように積層膜５１の成膜及び加工を複数回に分割して行うことが好ましい。
以下、実施形態に係る歪検知素子（圧力センサ）の製造方法の例について説明する。
図１９（ａ）〜図１９（ｅ）は、実施形態に係る歪検知素子の製造方法を例示する模式的斜視図である。
図１９（ａ）に表したように、基板９０ｓ（例えばＳｉ基板）の上に薄膜９０ｄを形成する。基板９０ｓは、支持部７０ｓとなる。薄膜９０ｄは、膜部７０ｄとなる。
例えば、Ｓｉ基板上に、ＳｉＯｘ／Ｓｉの薄膜９０ｄをスパッタにより形成する。薄膜９０ｄとして、ＳｉＯｘ単層、ＳｉＮ単層、または、Ａｌなどの金属層を用いても良い。薄膜９０ｄとして、ポリイミドまたはパラキシリレン系ポリマーなどのフレキシブルプラスティック材料を用いても良い。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を、基板９０ｓ及び薄膜９０ｄとして用いても良い。ＳＯＩにおいては、例えば、基板の貼り合わせによってＳｉ基板上にＳｉＯ２／Ｓｉの積層膜が形成される。
図１９（ｂ）に表したように、第２配線６２を形成する。この工程においては、第２配線６２となる導電膜を形成し、その導電膜を、フォトリソグラフィー及びエッチングにより加工する。第２配線６２の周辺を絶縁膜で埋め込む場合、リフトオフ処理を適用しても良い。リフトオフ処理においては、例えば、第２配線６２のパターンのエッチング後、レジストを剥離する前に、絶縁膜を全面に成膜して、その後レジストを除去する。
図１９（ｃ）に表したように、検知部５０を形成する。この工程においては、検知部５０となる積層膜を形成し、その積層膜を、フォトリソグラフィー及びエッチングにより加工する。検知素子の積層体の側壁を絶縁層で埋め込む場合、リフトオフ処理を適用しても良い。リフトオフ処理において、例えば、積層体の加工後、レジストを剥離する前、絶縁層を全面に成膜して、その後レジストを除去する。
図１９（ｄ）に表したように、第１配線６１を形成する。この工程においては、第１配線６１となる導電膜を形成し、その導電膜を、フォトリソグラフィー及びエッチングにより加工する。第１配線６１の周辺を絶縁膜で埋め込む場合、リフトオフ処理を適用しても良い。リフトオフ処理において、第１配線６１の加工後、レジストを剥離する前に、絶縁膜を全面に成膜して、その後レジストを除去する。
図１９（ｅ）に表したように、基板９０ｓの裏面からエッチングを行い、空洞部７０ｈを形成する。これにより、膜部７０ｄ及び支持部７０ｓが形成される。例えば、膜部７０ｄとなる薄膜９０ｄとして、ＳｉＯｘ／Ｓｉの積層膜を用いる場合は、薄膜９０ｄの裏面（下面）から表面（上面）へ向かって、基板９０ｓの深堀加工を行う。これにより、空洞部７０ｈが形成される。空洞部７０ｈを形成においては、例えば両面アライナ露光装置を用いることができる。これにより、表面の検知部５０の位置に合わせて、レジストのホールパターンを裏面にパターニングできる。
Ｓｉ基板のエッチングにおいて、例えばＲＩＥを用いたボッシュプロセスが用いることができる。ボッシュプロセスでは、例えば、ＳＦ６ガスを用いたエッチング工程と、Ｃ４Ｆ８ガスを用いた堆積工程と、を繰り返す。これにより、基板９０ｓの側壁のエッチングを抑制しつつ、基板９０ｓの深さ方向（Ｚ軸方向）に選択的にエッチングが行われる。エッチングのエンドポイントとして、例えば、ＳｉＯｘ層が用いられる。すなわち、エッチングの選択比がＳｉとは異なるＳｉＯｘ層を用いてエッチングを終了させる。エッチングストッパ層として機能するＳｉＯｘ層は、膜部７０ｄの一部として用いられても良い。ＳｉＯｘ層は、エッチングの後に、例えば、無水フッ化水素及びアルコールなどの処理などで除去されても良い。
このようにして、実施形態に係る圧力センサ３１０が形成される。実施形態に係る他の圧力センサも同様の方法により製造できる。
（第２の実施形態）
図２０（ａ）〜図２０（ｃ）は、第２の実施形態に係る圧力センサを例示する模式図である。
図２０（ａ）は、模式的斜視図であり、図２０（ｂ）及び図２０（ｃ）は、圧力センサ４４０を例示するブロック図である。
図２０（ａ）及び図２０（ｂ）に示すように、圧力センサ４４０には、基部４７１、検知部４５０、半導体回路部４３０、アンテナ４１５、電気配線４１６、送信回路４１７、及び、受信回路４１７ｒが設けられている。
アンテナ４１５は、電気配線４１６を介して、半導体回路部４３０と電気的に接続されている。
送信回路４１７は、検知部４５０に流れる電気信号に基づくデータを無線で送信する。送信回路４１７の少なくとも一部は、半導体回路部４３０に設けることができる。
受信回路４１７ｒは、電子機器４１８ｄからの制御信号を受信する。受信回路４１７ｒの少なくとも一部は、半導体回路部４３０に設けることができる。受信回路４１７ｒを設けるようにすれば、例えば、電子機器４１８ｄを操作することで、圧力センサ４４０の動作を制御することができる。
図２０（ｂ）に示すように、送信回路４１７には、例えば、検知部４５０に接続されたＡＤコンバータ４１７ａと、マンチェスター符号化部４１７ｂと、を設けることができる。切替部４１７ｃを設け、送信と受信を切り替えるようにすることができる。この場合、タイミングコントローラ４１７ｄを設け、タイミングコントローラ４１７ｄにより切替部４１７ｃにおける切り替えを制御することができる。またさらに、データ訂正部４１７ｅ、同期部４１７ｆ、判定部４１７ｇ、電圧制御発振器４１７ｈ（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を設けることができる。
図２０（ｃ）に示すように、圧力センサ４４０と組み合わせて用いられる電子機器４１８ｄには、受信部４１８が設けられる。電子機器４１８ｄとしては、例えば、携帯端末などの電子装置を例示することができる。
この場合、送信回路４１７を有する圧力センサ４４０と、受信部４１８を有する電子機器４１８ｄと、を組み合わせて用いることができる。
電子機器４１８ｄには、マンチェスター符号化部４１７ｂ、切替部４１７ｃ、タイミングコントローラ４１７ｄ、データ訂正部４１７ｅ、同期部４１７ｆ、判定部４１７ｇ、電圧制御発振器４１７ｈ、記憶部４１８ａ、中央演算部４１８ｂ（ＣＰＵ；Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を設けることができる。
この例では、圧力センサ４４０は、固定部４６７をさらに含んでいる。固定部４６７は、膜部４６４（７０ｄ）を基部４７１に固定する。固定部４６７は、外部圧力が印加されたときであっても撓みにくいように、膜部４６４よりも厚み寸法を厚くすることができる。
固定部４６７は、例えば、膜部４６４の周縁に等間隔に設けることができる。
膜部４６４（７０ｄ）の周囲をすべて連続的に取り囲むように固定部４６７を設けることもできる。
固定部４６７は、例えば、基部４７１の材料と同じ材料から形成することができる。この場合、固定部４６７は、例えば、シリコンなどから形成することができる。
固定部４６７は、例えば、膜部４６４（７０ｄ）の材料と同じ材料から形成することもできる。
（第３の実施形態）
実施形態に係る圧力センサの製造方法の例について説明する。
図２１（ａ）、図２１（ｂ）、図２２（ａ）、図２２（ｂ）、図２３（ａ）、図２３（ｂ）、図２４（ａ）、図２４（ｂ）、図２５（ａ）、図２５（ｂ）、図２６（ａ）、図２６（ｂ）、図２７（ａ）、図２７（ｂ）、図２８（ａ）、図２８（ｂ）、図２９（ａ）、図２９（ｂ）、図３０（ａ）、図３０（ｂ）、図３１（ａ）、図３１（ｂ）、図３２（ａ）及び図３２（ｂ）は、第３の実施形態に係る圧力センサの製造方法を例示する模式図である。
なお、図２１（ａ）〜図３２（ａ）は、模式的平面図であり、図２１（ｂ）〜図３２（ｂ）は、模式的断面図である。
図２１（ａ）及び図２１（ｂ）に示すように、半導体基板５３１の表面部分に半導体層５１２Ｍを形成する。続いて、半導体層５１２Ｍの上面に素子分離絶縁層５１２Ｉを形成する。続いて、半導体層５１２Ｍの上に、図示しない絶縁層を介して、ゲート５１２Ｇを形成する。続いて、ゲート５１２Ｇの両側に、ソース５１２Ｓとドレイン５１２Ｄとを形成することで、トランジスタ５３２が形成される。続いて、この上に層間絶縁膜５１４ａを形成し、さらに層間絶縁膜５１４ｂを形成する。
続いて、非空洞部となる領域において、層間絶縁膜５１４ａ、５１４ｂの一部に、トレンチ及び孔を形成する。続いて、孔に導電材料を埋め込んで、接続ピラー５１４ｃ〜５１４ｅを形成する。この場合、例えば、接続ピラー５１４ｃは、１つのトランジスタ５３２のソース５１２Ｓに電気的に接続され、接続ピラー５１４ｄはドレイン５１２Ｄに電気的に接続される。例えば、接続ピラー５１４ｅは、別のトランジスタ５３２のソース５１２Ｓに電気的に接続される。続いて、トレンチに導電材料を埋め込んで、配線部５１４ｆ、５１４ｇを形成する。配線部５１４ｆは、接続ピラー５１４ｃ及び接続ピラー５１４ｄに電気的に接続される。配線部５１４ｇは、接続ピラー５１４ｅに電気的に接続される。続いて、層間絶縁膜５１４ｂの上に、層間絶縁膜５１４ｈを形成する。
図２２（ａ）及び図２２（ｂ）に示すように、層間絶縁膜５１４ｈの上に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜５１４ｉを、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。続いて、層間絶縁膜５１４ｉの所定の位置に孔を形成し、導電材料（例えば、金属材料）を埋め込み、上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化する。これにより、配線部５１４ｆに接続された接続ピラー５１４ｊと、配線部５１４ｇに接続された接続ピラー５１４ｋと、が形成される。
図２３（ａ）及び図２３（ｂ）に示すように、層間絶縁膜５１４ｉの空洞部５７０となる領域に凹部を形成し、その凹部に犠牲層５１４ｌを埋め込む。犠牲層５１４ｌは、例えば、低温で成膜できる材料を用いて形成することができる。低温で成膜できる材料は、例えば、シリコンゲルマニウム（ＳｉＧｅ）などである。
図２４（ａ）及び図２４（ｂ）に示すように、層間絶縁膜５１４ｉ及び犠牲層５１４ｌの上に、膜部５６４（７０ｄ）となる絶縁膜５６１ｂｆを形成する。絶縁膜５６１ｂｆは、例えば、酸化シリコン（ＳｉＯ２）などを用いて形成することができる。絶縁膜５６１ｂｆに複数の孔を設け、複数の孔に導電材料（例えば、金属材料）を埋め込み、接続ピラー５６１ｆａ、接続ピラー５６２ｆａを形成する。接続ピラー５６１ｆａは、接続ピラー５１４ｋと電気的に接続され、接続ピラー５６２ｆａは、接続ピラー５１４ｊと電気的に接続される。
図２５（ａ）及び図２５（ｂ）に示すように、絶縁膜５６１ｂｆ、接続ピラー５６１ｆａ、接続ピラー５６２ｆａの上に、配線５５７となる導電層５６１ｆを形成する。
図２６（ａ）及び図２６（ｂ）に示すように、導電層５６１ｆの上に、積層膜５５０ｆを形成する。
図２７（ａ）及び図２７（ｂ）に示すように、積層膜５５０ｆを所定の形状に加工し、その上に、絶縁層５６５となる絶縁膜５６５ｆを形成する。絶縁膜５６５ｆは、例えば、酸化シリコン（ＳｉＯ２）などを用いて形成することができる。
図２８（ａ）及び図２８（ｂ）に示すように、絶縁膜５６５ｆの一部を除去し、導電層５６１ｆを所定の形状に加工する。これにより、配線５５７が形成される。このとき、導電層５６１ｆの一部は、接続ピラー５６２ｆａに電気的に接続される接続ピラー５６２ｆｂとなる。さらに、この上に、絶縁層５６６となる絶縁膜５６６ｆを形成する。
図２９（ａ）及び図２９（ｂ）に示すように、絶縁膜５６６ｆに開口部５６６ｐを形成する。これにより、接続ピラー５６２ｆｂが露出する。
図３０（ａ）及び図３０（ｂ）に示すように、上面に、配線５５８となる導電層５６２ｆを形成する。導電層５６２ｆの一部は、接続ピラー５６２ｆｂと電気的に接続される。
図３１（ａ）及び図３１（ｂ）に示すように、導電層５６２ｆを所定の形状に加工する。これにより、配線５５８が形成される。配線５５８は、接続ピラー５６２ｆｂと電気的に接続される。
図３２（ａ）及び図３２（ｂ）に示すように、絶縁膜５６６ｆに所定の形状の開口部５６６ｏを形成する。開口部５６６ｏを介して、絶縁膜５６１ｂｆを加工し、さらに開口部５６６ｏを介して、犠牲層５１４ｌを除去する。これにより、空洞部５７０が形成される。犠牲層５１４ｌの除去は、例えば、ウェットエッチング法を用いて行うことができる。
なお、固定部５６７をリング状とする場合には、例えば、空洞部５７０の上方における非空洞部の縁と、膜部５６４と、の間を絶縁膜で埋める。
以上の様にして圧力センサが形成される。
図３３は、第３の実施形態に係る圧力センサの製造方法を例示するフローチャートである。
図３３は、例えば、図２１（ａ）〜図３２（ｂ）に関して説明した圧力センサの製造方法に係る。
図３３に示すように、例えば、半導体基板５３１の上にトランジスタ５３２を形成する（ステップＳ１１０）。
例えば、図２１（ａ）及び図２１（ｂ）に関して説明したように、トランジスタ５３２を形成する。
次に、半導体基板５３１の上に層間絶縁層を形成し、トランジスタ５３２の上に犠牲層５１４ｌを形成する（ステップＳ１２０）。
例えば、図２２（ａ）〜図２３（ｂ）に関して説明したように、層間絶縁層及び犠牲層５１４ｌなどを形成する。なお、層間絶縁層には、例えば、層間絶縁膜５１４ｉが含まれる。
層間絶縁層（例えば層間絶縁膜５１４ｉ）と犠牲層５１４ｌとの上に、膜部５６４となる絶縁膜５６１ｂｆを形成する（ステップＳ１２１）。
以下の導電層５６１ｆが膜部５６４（７０ｄ）を兼ねる場合もある。この場合は、ステップＳ１２１は省略される。
配線５５７となる導電層５６１ｆを形成する（ステップＳ１３０）。
例えば、図２５（ａ）及び図２５（ｂ）に関して説明したしたように、導電層５６１ｆを形成する。
次に、犠牲層５１４ｌの上方であって、導電層５６１ｆの上に、磁性層を含む検知部５５０を形成する（ステップＳ１４０）。
例えば、図２６（ａ）〜図２７（ｂ）に関して説明したように、検知部５５０を形成する。
次に、検知部５５０の上に配線５５８となる導電層５６２ｆを形成する（ステップＳ１５０）。
例えば、図３０（ａ）〜図３１（ｂ）に関して説明したように、導電層５６２ｆを形成する。
次に、埋め込み配線を形成する（ステップＳ１６０）。
例えば、層間絶縁層の中に、導電層５６１ｆと半導体基板５３１とを電気的に接続する配線と、導電層５６２ｆと半導体基板５３１とを電気的に接続する配線と、を形成する。
例えば、図２１（ａ）、図２１（ｂ）、図２２（ａ）、図２２（ｂ）、図２４（ａ）、図２４（ｂ）、図２７（ａ）及び図２７（ｂ）に関して説明したように、埋め込み配線を形成する。
なお、ステップＳ１６０は、例えば、ステップＳ１１０〜ステップＳ１５０の間、及び、ステップＳ１５０の後、の少なくともいずれかの工程において、１回、または、複数回実施することができる。
次に、犠牲層５１４ｌを除去する（ステップＳ１７０）。
例えば、図３２（ａ）及び図３２（ｂ）に関して説明したように、犠牲層５１４ｌを除去する。
以上の様にして圧力センサが形成される。
（第４の実施形態）
本実施形態は、上記の各実施形態の圧力センサを用いたマイクロフォンに係る。
図３４は、第４の実施形態に係るマイクロフォンを例示する模式的断面図である。
本実施形態に係るマイクロフォン３２０は、プリント基板３２１と、カバー３２３と、圧力センサ３１０と、を含む。プリント基板３２１は、例えばアンプなどの回路を含む。カバー３２３には、アコースティックホール３２５が設けられる。音３２９は、アコースティックホール３２５を通って、カバー３２３の内部に進入する。
圧力センサ３１０として、上記の各実施形態に関して説明した圧力センサのいずれか、及び、その変形が用いられる。
マイクロフォン３２０は、音圧に対して感応する。高感度な圧力センサ３１０を用いることにより、高感度なマイクロフォン３２０が得られる。例えば、圧力センサ３１０をプリント基板３２１の上に搭載し、電気信号線を設ける。圧力センサ３１０を覆うように、プリント基板３２１の上にカバー３２３を設ける。
本実施形態によれば、高感度なマイクロフォンを提供することができる。
（第５の実施形態）
本実施形態は、上記の各実施形態の圧力センサを用いた血圧センサに係る。
図３５（ａ）及び図３５（ｂ）は、第８の実施形態に係る血圧センサを例示する模式図である。
図３５（ａ）は、ヒトの動脈血管の上の皮膚を例示する模式的平面図である。図３５（ｂ）は、図３５（ａ）のＨ１−Ｈ２線断面図である。
本実施形態においては、圧力センサ３１０は、血圧センサ３３０として応用される。この圧力センサ３１０には、上記の各実施形態に関して説明した圧力センサのいずれか、及び、その変形が用いられる。
これにより、小さいサイズの圧力センサで高感度な圧力検知が可能となる。圧力センサ３１０を動脈血管３３１の上の皮膚３３３に押し当てることで、血圧センサ３３０は、連続的に血圧測定を行うことができる。
本実施形態によれば、高感度な血圧センサを提供することができる。
（第６の実施形態）
本実施形態は、上記の各実施形態の圧力センサを用いたタッチパネルに係る。
図３６は、第６の実施形態に係るタッチパネルを例示する模式図である。
本実施形態においては、圧力センサ３１０が、タッチパネル３４０として用いられる。この圧力センサ３１０には、上記の各実施形態に関して説明した圧力センサのいずれか、及び、その変形が用いられる。タッチパネル３４０においては、圧力センサ３１０が、ディスプレイの内部及びディスプレイの外部の少なくともいずれかに搭載される。
例えば、タッチパネル３４０は、複数の第１配線３４６と、複数の第２配線３４７と、複数の圧力センサ３１０と、制御部３４１と、を含む。
この例では、複数の第１配線３４６は、Ｙ軸方向に沿って並ぶ。複数の第１配線３４６のそれぞれは、Ｘ軸方向に沿って延びる。複数の第２配線３４７は、Ｘ軸方向に沿って並ぶ。複数の第２配線３４７のそれぞれは、Ｙ軸方向に沿って延びる。
複数の圧力センサ３１０のそれぞれは、複数の第１配線３４６と複数の第２配線３４７とのそれぞれの交差部に設けられる。圧力センサ３１０の１つは、検知のための検知要素３１０ｅの１つとなる。ここで、交差部は、第１配線３４６と第２配線３４７とが交差する位置及びその周辺の領域を含む。
複数の圧力センサ３１０のそれぞれの一端３１０ａは、複数の第１配線３４６のそれぞれと接続される。複数の圧力センサ３１０のそれぞれの他端３１０ｂは、複数の第２配線３４７のそれぞれと接続される。
制御部３４１は、複数の第１配線３４６と複数の第２配線３４７とに接続される。
例えば、制御部３４１は、複数の第１配線３４６に接続された第１配線用回路３４６ｄと、複数の第２配線３４７に接続された第２配線用回路３４７ｄと、第１配線用回路３４６ｄと第２配線用回路３４７ｄとに接続された制御回路３４５と、を含む。
圧力センサ３１０は、小型で高感度な圧力センシングが可能である。そのため、高精細なタッチパネルを実現することが可能である。
上記の各実施形態に係る圧力センサは、上記の応用の他に、気圧センサ、または、タイヤの空気圧センサなどのように、様々な圧力センサデバイスに応用することができる。
実施形態によれば、高感度の歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネルを提供することができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネルに含まれる支持部、膜部、検知部、検知素子、磁性層、磁性膜、及び中間層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネルを基にして、当業者が適宜設計変更して実施し得る全ての歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネルも、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１磁性層、 １０ｍ…磁化、 １０ｕ…検知素子、 １５…中間層、 ２０…第２磁性層、 ２０ｍ…磁化、 ２０ｕ…検知素子、 ２５…介在層、 ３０…第３磁性層、 ３０ｕ…検知素子、 ３５…中間層、 ４０…第４磁性層、 ５０…検知部、 ５０ｕ…検知素子、 ５１…積層膜、 ６０ａ…上部電極、 ６０ｂ…下部電極、 ６０ｃ…層間電極、 ６１…第１配線、 ６２…第２配線、 ６３…ビアコンタクト、 ７０ｄ…膜部、 ７０ｆｓ…膜面、 ７０ｈ…空洞部、 ７０ｒ…外縁、 ７０ｓ…支持部、 ７１…基板、 ８０…歪検知素子、 ９０…絶縁層、 ９０ｂ…絶縁層、 ９０ｄ…薄膜、 ９０ｓ…基板、 ９１ａ…ハードバイアス層、 ９１ｂ…ハードバイアス層、 ９２ａ…シールド層、 ９２ｂ…第２シールド層、 １００…キャップ層、 １００ｂ…介在層、 １０５…下地層、 １１０ａ…ピニング層、 １１０ａｌ…下部ピニング層、 １１０ａｕ…上部ピニング層、 １１０ｂ…ピン層、 １１０ｂｌ…ピン層、 １１０ｂｕ…ピン層、 １１０ｃ…磁気結合層、 １１０ｃｌ…下部磁気結合層、 １１０ｃｕ…上部磁気結合層、 １１０ｄ…ピン層、 １１０ｄｌ…ピン層、 １１０ｄｕ…ピン層、 １１５、１１５ａ〜１１５ｃ…中間層、 １１５ｌ…下部中間層、 １１５ｕ…上部中間層、 １２０、１２０ａ〜１２０ｄ…フリー層、 １２０ｌ…下部フリー層、 １２０ｕ…上部フリー層、 ３１０…圧力センサ、 ３１０ａ…一端、 ３１０ｂ…他端、 ３１０ｅ…検知要素、 ３２０…マイクロフォン、 ３２１…プリント基板、 ３２３…カバー、 ３２５…アコースティックホール、 ３２９…音、 ３３０…血圧センサ、 ３３１…動脈血管、 ３３３…皮膚、 ３４０…タッチパネル、 ３４１…制御部、 ３４５…制御回路、 ３４６…配線、 ３４６ｄ…配線用回路、 ３４７…配線、 ３４７ｄ…配線用回路、 ４１５…アンテナ、 ４１６…電気配線、 ４１７…送信回路、 ４１７ａ…コンバータ、 ４１７ｂ…マンチェスター符号化部、 ４１７ｃ…切替部、 ４１７ｄ…タイミングコントローラ、 ４１７ｅ…データ訂正部、 ４１７ｆ…同期部、 ４１７ｇ…判定部、 ４１７ｈ…電圧制御発振器、 ４１７ｒ…受信回路、 ４１８…受信部、 ４１８ａ…記憶部、 ４１８ｂ…中央演算部、 ４１８ｄ…電子機器、 ４３０…半導体回路部、 ４４０…圧力センサ、 ４５０…検知部、 ４６４…膜部、 ４６７…固定部、 ４７１…基部、 ５１２Ｄ…ドレイン、 ５１２Ｇ…ゲート、 ５１２Ｉ…素子分離絶縁層、 ５１２Ｍ…半導体層、 ５１２Ｓ…ソース、 ５１４ａ…層間絶縁膜、 ５１４ｂ…層間絶縁膜、 ５１４ｃ〜５１４ｅ…接続ピラー、 ５１４ｆ…配線部、 ５１４ｇ…配線部、 ５１４ｈ…層間絶縁膜、 ５１４ｉ…層間絶縁膜、 ５１４ｊ…接続ピラー、 ５１４ｋ…接続ピラー、 ５１４ｌ…犠牲層、 ５３１…半導体基板、 ５３２…トランジスタ、 ５５０…検知部、 ５５０ｆ…積層膜、 ５５７…配線、 ５５８…配線、 ５６１ｂｆ…絶縁膜、 ５６１ｆ…導電層、 ５６１ｆａ…接続ピラー、 ５６２ｆ…導電層、 ５６２ｆａ…接続ピラー、 ５６２ｆｂ…接続ピラー、 ５６４…膜部、 ５６５…絶縁層、 ５６５ｆ…絶縁膜、 ５６６…絶縁層、 ５６６ｆ…絶縁膜、 ５６６ｏ…開口部、 ５６６ｐ…開口部、 ５６７…固定部、 ５７０…空洞部、
Ｌｔ…厚さ、 ｃｓ…圧縮歪、 ｔｓ…引張歪、 Ｌｔ…厚さ、 Δεｒ−θ、ΔεＸ−Ｙ…異方歪、 ε、εｒ、εθ…歪

Claims (16)

  1. 膜面を有し変形可能な膜部と、
    第１検知素子と、第２検知素子と、を含む検知部と、
    を備え、
    前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられ、
    前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含み、前記第１磁性層から前記第２磁性層に向かう方向は、前記膜面に対して交差する方向に沿い、
    前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含み、前記第３磁性層から前記第４磁性層に向かう方向は、前記膜面に対して交差する方向に沿い、
    前記第４磁性層と前記膜部との間に前記第３磁性層が配置され、
    前記第２磁性層と前記膜部との間に前記第１磁性層が配置された、歪検知素子。
  2. 膜面を有し変形可能な膜部と、
    第１検知素子と、第２検知素子と、を含む検知部と、
    を備え、
    前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられ、
    前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含み、前記第１磁性層から前記第２磁性層に向かう方向は、前記膜面に対して交差する第１方向に沿い、
    前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含み、前記第３磁性層から前記第４磁性層に向かう方向は、前記第１方向に沿い、
    前記検知部は、前記第１方向に対して交差する第２方向において前記第１検知素子と並ぶ第１シールド層をさらに含む、歪検知素子。
  3. 前記第３磁性層と前記膜部との間に前記第４磁性層が配置され、
    前記第２磁性層と前記膜部との間に前記第１磁性層が配置される請求項２記載の歪検知素子。
  4. 膜面を有し変形可能な膜部と、
    第１検知素子と、第２検知素子と、を含む検知部と、
    を備え、
    前記第１検知素子は、前記膜部の一部と前記第２検知素子との間に設けられ、
    前記第１検知素子は、前記膜部の変形に応じて磁化が変化する第１磁性層と、第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含み、前記第１磁性層から前記第２磁性層に向かう方向は、前記膜面に対して交差する方向に沿い、
    前記第２検知素子は、前記膜部の前記変形に応じて磁化が変化する第３磁性層と、第４磁性層と、前記第３磁性層と前記第４磁性層との間に設けられた第２中間層と、を含み、前記第３磁性層から前記第４磁性層に向かう方向は、前記膜面に対して交差する方向に沿い、
    前記検知部は、前記第１検知素子と前記第２検知素子との間に設けられた第２シールド層をさらに含み、
    前記第３磁性層と前記膜部との間に前記第４磁性層が配置され、
    前記第２磁性層と前記膜部との間に前記第１磁性層が配置される、歪検知素子。
  5. 第１電極と、
    第２電極と、
    をさらに備え、
    前記検知部は、前記第１電極と前記第２電極との間に設けられ、
    前記第１電極と前記第２電極との間に流れる電流は、前記第１磁性層と前記第２磁性層との間を流れ、
    前記電流は、前記第３磁性層と前記第４磁性層との間に流れる請求項１〜４のいずれか１つに記載の歪検知素子。
  6. 前記第２磁性層の磁化及び前記第４磁性層の磁化は、一方向に固定された請求項１〜５のいずれか１つに記載の歪検知素子。
  7. 前記検知部は、前記第１磁性層から前記第２磁性層に向かう方向に対して交差する第２方向において前記第１検知素子と並ぶ第１バードバイアス層をさらに含む請求項１記載の歪検知素子。
  8. 前記検知部は、前記第１検知素子と前記第２検知素子との間に設けられた介在層をさらに含む請求項１〜３のいずれか１つに記載の歪検知素子。
  9. 前記検知部は、複数設けられ、
    前記複数の検知部は、前記膜部上に設けられ、
    前記複数の検知部どうしは、前記第１磁性層から前記第２磁性層に向かう方向に対して交差する方向において互いに離れた、請求項１〜８のいずれか１つに記載の歪検知素子。
  10. 前記複数の検知部は、互いに電気的に直列に接続されている請求項９記載の歪検知素子。
  11. 前記複数の検知部は、互いに電気的に並列に接続されている請求項９記載の歪検知素子。
  12. 前記複数の検知部は、互いに電気的に接続され、
    前記電気的に接続された前記検知部数は、７以上２００以下である請求項９記載の歪検知素子。
  13. 請求項１〜１２のいずれか１つに記載の歪検知素子と、
    前記膜部を支持する支持部と、
    を備えたセンサ。
  14. 請求項１３記載のセンサを備えたマイクロフォン。
  15. 請求項１３記載のセンサを備えた血圧センサ。
  16. 請求項１３記載のセンサを備えたタッチパネル。
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