JP6194426B2 - オプトエレクトロニクス部品およびその製造方法 - Google Patents

オプトエレクトロニクス部品およびその製造方法 Download PDF

Info

Publication number
JP6194426B2
JP6194426B2 JP2016532670A JP2016532670A JP6194426B2 JP 6194426 B2 JP6194426 B2 JP 6194426B2 JP 2016532670 A JP2016532670 A JP 2016532670A JP 2016532670 A JP2016532670 A JP 2016532670A JP 6194426 B2 JP6194426 B2 JP 6194426B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor chip
optoelectronic
housing
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016532670A
Other languages
English (en)
Other versions
JP2016527729A (ja
Inventor
パトリック クロモティス
パトリック クロモティス
エマニュエル ホフマン
エマニュエル ホフマン
ルートヴィヒ ペイケル
ルートヴィヒ ペイケル
トルステン バーデ
トルステン バーデ
シモーヌ キーナー
シモーヌ キーナー
クリスティン グロッセ
クリスティン グロッセ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2016527729A publication Critical patent/JP2016527729A/ja
Application granted granted Critical
Publication of JP6194426B2 publication Critical patent/JP6194426B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Description

本発明は、オプトエレクトロニクス部品およびその製造方法に関する。
銅で構成された埋め込まれたリードフレーム部を有するハウジングを有するオプトエレクトロニクス半導体チップを備えるオプトエレクトロニクス部品を形成することが知られている。そのようなオプトエレクトロニクス部品の場合、上記オプトエレクトロニクス半導体チップは、リードフレーム部上に配置され、ポッティング材料内に埋め込まれている。そのようなオプトエレクトロニクス部品の上記リードフレーム部の銅がポッティング材料を通ってオプトエレクトロニクス半導体チップのｐｎ接合まで拡散し得ることが知られている。上記拡散した銅は、オプトエレクトロニクス半導体チップを劣化させ得る。
オプトエレクトロニクス部品を提供することが本発明の目的の１つである。かかる目的は、請求項１の特徴を含むオプトエレクトロニクス部品によって達成される。オプトエレクトロニクス部品の製造方法を特定することが本発明のさらなる目的である。かかる目的は、請求項８の特徴を含む方法によって達成される。様々な発展形態を従属請求項において特定する。
オプトエレクトロニクス部品は、導電性の第１の接触部を有するハウジング、および、第１の接触部上に配置されたオプトエレクトロニクス半導体チップを備える。このオプトエレクトロニクス部品では、オプトエレクトロニクス半導体チップおよび第１の接触部は、シリコーンを含む第１の層によって少なくとも部分的に被覆されている。ＳｉＯ２を含む第２の層が第１の層の表面に配置されている。第３の層が第２の層の上方に配置されている。有利なことに、本オプトエレクトロニクス部品のＳｉＯ２を含む第２の層は、拡散バリアとして使用されることができる。特に、ＳｉＯ２を含む第２の層は、銅の拡散バリアとして機能することができる。その結果、有利なことに、銅がオプトエレクトロニクス半導体チップのｐｎ接合へ拡散することを低減することができるかまたは回避することができる。その結果、有利なことに、オプトエレクトロニクス半導体チップの拡散した銅によって起こり得る劣化を低減することができるかまたは回避することができる。
本オプトエレクトロニクス部品の一実施形態では、第１の接触部は銅を含む。その結果、有利なことに、第１の接触部は高い導電性を有する。また、かかる高い導電性により有利なことに、第１の接触部は、はんだ付けによって電気的に接触されることができる。
本オプトエレクトロニクス部品一実施形態では、ハウジングはハウジングフレームを有する。この場合、第１の接触部は、ハウジングフレーム内に埋め込まれている。ハウジンフレームは、エポキシ樹脂等のプラスチックまたはセラミックス等を含むことができる。本オプトエレクトロニクス部品のハウジングフレームは、成形工程によって、または、スピンドルディスペンサ、噴射装置（jetter）、もしくは、時間−圧力ディスペンサ（time-pressure dispenser）を用いたポッティング工程等によって製造されることができる。
本オプトエレクトロニクス部品の一実施形態では、ハウジングはキャビティを有する。この場合、第１の接触部は、キャビティの基底領域内に配置されている。この場合、本オプトエレクトロニクス部品のオプトエレクトロニクス半導体チップもハウジングのキャビティ内に配置されることができ、キャビティ内で外部からの機械的影響によるダメージから保護されることができる。キャビティは追加的に、オプトエレクトロニクス部品の光反射体等を形成することができる。有利なことに、オプトエレクトロニクス部品の第１の接触部およびオプトエレクトロニクス半導体チップの上方に配置された第１の層、第２の層、および、第３の層は、技術的経費をほとんど必要とせずにキャビティ内に配置されることができる。オプトエレクトロニクス部品の第３の層は、オプトエレクトロニクス半導体チップの機械的保護のために使用されることができる。しかしながら、第３の層はまた、さらなる機能を果たすこともできる。一例を挙げると、第３の層は、オプトエレクトロニクス部品のオプトエレクトロニクス半導体チップによって出射された電磁放射の波長を変換することができる。
本オプトエレクトロニクス部品の一実施形態では、第１の層の厚さは、１μｍ〜１００μｍ、好ましくは５μｍ〜２０μｍである。一例を挙げると、オプトエレクトロニクス部品の第１の層の厚さを１０μｍとすることができる。このように、有利なことに、第１の層が非常に薄いため、第１の層内において銅は非常にわずかな程度にのみ拡散することができる。
本オプトエレクトロニクス部品の一実施形態では、第２の層の厚さは、１０ｎｍ〜１μｍ、好ましくは５０ｎｍ〜２００ｎｍである。一例を挙げると、オプトエレクトロニクス部品の第２の層の厚さを１００ｎｍとすることができる。この場合、有利なことに、オプトエレクトロニクス部品の第２の層は、銅の拡散バリアとして機能する。
本オプトエレクトロニクス部品の一実施形態では、ハウジングは、導電性の第２の接触部を有し、この第２の接触部は第１の接触部から電気的に絶縁されている。この場合、オプトエレクトロニクス半導体チップと第２の接触部との間に電気接続部が存在する。オプトエレクトロニクス半導体チップと第２の接触部と間の電気接続部は、ボンドワイヤ等によって形成されることができる。この場合、有利なことに、オプトエレクトロニクス部品のオプトエレクトロニクス半導体チップは、第１の接触部および第２の接触部を介して電気的に駆動されることができる。
オプトエレクトロニクス部品の製造方法は、導電性の第１の接触部を有するハウジングを設けるステップと、第１の接触部上にオプトエレクトロニクス半導体チップを配置するステップと、シリコーンを含む第１の層をオプトエレクトロニクス半導体チップおよび第１の接触部上に少なくとも部分的に配置するステップと、ＳｉＯ２を含む第２の層を第１の層の表面に形成するステップと、第３の層を第２の層の上方に配置するステップと、を含む。有利なことに、かかる方法によってＳｉＯ２を含む第２の層が拡散バリア、特に銅の拡散バリアとして機能するオプトエレクトロニクス部品を製造することができる。かかる拡散バリアが一体化されていることによって、本方法によって得られるオプトエレクトロニクス部品では、オプトエレクトロニクス部品のオプトエレクトロニクス半導体チップの銅の拡散による劣化は低減される。
本方法の一実施形態では、第２の層を形成するステップを第１の層の一部を変化させることによって実行する。その結果、有利なことに、第２の層の製造を特に単純に行うことができる。特に、第２の層を成膜するための専用のプロセスステップが第２の層を製造するために必要とされない。
本方法の一実施形態では、第１の層の一部を変化させることは、酸化によって実行される。この場合、第１の層が含有するＳｉをＳｉＯ２に変化させる。
本方法の一実施形態では、第１の層の一部を変化させることは、プラズマ処理によって実行される。有利なことに、プラズマ処理は、第１の層が含有するＳｉをＳｉＯ２に変化させることに適している。この場合、プラズマは、第２の層が第１の層の表面に形成されるように第１の層の表面に実質的に作用する。
本方法の一実施形態では、第１の層を配置するステップをポッティング法または噴射法（jetting）によって実行する。その結果、有利なことに、費用効果が高く、再現可能な第１の層を配置する工程を行うことができる。その結果、有利なことに、本方法は大量生産に適している。
本発明の上記性質、特徴、および、利点、ならびにそれらの実現方法は、図面に関連して詳細に説明される例示的な実施形態の以下の記述に関連してさらに明らかとなり、またさらに明確に理解される。
オプトエレクトロニクス部品の概略断面図である。
図１は、オプトエレクトロニクス部品１００の一部の概略断面側面図を示す。オプトエレクトロニクス部品１００を発光ダイオード部品等とすることができる。
オプトエレクトロニクス部品１００は、ハウジング２００を備える。ハウジング２００は、上面２０１、および、上面２０１とは反対側に位置する下面２０２を有する。オプトエレクトロニクス部品１００のハウジング２００は、ハウジングフレーム４００、および、ハウジングフレーム４００内に埋め込まれたリードフレーム３００を備える。ハウジングフレーム４００は、エポキシ樹脂等の電気絶縁性プラスチック材料またはセラミックス等を含むことができる。ハウジングフレーム４００は、成形工程によって、または、スピンドルディスペンサ、噴射装置、もしくは、時間−圧力ディスペンサを用いたポッティング工程によって製造されることができる。
リードフレーム３００は、金属等の導電性材料を含む。特に、リードフレーム３００は銅を含むことができる。銅には良好な導電性を有する利点があり、はんだ付けによる電気的接触に適している。
リードフレーム３００は、上面３０１、および、上面３０１とは反対側に位置する下面３０２を有する。リードフレーム３００は、第１の接触部３１０と第２の接触部３２０とにさらに分割されている。第１の接触部３１０および第２の接触部３２０は、物理的に互いに離間し、かつ、電気的に互いに絶縁されている。接触部３１０，３２０をリードフレーム部ということもできる。
リードフレーム３００の接触部３１０，３２０は、リードフレーム３００の上面３０１および下面３０２の両面が少なくとも部分的にハウジングフレーム４００の材料によって被覆されるようにハウジングフレーム４００内に埋め込まれている。図示の例では、リードフレーム３００の下面３０２は、ハウジングフレーム４００の材料によって完全に被覆されている。リードフレーム３００の第１の接触部３１０および第２の接触部３２０のいずれにおいても、上面３０１はハウジングフレーム４００の材料によって部分的に被覆され、部分的に露出している。
オプトエレクトロニクス部品１００のハウジング２００は、ハウジングの上面２０１にキャビティ４１０を有する。キャビティ４１０は、ハウジング２００の上面２０１におけるハウジングフレーム４００内の凹部（depression）として形成されている。ハウジング２００の上面２０１において、キャビティ４１０は、例えば円板状または矩形の断面を有することができる。図１の断面図では、キャビティ４１０は、ハウジング２００の上面２０１から角錐台状に次第に幅が狭くなっている。しかしながら、キャビティ４１０を円柱状または他の形状にすることもできる。
オプトエレクトロニクス部品１００のハウジング２００のキャビティ４１０は、基底領域４２０および周囲の壁部４３０を有する。壁部４３０は、ハウジングフレーム４００の材料によって形成されている。壁部４３０は、キャビティ４１０の側面を形成している。オプトエレクトロニクス部品１００のハウジング２００のキャビティ４１０の壁部４３０は、オプトエレクトロニクス部品１００によって出射された電磁放射を集めることに使用される反射体を形成することができる。基底領域４２０は、キャビティ４１０の基底面を形成している。リードフレーム３００の第１の接触部３１０および第２の接触部３２０の上面３０１の一部は、ハウジング２００のキャビティ４１０の基底領域４２０において露出している。
オプトエレクトロニクス部品１００は、オプトエレクトロニクス半導体チップ５００をさらに備える。オプトエレクトロニクス半導体チップ５００を発光ダイオードチップ（ＬＥＤチップ）等とすることができる。オプトエレクトロニクス半導体チップ５００は、上面５０１、および、上面５０１とは反対側に位置する下面５０２を有する。オプトエレクトロニクス半導体チップ５００の上面５０１は、オプトエレクトロニクス半導体チップ５００の放射出射面を形成している。オプトエレクトロニクス半導体チップ５００は、放射出射面を形成する上面５０１において可視光等の電磁放射を出射するように設計されている。
オプトエレクトロニクス半導体チップ５００の第１の電気コンタクトパッド５１０がオプトエレクトロニクス半導体チップ５００の上面５０１に形成されている。第２の電気コンタクトパッド５２０がオプトエレクトロニクス半導体チップ５００の下面５０２に形成されている。オプトエレクトロニクス半導体チップ５００によって電磁放射を出射するために、第１の電気コンタクトパッド５１０および第２の電気コンタクトパッド５２０を介して、オプトエレクトロニクス半導体チップ５００に電圧を印加することができる。
オプトエレクトロニクス半導体チップ５００は、オプトエレクトロニクス部品１００のハウジング２００のキャビティ４１０内に配置されている。オプトエレクトロニクス半導体チップ５００は、キャビティ４１０の基底領域４２０において、リードフレーム３００の第１の接触部３１０の上面３０１に配置されている。この場合、オプトエレクトロニクス半導体チップ５００の下面５０２は、第１の接触部３１０の上面３０１に対向している。オプトエレクトロニクス半導体チップ５００は、第１の接触部３１０に電気接続部５３０によって接続されている。電気接続部５３０は、オプトエレクトロニクス半導体チップ５００の下面５０２におけるオプトエレクトロニクス半導体チップ５００の第２の電気コンタクトパッド５２０と第１の接触部３１０の電気的接触を形成している。電気的接続部５３０は、はんだ等によって形成されることができる。
オプトエレクトロニクス半導体チップ５００の第１の電気コンタクトパッド５１０は、オプトエレクトロニクス半導体チップ５００の上面５０１に形成され、オプトエレクトロニクス部品１００のハウジング２００のリードフレーム３００の第２の接触部３２０にボンドワイヤ５４０によって電気接続している。この場合、ボンドワイヤ５４０は好ましくは、完全にハウジング２００のキャビティ４１０内で伸長している。ボンドワイヤ５４０の代わりに、他の電気接続部をオプトエレクトロニクス半導体チップ５００の第１の電気コンタクトパッド５１０とオプトエレクトロニクス部品１００のハウジング２００の第２の接触部３２０との間に設けることもできる。
オプトエレクトロニクス半導体チップ５００と、オプトエレクトロニクス部品１００のハウジング２００のキャビティ４１０の基底領域４２０と、壁部４３０の一部とが第１の層６１０によって被覆されている。この場合、第１の層６１０は好ましくは、オプトエレクトロニクス半導体チップ５００の上面５０１全体、および、オプトエレクトロニクス半導体チップ５００の上面５０１と下面５０２との間に延在するオプトエレクトロニクス半導体チップ５００の側面を被覆している。さらに、第１の層６１０は好ましくは、リードフレーム３００の第１の接触部３１０および第２の接触部３２０の上面３０１の、ハウジング２００のキャビティ４１０の基底領域４２０において露出している部分を被覆している。第１の層６１０は好ましくは、連続的かつ閉じた層を形成している。
第１の層６１０はシリコーンを含む。第１の層６１０は、ポッティング法または噴射法等によって設けられている。この場合、噴射法は、第１の層６１０の材料をノズルを通して圧力をかけて塗布する方法を意味する。好ましくは、第１の層６１０は、オプトエレクトロニクス半導体チップ５００をキャビティ４１０内に配置した後、かつ、ボンドワイヤ５４０を配置した後に設けられている。
第１の層６１０は、厚さ６１１を有する。厚さ６１１は好ましくは、１μｍ〜１００μｍである。第１の層６１０の厚さ６１１は特に好ましくは、５μｍ〜２０μｍである。一例を挙げると、第１の層６１０の厚さ６１１を１０μｍとすることができる。したがって、第１の層６１０の厚さは、オプトエレクトロニクス半導体チップ５００の寸法、および、ハウジング２００のキャビティ４１０の寸法に比して小さい。
第２の層６２０が第１の層６１０の表面６１２に配置されている。第２の層６２０はＳｉＯ２を含む。第２の層６２０は、厚さ６２１を有する。第２の層６２０の厚さ６２１は好ましくは、１０ｎｍ〜１μｍである。第２の層６２０の厚さ６２１は特に好ましくは、５０ｎｍ〜２００ｎｍである。一例を挙げると、第２の層６２０の厚さ６２１を１００ｎｍとすることができる。
第２の層６２０は好ましくは、第１の層６１０の表面６１２に位置している第１の層６１０の一部を変化させることによって形成されている。この場合、第１の層６１０の一部の材料が部分的に酸化されている。この場合、第１の層６１０のＳｉがＳｉＯ２に変化されている。好ましくは、第１の層６１０の表面６１２に位置している第１の層６１０の一部を変化させることはプラズマ処理によって実行されている。第１の層６１０の材料の一部を変化させることによって第２の層６２０を形成する工程をガラス化ということもできる。
第３の層６３０が第２の層６２０の上方に配置されている。好ましくは、第３の層６３０は、ほぼ完全にキャビティ４１０を充填している。この場合、第３の層６３０の厚さは、第１の層６１０の厚さ６１１および第２の層６２０の厚さ６２１よりも相当に大きな厚さであることができる。好ましくは、オプトエレクトロニクス半導体チップ５００およびボンドワイヤ５４０は、ほぼ完全に第３の層６３０の材料内に埋め込まれている。その結果、第３の層６３０は、オプトエレクトロニクス半導体チップ５００およびボンドワイヤ５４０を外部からの機械的影響によるダメージから保護する。
第３の層６３０はシリコーンを含むことができ、また、ポッティング法等によってキャビティ４１０内に導入されていてもよい。第３の層６３０はまた、オプトエレクトロニクス半導体チップ５００によって出射された電磁放射の波長を変換するために設けられた、埋め込まれた波長変換粒子を含むこともできる。この目的のために、埋め込まれた波長変換粒子は、第１の波長の電磁放射を吸収することができ、次いで、第２の波長の（通常は、より長波長の）電磁放射を出射することができる。波長変換粒子は、有機蛍光体または無機蛍光体を含むことができる。波長変換粒子はまた、量子ドットを含むこともできる。
第１の層６１０、第２の層６２０、および、第３の層６３０は共に、オプトエレクトロニクス部品１００のポッティング部６００を形成している。
オプトエレクトロニクス部品１００のポッティング部６００のＳｉＯ２を含む第２の層６２０は、拡散バリアを形成している。特に第２の層６２０は、銅の拡散バリアを形成している。オプトエレクトロニクス部品１００のハウジング２００のリードフレーム３００の接触部３１０，３２０から放出された銅は、第２の層６２０を通って侵入することができないか、または、わずかな程度にのみ第２の層６２０を通って侵入することができる。これによって、リードフレーム３００の接触部３１０，３２０から放出された銅がポッティング部６００を通って、オプトエレクトロニクス半導体チップ５００の上面５０１近傍に配置されたオプトエレクトロニクス半導体チップ５００のｐｎ接合まで拡散することを防止する。銅のオプトエレクトロニクス半導体チップ５００のｐｎ接合への拡散は、オプトエレクトロニクス半導体チップ５００の劣化を助長し得る。第２の層６２０によって形成された拡散バリアは、そのような銅の拡散によって引き起こされるオプトエレクトロニクス半導体チップ５００の劣化を防止するかまたは低減する。
好ましい例示的な実施形態に基づき、本発明を図示し、詳細に説明した。しかしながら、本発明は、上述の例に限定されない。また、当業者であれば、開示した例に基づき、本発明の保護範囲から逸脱することなく、他の変形形態を得ることができる。
本願は、独国特許出願第１０２０１３２１５６５０．２号の優先権を主張し、その開示内容は参照によって本明細書に援用される。
１００ オプトエレクトロニクス部品
２００ ハウジング
２０１ 上面
２０２ 下面
３００ リードフレーム
３０１ 上面
３０２ 下面
３１０ 第１の接触部
３２０ 第２の接触部
４００ ハウジングフレーム
４１０ キャビティ
４２０ 基底領域
４３０ 壁部
５００ オプトエレクトロニクス半導体チップ
５０１ 上面
５０２ 下面
５１０ 第１の電気コンタクトパッド
５２０ 第２の電気コンタクトパッド
５３０ 電気接続部
５４０ ボンドワイヤ
６００ ポッティング部
６１０ 第１の層
６１１ 厚さ
６１２ 表面
６２０ 第２の層
６２１ 厚さ
６３０ 第３の層

Claims (12)

  1. 導電性の第１の接触部（３１０）を有するハウジング（２００）と、
    前記第１の接触部（３１０）上に配置されたオプトエレクトロニクス半導体チップ（５００）と、を備え、
    前記オプトエレクトロニクス半導体チップ（５００）および前記第１の接触部（３１０）は、シリコーンを含む第１の層（６１０）によって少なくとも部分的に被覆され、
    ＳｉＯ２を含む第２の層（６２０）が前記第１の層（６１０）の表面（６１２）に配置され、
    前記第２の層（６２０）の厚さ（６２１）は、１０ｎｍ〜１μｍであり、
    第３の層（６３０）が前記第２の層（６２０）の上方に配置され、
    前記第１の層（６１０）の厚さ（６１１）は、１μｍ〜１００μｍである、
    オプトエレクトロニクス部品（１００）。
  2. 前記第１の層（６１０）の厚さ（６１１）は、５μｍ〜２０μｍである、
    請求項１に記載のオプトエレクトロニクス部品（１００）。
  3. 前記第１の接触部（３１０）は、銅を含む、請求項１または２に記載のオプトエレクトロニクス部品（１００）。
  4. 前記ハウジング（２００）は、ハウジングフレーム（４００）を有し、
    前記第１の接触部（３１０）は、前記ハウジングフレーム（４００）内に埋め込まれている、請求項１〜３のいずれか一項に記載のオプトエレクトロニクス部品（１００）。
  5. 前記ハウジング（２００）は、キャビティ（４１０）を有し、
    前記第１の接触部（３１０）は、前記キャビティ（４１０）の基底領域（４２０）内に配置されている、請求項１〜４のいずれか一項に記載のオプトエレクトロニクス部品（１００）。
  6. 前記第２の層（６２０）の厚さ（６２１）は、５０ｎｍ〜２００ｎｍである、請求項１〜５のいずれか一項に記載のオプトエレクトロニクス部品（１００）。
  7. 前記ハウジング（２００）は、前記第１の接触部（３１０）から電気的に絶縁された導電性の第２の接触部（３２０）を有し、
    前記オプトエレクトロニクス半導体チップ（５００）と前記第２の接触部（３２０）との間に電気接続部（５４０）が存在する、請求項１〜６のいずれか一項に記載のオプトエレクトロニクス部品（１００）。
  8. − 導電性の第１の接触部（３１０）を有するハウジング（２００）を設けるステップと；
    − オプトエレクトロニクス半導体チップ（５００）を前記第１の接触部（３１０）上に配置するステップと；
    − シリコーンを含む第１の層（６１０）を前記オプトエレクトロニクス半導体チップ（５００）および前記第１の接触部（３１０）上に少なくとも部分的に配置するステップと；
    − ＳｉＯ２を含む第２の層（６２０）を前記第１の層（６１０）の表面（６１２）に形成するステップであって、前記第２の層（６２０）を形成することは、前記第１の層（６１０）の一部を変化させることによって実行される、ステップと；
    − 第３の層（６３０）を前記第２の層（６２０）の上方に配置するステップと、を含み、
    前記第１の層（６１０）の厚さ（６１１）は、１μｍ〜１００μｍである、
    オプトエレクトロニクス部品（１００）の製造方法。
  9. 前記第１の層（６１０）の厚さ（６１１）は、５μｍ〜２０μｍである、
    請求項８に記載のオプトエレクトロニクス部品（１００）の製造方法。
  10. 前記第１の層（６１０）の前記一部を変化させることは、酸化によって実行される、請求項８または９に記載の方法。
  11. 前記第１の層（６１０）の前記一部を変化させることは、プラズマ処理によって実行される、請求項８〜１０のいずれか一項に記載の方法。
  12. 前記第１の層（６１０）を配置するステップは、ポッティング法または噴射法によって実行される、請求項８〜１１のいずれか一項に記載の方法。
JP2016532670A 2013-08-08 2014-08-05 オプトエレクトロニクス部品およびその製造方法 Active JP6194426B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102013215650.2 2013-08-08
DE102013215650.2A DE102013215650B4 (de) 2013-08-08 2013-08-08 Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
PCT/EP2014/066852 WO2015018843A1 (de) 2013-08-08 2014-08-05 Optoelektronisches bauelement und verfahren zu seiner herstellung

Publications (2)

Publication Number Publication Date
JP2016527729A JP2016527729A (ja) 2016-09-08
JP6194426B2 true JP6194426B2 (ja) 2017-09-06

Family

ID=51265706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016532670A Active JP6194426B2 (ja) 2013-08-08 2014-08-05 オプトエレクトロニクス部品およびその製造方法

Country Status (5)

Country Link
US (1) US9564566B2 (ja)
JP (1) JP6194426B2 (ja)
CN (1) CN105431952B (ja)
DE (1) DE102013215650B4 (ja)
WO (1) WO2015018843A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575778B (zh) * 2014-05-07 2017-03-21 新世紀光電股份有限公司 發光二極體封裝結構
US10622522B2 (en) * 2014-09-05 2020-04-14 Theodore Lowes LED packages with chips having insulated surfaces
DE102015107515A1 (de) 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Verfahren zum Bearbeiten eines Leiterrahmens und Leiterrahmen
WO2019042559A1 (en) * 2017-08-31 2019-03-07 Osram Opto Semiconductors Gmbh OPTOELECTRONIC COMPONENT
CN107731758B (zh) * 2017-09-13 2019-12-06 厦门市三安光电科技有限公司 一种半导体元件的固晶方法及半导体元件
JP7193532B2 (ja) 2017-10-19 2022-12-20 ルミレッズ リミテッド ライアビリティ カンパニー 発光デバイスパッケージ
TWI648878B (zh) * 2018-05-15 2019-01-21 東貝光電科技股份有限公司 Led發光源、led發光源之製造方法及其直下式顯示器
DE102019118543B4 (de) * 2019-07-09 2023-02-16 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Anordnung von elektronischen halbleiterbauelementen und verfahren zum betrieb einer anordnung von elektronischen halbleiterbauelementen

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729897A (ja) * 1993-06-25 1995-01-31 Nec Corp 半導体装置の製造方法
DE102006008308A1 (de) * 2006-02-23 2007-08-30 Clariant International Limited Polysilazane enthaltende Beschichtungen zur Vermeidung von Zunderbildung und Korrosion
JP4973011B2 (ja) * 2006-05-31 2012-07-11 豊田合成株式会社 Ｌｅｄ装置
JP5233087B2 (ja) * 2006-06-28 2013-07-10 日亜化学工業株式会社 発光装置およびその製造方法、パッケージ、発光素子実装用の基板
US7967476B2 (en) * 2007-07-04 2011-06-28 Nichia Corporation Light emitting device including protective glass film
JP5630948B2 (ja) * 2007-07-04 2014-11-26 日亜化学工業株式会社 発光装置
SG153673A1 (en) 2007-12-10 2009-07-29 Tinggi Tech Private Ltd Fabrication of semiconductor devices
US8471283B2 (en) * 2008-02-25 2013-06-25 Kabushiki Kaisha Toshiba White LED lamp, backlight, light emitting device, display device and illumination device
JP2010239043A (ja) * 2009-03-31 2010-10-21 Citizen Holdings Co Ltd Ｌｅｄ光源及びｌｅｄ光源の製造方法
TWI374996B (en) 2009-04-15 2012-10-21 Semi Photonics Co Ltd Light emitting device with high cri and high luminescence efficiency
JP2011204986A (ja) * 2010-03-26 2011-10-13 Showa Denko Kk ランプおよびランプの製造方法
JP2012019062A (ja) * 2010-07-08 2012-01-26 Shin Etsu Chem Co Ltd 発光半導体装置、実装基板及びそれらの製造方法
JP5563440B2 (ja) 2010-12-24 2014-07-30 株式会社朝日ラバー 樹脂レンズ、レンズ付ｌｅｄ装置及びレンズ付ｌｅｄ装置の製造方法

Also Published As

Publication number Publication date
CN105431952A (zh) 2016-03-23
DE102013215650A1 (de) 2015-03-05
DE102013215650B4 (de) 2021-10-28
WO2015018843A1 (de) 2015-02-12
CN105431952B (zh) 2018-05-18
US20160190410A1 (en) 2016-06-30
US9564566B2 (en) 2017-02-07
JP2016527729A (ja) 2016-09-08

Similar Documents

Publication Publication Date Title
JP6194426B2 (ja) オプトエレクトロニクス部品およびその製造方法
CN106663659B (zh) 可表面安装的半导体器件及其制造方法
TWI446593B (zh) 光電半導體組件之製造方法及光電半導體組件
TWI381555B (zh) 發光二極體封裝結構與發光元件
JP6099764B2 (ja) オプトエレクトロニクス半導体部品を製造する方法およびオプトエレクトロニクス半導体部品
US20070018191A1 (en) Side view LED with improved arrangement of protection device
JP6204577B2 (ja) オプトエレクトロニクス部品およびその製造方法
US20160276545A1 (en) Electronic component and method for producing an electronic component
US20180233643A1 (en) Semiconductor device package and a method of manufacturing the same
EP2228843B1 (en) Light emitting device package
US9935250B2 (en) Optoelectronic component and method of production thereof
US10629781B2 (en) Semiconductor element and method for production thereof
JP2018518039A (ja) オプトエレクトロニクス部品アレイおよび複数のオプトエレクトロニクス部品アレイを製造する方法
JP6261720B2 (ja) オプトエレクトロニクス素子およびオプトエレクトロニクス素子の製造方法
TWI509848B (zh) 發光二極體封裝結構及其製造方法
KR20130051206A (ko) 발광소자 모듈
US8907369B2 (en) Optoelectronic semiconductor component
JP6502438B2 (ja) オプトエレクトロニクス部品およびその製造方法
JP2016533641A (ja) オプトエレクトロニクス部品及びその製造方法
US10763406B2 (en) Semiconductor component comprising a first and a second shaped body and method for producing a semiconductor component comprising a first and a second shaped body
TW201448286A (zh) 發光二極體封裝結構及其製造方法
TWI521745B (zh) 發光二極體封裝結構及其製造方法
TW201442298A (zh) 發光二極體封裝結構及其製造方法
JP2018511176A (ja) オプトエレクトロニクス部品およびその製造方法
KR20160059451A (ko) 패키지 구조체 및 그 제조 방법, 및 캐리어

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170814

R150 Certificate of patent or registration of utility model

Ref document number: 6194426

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250