JP6128046B2 - 実装基板および電子機器 - Google Patents

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Description

本技術は、配線基板の配線ピッチと、配線基板上の配線層の配線ピッチとが異なる実装基板、およびそれを備えた電子機器に関する。
特許文献１には、格子状に配置された信号線および走査線をオンオフすることにより、信号線と走査線との交点に設けられた各ＬＥＤ（Light Emitting Diode）を駆動する表示装置が開示されている。この駆動方法では、走査線の順次走査によって映像表示がなされるので、表示輝度を高くすることが容易ではない。そこで、例えば、特許文献２に記載されているように、画素ごとにＬＥＤと駆動ＩＣを設け、各ＬＥＤをアクティブ駆動することが考えられる。
特開２００９−３７１６４号公報 特開２００３−１１５６１３号公報
特許文献２に記載の方法では、駆動ＩＣに接続する多くの配線を、配線基板上の配線層の表面（実装面）に設けることが必要となるので、実装面の配線ピッチが狭くなる。しかし、配線基板は、ビア接合を利用した積層基板であるので、実装面の配線ピッチに応じて配線基板の配線ピッチを狭くすることは技術的な側面またはコストの側面から容易ではない。そのため、実装面の配線ピッチと配線基板の配線ピッチとが乖離するような場合には、例えば、配線層を多層にして、実装面の配線ピッチと配線基板の配線ピッチとの中間値を採る配線ピッチの層を設けることが考えられる。ただし、そのようにした場合には、配線層を多層にした分だけコストが増大してしまう。
なお、このような問題は、表示装置の分野だけでなく、配線基板の配線ピッチと、配線基板上の配線層の配線ピッチとが異なる分野において生じ得るものである。
本技術はかかる問題点に鑑みてなされたもので、その目的は、配線基板上の配線層を多層にすることなく、実装面の配線ピッチを狭くすることの可能な実装基板およびそれを備えた電子機器を提供することにある。
本技術の実装基板は、配線基板と、配線基板の上面に接して形成された微細Ｌ／Ｓ(line and space)層と、微細Ｌ／Ｓ層の上面に行列状に配置された複数の素子とを備えている。配線基板は、層内で所定の方向に延在する複数の第１配線と、第１配線ごとに複数設けられ、かつ複数の素子の配列周期の整数倍の周期で配置された複数のビアとを有している。微細Ｌ／Ｓ層は、ビアごとに１つ以上設けられた複数の第２配線と、絶縁層とを有している。絶縁層は、各第２配線と、配線基板の上面との間に設けられており、各第２配線と、配線基板の上面とに接している。微細Ｌ／Ｓ層のＬ／Ｓは、複数の第１配線のＬ／Ｓよりも小さくなっている。隣り合う複数の素子が、１または複数の第２配線を介して、共通のビアに電気的に接続されている。Ｌ／Ｓとは、面内で最も狭い配線ピッチを指している。
本技術の電子機器は、１または複数の上記実装基板と、１または複数の上記実装基板を制御する制御回路とを備えている。
本技術の実装基板および電子機器では、配線基板において、層内で所定の方向に延在する第１配線ごとに複数のビアが設けられており、第１配線ごとに設けられた複数のビアが、複数の素子の配列周期の整数倍の周期で配置されている。そして、微細Ｌ／Ｓ層上で隣り合う複数の素子が、微細Ｌ／Ｓ層内の１または複数の第２配線を介して、共通のビアに電気的に接続されている。このように、隣り合う複数の素子でビアを共有することにより、素子ごとにビアを設けた場合と比べて、１つの素子あたりに必要となるビアの数が少なくなる。その結果、配線基板上の微細Ｌ／Ｓ層のＬ／Ｓを、配線基板内の複数の第１配線のＬ／Ｓよりも小さくした場合に、配線基板上の配線層の数を１つとすることができる。
本技術の実装基板および電子機器によれば、隣り合う複数の素子でビアを共有することにより、素子ごとにビアを設けた場合と比べて、１つの素子あたりに必要となるビアの数を少なくしたので、配線基板上の配線層を多層にすることなく、実装面の配線ピッチを狭くすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本技術の第１の実施の形態に係る表示装置の斜視構成の一例を表す図である。 図１の実装基板の斜視構成の一例を表す図である。 図２のユニット基板の斜視構成の一例を表す図である。 図３のセルにおける回路構成の一例を表す図である。 図４の発光素子の平面構成の一例を表す図である。 図４の駆動ＩＣの平面構成の一例を表す図である。 図３のセルの断面構成の一例を表す図である。 図３のセルの配線レイアウトの一例を表す図である。 図７のセルの製造方法の一例を表す図である。 図９に続く工程の一例を表す図である。 図１０に続く工程の一例を表す図である。 図１１に続く工程の一例を表す図である。 図１２に続く工程の一例を表す図である。 図３のセルの配線レイアウトの一変形例を表す図である。 本技術の第２の実施の形態に係る照明装置の斜視構成の一例を表す図である。 本技術の第３の実施の形態に係る受光装置の斜視構成の一例を表す図である。 図１の表示装置の斜視構成の一変形例を表す図である。 図１５の照明装置の斜視構成の一変形例を表す図である。 図１６の受光装置の斜視構成の一変形例を表す図である。
以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（表示装置）
２．変形例（表示装置）
３．第２の実施の形態（照明装置）
４．変形例（照明装置）
５．第３の実施の形態（受光装置）
６．各実施の形態に共通の変形例
＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る表示装置１の斜視構成の一例を表す。表示装置１は、いわゆるＬＥＤディスプレイと呼ばれるものであり、表示画素としてＬＥＤが用いられたものである。表示装置１は、例えば、図１に示したように、表示パネル１０と、表示パネル１０（具体的には後述するセル１０Ｅ）を制御する制御回路２０とを備えている。
（表示パネル１０）
表示パネル１０は、実装基板１０Ａと、対向基板１０Ｂとを互いに重ね合わせたものである。対向基板１０Ｂの表面が映像表示面となっており、中央部分に表示領域を有し、その周囲に、非表示領域であるフレーム領域を有している。対向基板１０Ｂは、例えば、所定の間隙を介して、実装基板１０Ａと対向する位置に配置されている。なお、対向基板１０Ｂが、実装基板１０Ａの上面に接していてもよい。対向基板１０Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、透明樹脂基板、または透明樹脂フィルムなどを有している。
（実装基板１０Ａ）
図２は、実装基板１０Ａの斜視構成の一例を表す。実装基板１０Ａは、例えば、図２に示したように、タイル状に配置された複数のユニット基板１０Ｃで構成されている。図３は、ユニット基板１０Ｃの斜視構成の一例を表す。ユニット基板１２Ｃは、例えば、タイル状に配置された複数のセル１０Ｅと、各セル１０Ｅを支持する支持基板１０Ｄとを有している。各ユニット基板１０Ｃは、さらに、制御基板（図示せず）を有している。制御基板は、例えば、後述の各電極パッド３４を介して、各セル１０Ｅと電気的に接続されている。支持基板１０Ｄは、例えば、金属フレーム、もしくは、配線基板などで構成されている。支持基板１０Ｄが配線基板で構成されている場合には、制御基板を兼ねることも可能である。このとき、支持基板１０Ｄおよび制御基板の少なくとも一方が、各電極パッド３４を介して、各セル１０Ｅ（または後述の配線基板３０）と電気的に接続されている。支持基板１０Ｄが、本技術の「支持基板」の一具体例に相当する。電極パッド３４が、本技術の「電極パッド」の一具体例に相当する。
（セル１０Ｅの回路構成）
図４は、セル１０Ｅにおける回路構成の一例を表す。セル１０Ｅは、上述の表示領域と対向する領域に、所定の方向（具体的には列方向）に延在する複数のデータ線Ｓｉｇと、所定の方向（具体的には行方向）に延在する複数のゲート線Ｇａｔｅとを有している。データ線Ｓｉｇおよびゲート線Ｇａｔｅは、例えば、銅によって形成されている。データ線Ｓｉｇまたはゲート線Ｇａｔｅが、本技術の「第１配線」の一具体例に相当する。セル１０Ｅは、さらに、上述の表示領域と対向する領域に、行列状に配置された複数の画素１１を有している。各画素１１は、発光素子１２と、発光素子１２を駆動する駆動ＩＣ１３とを含んでいる。発光素子１２が、本技術の「発光素子」の一具体例に相当する。駆動ＩＣ１３が、本技術の「駆動回路」の一具体例に相当する。
セル１０Ｅは、さらに、上述の表示領域と対向する領域に、例えば、複数ののこぎり電圧線Ｓａｗと、複数の電源線ＶＤＤ１，ＶＤＤ２と、複数の参照電圧線Ｒｅｆ１，Ｒｅｆ２と、複数のグラウンド線ＧＮＤとを有している。各のこぎり電圧線Ｓａｗは、例えば、所定の方向（具体的には行方向）に延在している。各電源線ＶＤＤ１、各電源線ＶＤＤ２、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、それぞれ、例えば、所定の方向（具体的には列方向）に延在している。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤの少なくとも１つについては、駆動方式によっては省略され得る。のこぎり電圧線Ｓａｗ、電源線ＶＤＤ１，ＶＤＤ２、参照電圧線Ｒｅｆ１，Ｒｅｆ２およびグラウンド線ＧＮＤは、例えば、銅によって形成されている。なお、以下では、データ線Ｓｉｇ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびグラウンド線ＧＮＤの総称として、列配線を用いる。また、以下では、ゲート線Ｇａｔｅおよびのこぎり電圧線Ｓａｗの総称として、行配線を用いる。
各データ線Ｓｉｇは、映像信号に応じた信号が制御回路２０によって入力される配線である。映像信号に応じた信号は、例えば、発光素子１２の発光輝度を制御する信号である。複数のデータ線Ｓｉｇは、例えば、発光素子１２の発光色数に対応した種類の配線からなる。発光素子１２が３色の発光色を有する場合には、複数のデータ線Ｓｉｇは、例えば、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む。各データ線ＳｉｇＲは、赤色の映像信号に応じた信号が制御回路２０によって入力される配線である。各データ線ＳｉｇＧは、緑色の映像信号に応じた信号が制御回路２０によって入力される配線である。各データ線ＳｉｇＢは、青色の映像信号に応じた信号が制御回路２０によって入力される配線である。
発光素子１２の発光色は、３色に限られず、４色以上であってもよい。複数のデータ線Ｓｉｇが、複数のデータ線ＳｉｇＲと、複数のデータ線ＳｉｇＧと、複数のデータ線ＳｉｇＢとを含む場合には、１つのデータ線ＳｉｇＲ、１つのデータ線ＳｉｇＧおよび１つのデータ線ＳｉｇＲからなる一組のデータ線Ｓｉｇが、例えば、１画素列ごとに割り当てられる。駆動方式によっては、上記の一組のデータ線Ｓｉｇは、複数画素列ごとに割り当てられる。また、駆動方式によっては、上記の一組のデータ線Ｓｉｇは、単一のデータ線Ｓｉｇに置き換えられ得る。
各ゲート線Ｇａｔｅは、発光素子１２を選択する信号が制御回路２０によって入力される配線である。発光素子１２を選択する信号は、例えば、データ線Ｓｉｇに入力された信号のサンプリングを開始するとともに、サンプリングされた信号を発光素子１２に入力させ、発光素子１２の発光を開始させる信号である。１つのゲート線Ｇａｔｅが、例えば、１画素行ごとに割り当てられる。各のこぎり電圧線Ｓａｗは、例えば、のこぎり状の波形を有する信号が制御回路２０によって入力される配線である。のこぎり状の波形を有する信号は、サンプリングされた信号と対比され、例えば、のこぎり状の波形を有する信号の波高値が、サンプリングされた信号の波高値よりも高くなっている期間だけ、サンプリングされた信号が発光素子１２に入力される。１つののこぎり電圧線Ｓａｗが、例えば、２画素行ごとに割り当てられる。各電源線ＶＤＤ２は、発光素子１２に対して供給する駆動電流が制御回路２０によって入力される配線である。１つの電源線ＶＤＤ２が、例えば、２画素列ごとに割り当てられる。各電源線ＶＤＤ１、各参照電圧線Ｒｅｆ１、各参照電圧線Ｒｅｆ２および各グラウンド線ＧＮＤは、固定の電圧が制御回路２０によって入力される配線である。各グラウンド線ＧＮＤには、グラウンド電位が入力される。１つの電源線ＶＤＤ１が、例えば、２画素列ごとに割り当てられる。１つの参照電圧線Ｒｅｆ１が、例えば、２画素列ごとに割り当てられている。１つの参照電圧線Ｒｅｆ２が、例えば、２画素列ごとに割り当てられている。１つのグラウンド線ＧＮＤが、例えば、２画素列ごとに割り当てられる。
図５は、発光素子１２の平面構成の一例を表す。図５において四角で囲まれた記号は、その記号に隣接する端子が後述の図６に記載の同一の記号に隣接する端子に電気的に接続されることを示している。発光素子１２は、複数色の光を発するチップ状部品である。発光素子１２の発光色が３色である場合、発光素子１２は、例えば、赤色光を発する発光素子１２Ｒ、緑色光を発する発光素子１２Ｇおよび青色光を発する発光素子１２Ｂを含んでいる。発光素子１２Ｒ，１２Ｇ，１２Ｂは、例えば、樹脂などからなる保護体１２ｉによって被覆されている。
発光素子１２Ｒ，１２Ｇ，１２Ｂは、例えば、ＬＥＤチップである。ここで、上記のＬＥＤチップは、マイクロメータオーダーのチップサイズとなっており、例えば、数１０μｍ角となっている。ＬＥＤチップは、例えば、導電型の互いに異なる半導体層で活性層を挟み込んだ積層構造を含む半導体層と、この半導体層の共通の面（同一面）に配置された２つの電極とを有している。発光素子１２Ｒ，１２Ｇ，１２Ｂは、互いに別々のチップとなっていてもよいし、互いに共通の単一のチップとなっていてもよい。
発光素子１２は、例えば、６つの電極パッド１２ａ〜１２ｆを有している。発光素子１２Ｇにおいて、一方の電極は、電極パッド１２ａおよび配線１６（図４参照）を介して駆動ＩＣ１３の電極パッド１３ｍと電気的に接続されており、他方の電極は、電極パッド１２ｂおよび配線１６を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１２Ｒにおいて、一方の電極は、電極パッド１２ｃおよび配線１６を介して駆動ＩＣ１３の電極パッド１３ｏと電気的に接続されており、他方の電極は、電極パッド１２ｄおよび配線１６を介してグラウンド線ＧＮＤと電気的に接続されている。発光素子１２Ｂにおいて、一方の電極は、電極パッド１２ｅおよび配線１６を介して駆動ＩＣ１３の電極パッド１３ｐと電気的に接続されており、他方の電極は、電極パッド１２ｆおよび配線１６を介してグラウンド線ＧＮＤと電気的に接続されている。
配線１６は、例えば、画素１１と、データ線Ｓｉｇ、ゲート線Ｇａｔｅ、電源線ＶＤＤ１、電源線ＶＤＤ２、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２、のこぎり電圧線Ｓａｗ、またはグラウンド線ＧＮＤとを互いに電気的に接続する配線である。配線１６は、例えば、画素１１内において、発光素子１２と、駆動ＩＣ１３とを互いに電気的に接続する配線でもある。配線１６は、例えば、スパッタリングやめっきによって形成されている。複数の配線１６のうち一部の配線１６は、画素１１と、上記各種行配線や上記各種列配線とを互いに直接、接続している。複数の配線１６のうち他の配線１６は、断続的に形成された複数の部分配線からなっている。複数の部分配線からなる各配線１６では、各部分電極は、例えば、後述の配線基板３０の上面（例えば後述の配線層３２Ｅ)に形成された１または複数の中継配線１５を介して連結されている。中継配線１５は、例えば、銅で形成されている。
図６は、駆動ＩＣ１３の平面構成の一例を表す。図６において四角で囲まれた配線名は、その配線名に隣接する端子に電気的に接続される配線の名称を示している。駆動ＩＣ１３は、発光素子１２の発光を制御する。駆動ＩＣ１３は、例えば、１４個の電極パッド１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ，１３ｉ，１３ｋ，１３ｍ，１３ｎ，１３ｏ，１３ｐを有している。
電極パッド１３ａ，１３ｂ，１３ｃは、配線１６を介して、データ線ＳｉｇＧ，ＳｉｇＲ，ＳｉｇＢに電気的に接続されている。電極パッド１３ｄ，１３ｅは、配線１６を介して、電源線ＶＤＤ１，ＶＤＤ２に電気的に接続されている。電極パッド１３ｆ，１３ｇは、配線１６を介して、参照電位線Ｒｅｆ１，Ｒｅｆ２に電気的に接続されている。電極パッド１３ｈは、配線１６を介して、グラウンド線ＧＮＤに電気的に接続されている。電極パッド１３ｉは、配線１６を介して、ゲート線Ｇａｔｅに電気的に接続されている。電極パッド１３ｋは、配線１６を介して、のこぎり電圧線Ｓａｗに電気的に接続されている。電極パッド１３ｍ，１３ｏ，１３ｎは、配線１６を介して、発光素子１２の電極パッド１２ａ，１２ｃ，１２ｅに電気的に接続されている。電極パッド１３ｐは、配線１６に接続されていない。
（セル１０Ｅの構造）
図７は、セル１０Ｅの断面構成の一例を表す。図７には、セル１０Ｅにおいて、発光素子１２、駆動ＩＣ１３、データ線ＳｉｇＢ１およびゲート線Ｇａｔｅ２の形成されている箇所の断面構成の一例が示されている。図８は、セル１０Ｅの配線レイアウトの一例を表す。図８には、２ｘ２行列に対応する４つの画素１１に接続された配線１６等の配線レイアウトの一例が示されている。各セル１０Ｅの配線レイアウトは、例えば、図８に記載のレイアウトが行方向および列方向に繰り返し配置されたレイアウトとなっている。図８において四角で囲まれた配線名は、その配線名に隣接するビア１４（後述）に電気的に接続される配線の名称を示している。
セル１０Ｅは、配線基板３０と、配線基板３０の上面に接して形成された微細Ｌ／Ｓ層４０と、微細Ｌ／Ｓ層４０の上面に行列状に配置された複数の画素１１とを有している。配線基板３０は、配線基板１０Ｄとの関係では中間基板としての役割を有している。配線基板３０は、本技術の「配線基板」の一具体例に相当する。微細Ｌ／Ｓ層４０は、本技術の「微細Ｌ／Ｓ層」の一具体例に相当する。画素１１が、本技術の「素子」の一具体例に相当する。
セル１０Ｅは、さらに、例えば、各画素１１を含む表面を被覆する埋め込み層４４と、埋め込み層４４に接して形成された遮光層４５と、配線基板３０の裏面に接して形成された絶縁層５０とを有している。埋め込み層４４は、可視光を透過する光透過性の材料で構成されている。遮光層４５は、可視光を吸収する材料を含んで構成されている。絶縁層５０は、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
遮光層４５は、各発光素子１２と対向する箇所に開口４５Ａを有している。各発光素子１２から発せられた光は各開口４５Ａを介して外部に出射される。絶縁層５０は、セル１０Ｅの外部接続端子としての各電極パッド３４と対向する箇所に開口５０Ａを有している。従って、各電極パッド３４は、開口５０Ａを介して、セル１０Ｅ（配線基板３０）の裏面に露出している。例えば、開口５０Ａ内に設けた金属バンプや半田バンプを介して、電極パッド３４と配線基板１０Ｄとが互いに電気的に接続されている。
（配線基板３０）
配線基板３０は、例えば、層間の電気的な接続がビアでなされた積層基板である。配線基板３０は、配線基板３０の裏面に、外部接続端子としての複数の電極パッド３４を有している。複数の電極パッド３４は、例えば、データ線ＳｉｇＲ１、データ線ＳｉｇＧ１、データ線ＳｉｇＢ１、ゲート線Ｇａｔｅ１、ゲート線Ｇａｔｅ２、電源線ＶＤＤ１、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびのこぎり電圧線Ｓａｗごとに、１つ以上設けられている。
配線基板３０は、微細Ｌ／Ｓ層４０内で引き回された複数の配線１６と、複数の電極パッド３４とを電気的に接続する。配線基板３０は、複数の配線１６と、複数の電極パッド３４とを電気的に接続する複数の貫通配線１７を有している。各貫通配線１７は、配線基板３０を厚さ方向に貫通する配線である。ある貫通配線１７は、ある層内で列方向に延在するデータ線Ｓｉｇと、データ線Ｓｉｇの上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。ある貫通配線１７は、ある層内で行方向に延在するゲート線Ｇａｔｅと、ゲート線Ｇａｔｅの上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。
ある貫通配線１７は、ある層内で列方向に延在する電源線ＶＤＤ１と、電源線ＶＤＤ１の上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。ある貫通配線１７は、ある層内で列方向に延在する参照電圧線Ｒｅｆ１と、参照電圧線Ｒｅｆ１の上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。ある貫通配線１７は、ある層内で列方向に延在する参照電圧線Ｒｅｆ２と、参照電圧線Ｒｅｆ２の上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。ある貫通配線１７は、ある層内で列方向に延在するのこぎり電圧線Ｓａｗと、のこぎり電圧線Ｓａｗの上（または上方）に形成されると共に配線基板３０の上面に露出する複数のビア１４とを含んでいる。
つまり、配線基板３０において、複数のビア１４は、データ線ＳｉｇＲ１、データ線ＳｉｇＧ１、データ線ＳｉｇＢ１、ゲート線Ｇａｔｅ１、ゲート線Ｇａｔｅ２、電源線ＶＤＤ１、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびのこぎり電圧線Ｓａｗごとに、複数個ずつ設けられている。
ビア１４は、絶縁層（例えば後述の絶縁層３２Ｄ)の開口内に設けられている。ビア１４は、絶縁層（例えば後述の絶縁層３２Ｄ)の上面の配線（例えば配線１６)と、絶縁層（例えば後述の絶縁層３２Ｄ)の裏面の配線（例えばデータ線Ｓｉｇやゲート線Ｇａｔｅなど)とを互いに電気的に接続する柱状配線である。ビア１４は、例えば、コンフォーマルビア、または、フィルドビア（filled via）である。
複数のビア１４は、複数の画素１１の配列周期の整数倍の周期で配置されている。具体的には、データ線Ｓｉｇの上（または上方）に形成された複数のビア１４は、複数の画素１１における、データ線Ｓｉｇの延在方向（列方向）の配列周期の整数倍の周期で配置されている。同様に、ゲート線Ｇａｔｅの上（または上方）に形成された複数のビア１４は、複数の画素１１における、ゲート線Ｇａｔｅの延在方向（行方向）の配列周期の整数倍の周期で配置されている。電源線ＶＤＤ１の上（または上方）に形成された複数のビア１４は、複数の画素１１における、電源線ＶＤＤ１の延在方向（列方向）の配列周期の整数倍の周期で配置されている。参照電圧線Ｒｅｆ１の上（または上方）に形成された複数のビア１４は、複数の画素１１における、参照電圧線Ｒｅｆ１の延在方向（列方向）の配列周期の整数倍の周期で配置されている。参照電圧線Ｒｅｆ２の上（または上方）に形成された複数のビア１４は、複数の画素１１における、参照電圧線Ｒｅｆ２の延在方向（列方向）の配列周期の整数倍の周期で配置されている。のこぎり電圧線Ｓａｗの上（または上方）に形成された複数のビア１４は、複数の画素１１における、のこぎり電圧線Ｓａｗの延在方向（行方向）の配列周期の整数倍の周期で配置されている。
隣り合う複数の画素１１が、１または複数の配線１６を介して、共通の１つのビア１４に電気的に接続されている。具体的には、データ線Ｓｉｇの延在方向（列方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、データ線Ｓｉｇの上（または上方）に形成された共通の１つのビアに電気的に接続されている。同様に、ゲート線Ｇａｔｅの延在方向（行方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、ゲート線Ｇａｔｅの上（または上方）に形成された共通の１つのビアに電気的に接続されている。電源線ＶＤＤ１の延在方向（列方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、電源線ＶＤＤ１の上（または上方）に形成された共通の１つのビアに電気的に接続されている。参照電圧線Ｒｅｆ１の延在方向（列方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、参照電圧線Ｒｅｆ１の上（または上方）に形成された共通の１つのビアに電気的に接続されている。参照電圧線Ｒｅｆ２の延在方向（列方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、参照電圧線Ｒｅｆ２の上（または上方）に形成された共通の１つのビアに電気的に接続されている。のこぎり電圧線Ｓａｗの延在方向（行方向）に並んだ複数の画素１１が、１または複数の配線１６を介して、のこぎり電圧線Ｓａｗの上（または上方）に形成された共通の１つのビアに電気的に接続されている。
図８では、行方向に並んだ２つの画素１１、列方向に並んだ２つの画素１１、および２ｘ２行列に対応する４つの画素１１において、ビア１４の共有化がなされている。例えば、列方向に並んだ２つの画素１１が、１または複数の配線１６を介して、データ線ＳｉｇＢ１に電気的に接続された共通の１つのビア１４に電気的に接続されている。このとき、データ線ＳｉｇＢ１に電気的に接続された複数のビア１４は、複数の画素１１の列方向の配列周期の２倍の周期で配置されている。例えば、行方向に並んだ２つの画素１１が、１または複数の配線１６を介して、ゲート線Ｇａｔｅ１に電気的に接続された共通の１つのビア１４に電気的に接続されている。このとき、ゲート線Ｇａｔｅ１に電気的に接続された複数のビア１４は、複数の画素１１の行方向の配列周期の２倍の周期で配置されている。例えば、２ｘ２に対応する４つの画素１１が、１または複数の配線１６を介して、参照電圧線Ｒｅｆ１に電気的に接続された共通の１つのビア１４に電気的に接続されている。このとき、参照電圧線Ｒｅｆ１に電気的に接続された複数のビア１４は、複数の画素１１の列方向の配列周期の２倍の周期で配置されている。
図８に記載の配線レイアウト（実施例の配線レイアウト）と、下記の比較例の配線レイアウトとを比較すると、２ｘ２に対応する４つの画素１１において必要となるビア１４の数は、以下のようになる。なお、比較例では、各画素１１において、データ線ＳｉｇＲ１、データ線ＳｉｇＧ１、データ線ＳｉｇＢ１、ゲート線Ｇａｔe１、ゲート線Ｇａｔe２、電源線ＶＤＤ１、参照電圧線Ｒｅｆ１、参照電圧線Ｒｅｆ２およびのこぎり電圧線Ｓａｗごとに、１つずつ、ビア１４が設けられている。
実施例 比較例
ＳｉｇＲ１ ２ ２
ＳｉｇＧ１ １ ２
ＳｉｇＢ１ １ ２
ＳｉｇＲ２ １ ２
ＳｉｇＧ２ １ ２
ＳｉｇＢ２ １ ２
ＶＤＤ１ １ ４
Ｒｅｆ１ １ ４
Ｒｅｆ２ １ ４
Ｇａｔｅ１ １ ２
Ｇａｔｅ２ １ ２
Ｓａｗ ２ ４
合計 １４ ３２
以上のことから、隣り合う複数の画素１１でビア１４を共有することにより、画素１１ごとにビア１４を設けた場合と比べて、１つの画素１１あたりに必要となるビア１４の数が少なくなることがわかる。
ところで、上述したように、各セル１０Ｅの配線レイアウトは、例えば、図８に記載のレイアウトが行方向および列方向に繰り返し配置されたレイアウトとなっている。このとき、画素１１のピッチは、各セル１０Ｅ内だけでなく、隣接する２つのセル１０Ｅ間においても、等ピッチとなっていることが好ましい。各セル１０Ｅでは、各セル１０Ｅの外部接続端子としての複数の電極パッド３４が、セル１０Ｅの裏面に設けられている。そのため、実装面の上面の外縁に外部接続端子を設けたときのような、画素１１配置に使用できない額縁領域を省略したり、最小限にしたりすることができる。従って、各セル１０Ｅから、そのような額縁領域が省略されているか、または、各セル１０Ｅにおける、そのような額縁領域が最小限となっている場合には、隣接する２つのセル１０Ｅ間においても、画素１１のピッチを等ピッチにすることができる。
配線基板３０は、例えば、ビルドアップ基板であり、コア基板３１と、コア基板３１の上面に接して形成されたビルドアップ層３２と、コア基板３１の裏面に接して形成されたビルドアップ層３３とを有している。配線基板３０は、本技術の「ビルドアップ基板」の一具体例に相当する。ビルドアップ層３２，３３は、本技術の「ビルドアップ層」の一具体例に相当する。
コア基板３１は、セル１０Ｅの剛性の確保するものであり、例えば、ガラスエポキシ基板である。ビルドアップ層３２は、１層以上の配線層を有している。ビルドアップ層３２は、例えば、図７に示したように、配線層３２Ａ、絶縁層３２Ｂ、配線層３２Ｃ、絶縁層３２Ｄおよび配線層３２Ｅを、コア基板３１の上面側からこの順に有している。ビルドアップ層３３は、１層以上の配線層を有している。ビルドアップ層３３は、例えば、図７に示したように、配線層３３Ａ、絶縁層３３Ｂ、配線層３３Ｃ、絶縁層３３Ｄおよび配線層３３Ｅを、コア基板３１の裏面側からこの順に有している。配線層３２Ａ，３２Ｃ，３２Ｅ，３３Ａ，３３Ｃ，３３Ｅは、例えば、銅で形成されている。絶縁層３２Ｂ，３２Ｄ，３３Ｂ，３３Ｄは、例えば、紫外線硬化樹脂、または、熱硬化性樹脂で形成されている。
各データ線Ｓｉｇは、例えば、配線層３２Ｃに形成されている。図７には、データ線ＳｉｇＢ１が、配線層３２Ｃに形成されている様子が例示されている。各ゲート線Ｇａｔｅは、データ線Ｓｉｇとは異なる層に形成されており、例えば、配線層３２Ａに形成されている。図７には、ゲート線Ｇａｔｅ２が、配線層３２Ａに形成されている様子が例示されている。各電源線ＶＤＤ２および各グラウンド線ＧＮＤは、例えば、配線層３２Ｅに形成されている。各ビア１４は、少なくともビルドアップ層３２に形成されており、例えば、少なくとも絶縁層３２Ｄと同一の層内に形成されている。図７には、各ビア１４が、絶縁層３２Ｄおよび配線層３２Ｅと同一の層内に形成されている様子が例示されている。各電極パッド３４は、ビルドアップ層３３に形成されており、例えば、配線層３３Ｅと同一の層内に形成されている。後述の中継配線１５は、配線基板３０の上面の配線層である配線層３２Ｅに形成されている。
（微細Ｌ／Ｓ層４０）
微細Ｌ／Ｓ層４０は、配線層４２と、配線層４２と配線基板３０の上面との間に設けられた絶縁層４１とを有している。絶縁層４１は、配線層４２と、配線基板３０の上面とに接している。配線層４２は、各配線１６を含む層である。従って、絶縁層４１は、各配線１６と配線基板３０の上面との間に設けられており、各配線１６と、配線基板３０の上面とに接している。絶縁層４１は、各ビア１４の上面と対向する位置に開口４１Ａを有している。絶縁層４１は、ビア１４と対向する位置ではなく、ビア１４と電気的に接続された中継配線１５と対向する位置に開口４１Ａを有していてもよい。絶縁層４１は、さらに、上記部分電極と電気的に接続された中継配線１５と対向する位置に開口４１Ａを有している。開口４１Ａの底面には、ビア１４の一部、または、中継配線１５の一部が露出している。絶縁層４１は、例えば、ＶＰＡで形成されている。ＶＰＡは、レジストとして一般に使われるものであり、例えば、新日鉄化学社製のＶＰＡが上市されている。絶縁層４１がＶＰＡで形成されている場合、例えば、ＶＰＡを選択的に露光・現像することによりＶＰＡに開口４１を形成することができる。
配線層４２において、一部の配線１６は、ビア１４ごとに１本ずつ以上設けられており、別の配線１６は、中間配線１５ごとに１本ずつ以上設けられており、残りの配線１６は、電源線ＶＤＤ２およびグラウンド線ＧＮＤごとに複数本ずつ以上設けられている。配線層４２（各配線１６）は、例えば、開口４１Ａの底面および側面を含む配線基板３０の上面に接するシード層４２Ａと、シード層４２Ａの上面に接するめっき層４２Ｂとを有している。シード層４２Ａは、製造過程においてめっき層４２Ｂをめっきで形成する際のめっき成長面となる。シード層４２Ａは、開口４１Ａの底面と接しており、ビア１４および中継配線１５と電気的に接続されている。シード層４２Ａは、例えば、銅で形成されている。めっき層４２Ｂは、製造過程においてシード層４２Ａをめっき成長面としてめっき処理により形成されたものである。なお、配線層４２（各配線１６）は、例えば、スパッタリングにより形成された層であってもよい。
上述したように、配線層４２（各配線１６）は、絶縁層４１の上面に接して形成されている。一方、各画素１１の電極は、シード層４２Ａの上面に接して形成されている。そのため、発光素子１２および駆動ＩＣ１３は、互いに同一の面（シード層４２Ａの上面）上に形成されているが、厳密には、配線層４２（各配線１６）の形成面（絶縁層４１の上面）とは別の面に形成されている。しかし、各画素１１の実装という観点からは、絶縁層４１の上面とシード層４２Ａの上面とを含む面が実装面４１Ｓとなっていると言える。従って、配線層４２（各配線１６）は、各画素１１の実装面４１Ｓに形成されており、かつ、各画素１１と実質的に共通の面に形成されている。
配線層４２（各配線１６）は、例えば、ビア１４、ビア１４と電気的に接続された部材（例えば中継配線１５）、および、上記部分電極と電気的に接続された中継配線１５とめっき接合されている。配線層４２（各配線１６）をめっきにより形成する際に、配線層４２（各配線１６）と、ビア１４等との接合が、配線層４２（各配線１６）の形成プロセスの中で一括して行われてもよい。配線層４２（各配線１６）は、例えば、画素１１（発光素子１２および駆動ＩＣ１３）とめっき接合されている。配線層４２（各配線１６）をめっきにより形成する際に、配線層４２（各配線１６）と、画素１１との接合が、配線層４２（各配線１６）の形成プロセスの中で一括して行われてもよい。
微細Ｌ／Ｓ層４０のＬ／Ｓ(line and space)は、配線基板３０のＬ／Ｓよりも小さくなっている。Ｌ／Ｓとは、面内で最も狭い配線ピッチを指している。微細Ｌ／Ｓ層４０のＬ／Ｓは、複数の信号線Ｓｉｇ、複数のゲート線Ｇａｔｅ、複数の電圧線ＶＤＤ１、複数の参照電圧線Ｒｅｆ１、複数の参照電圧線Ｒｅｆ２、およびのこぎり電圧線ＳａｗのＬ／Ｓよりも小さくなっている。微細Ｌ／Ｓ層４０のＬ／Ｓは、例えば、２５μｍ程度である。一方、配線基板３０のＬ／Ｓは、例えば、７５μｍ程度である。
［製造方法］
次に、図９〜図１３を参照しつつ、セル１０Ｅの製造方法の一例について説明する。図９〜図１３は、セル１０Ｅの製造過程の一例を工程順に表す。
まず、配線基板３０を用意する。次に、配線基板３０の上面に絶縁層４１を形成したのち、所定の方法で、絶縁層４１のうち、ビア１４の上面と対向する位置に開口４１Ａを形成する（図９）。このとき、図示しないが、所定の方法で、ビア１４や上記部分配線と電気的に接続された中継配線１５の上面と対向する位置にも開口４１Ａを形成する。次に、開口４１Ａの底面および側面を含む配線基板３０の上面にシード層４２Ａを形成する（図１０）。
次に、表面全体に絶縁性の接着剤を塗布するなどして、発光素子１２や駆動ＩＣ１３を仮固定するための固定層４３Ａを形成する（図１１参照）。接着剤の代わりに、シリコーン系やアクリル系で代表されるような粘着剤の層を固定層４３Ａとして形成してもよい。続いて、発光素子１２や駆動ＩＣ１３を固定層４３Ａによって仮固定する（図１１）。このとき、発光素子１２の電極パッド１２ａ〜１２ｅや、駆動ＩＣ１３の電極パッド１３ａ〜１３ｐを、後述のめっき処理において成長する金属体（めっき層４２Ｂ）と接続可能となる程度に近づけて配置する。
次に、発光素子１２や駆動ＩＣ１３を仮固定している部分（固定層４３Ａのうち、発光素子１２や駆動ＩＣ１３の底面に存在する部分）以外の固定層４３Ａを除去する。その結果、発光素子１２や駆動ＩＣ１３の底面だけに固定層４３Ａが残る（図１２）。図１２では、残った固定層４３Ａを固定層４３と記載した。固定層４３Ａの除去に際して、例えば、ドライエッチングや有機溶剤浸漬等を行うことができる。なお、あらかじめ、発光素子１２や駆動ＩＣ１３を仮固定する場所にだけ、絶縁性の接着剤を塗布しておいてもよい。
次に、シード層４２Ａをめっき成長面としてめっき処理を行い、シード層４２Ａの上面にめっき層４２Ｂを形成する（図１３）。これにより、配線層４２（各配線１６）が形成される。このとき、配線層４２（各配線１６）と、ビア１４等との接合が、配線層４２（各配線１６）の形成プロセスの中で一括して行われる。また、配線層４２（各配線１６）と、画素１１との接合が、配線層４２（各配線１６）の形成プロセスの中で一括して行われる。その後は、発光素子１２や駆動ＩＣ１３を埋め込み層４３で埋め込んだ後に、遮光層４５を形成する（図７参照）。このようにして、セル１０Ｅが製造される。
［作用・効果］
次に、表示装置１の作用、効果について説明する。本実施の形態では、配線基板３０において、層内で所定の方向に延在する配線（例えば、データ線Ｓｉｇ、ゲート線Ｇａｔｅ）ごとに複数のビア１４が設けられている。層内で所定の方向に延在する配線ごとに設けられた複数のビア１４が、複数の画素１１の配列周期の整数倍の周期で配置されている。そして、微細Ｌ／Ｓ層４０上で隣り合う複数の画素１１が、微細Ｌ／Ｓ層４０内の１または複数の配線１６を介して、共通のビア１４に電気的に接続されている。このように、隣り合う複数の画素１１でビア１４を共有することにより、画素１１ごとにビア１４を設けた場合と比べて、１つの画素１１あたりに必要となるビア１４の数が少なくなる。その結果、配線基板３０上の微細Ｌ／Ｓ層４０のＬ／Ｓを、配線基板３０内の複数の配線（例えば、複数のデータ線Ｓｉｇ、または、複数のゲート線Ｇａｔｅ）のＬ／Ｓよりも小さくした場合に、配線基板３０上の配線層４２の数を１つとすることができる。従って、本実施の形態では、配線基板３０上の配線層４２を多層にすることなく、実装面４１Ｓの配線ピッチを狭くすることができる。
＜２．変形例＞
[変形例１]
上記実施の形態において、例えば、図１４に示したように、画素１１が、発光素子１２および駆動ＩＣ１３を一体に形成したものであってもよい。
[変形例２]
上記実施の形態およびその変形例において、発光素子１２の発光色が単一であってもよい。この場合に、セル１０Ｅが、例えば、開口４５Ａ内に、複数色のカラーフィルタを有していてもよい。また、上記変形例２において、発光素子１２の発光色が単一であってもよい。この場合に、対向基板１０Ｂが、例えば、開口４５Ａ内に、複数色のカラーフィルタを有していてもよい。
＜３．第２の実施の形態＞
図１５は、本技術の第２の実施の形態に係る照明装置２の斜視構成の一例を表す。照明装置２は、上記第１の実施の形態の表示装置１およびその変形例（変形例１，２）において、データ線Ｓｉｇに入力される信号が、映像信号のような時々刻々、変化するものではなく、照明光の明るさに応じた固定値となっているものに相当する。照明装置２は、例えば、図１５に示したように、照明パネル６０と、照明パネル６０を制御する制御回路７０とを備えている。
照明パネル６０は、実装基板６０Ａと、対向基板６０Ｂとを互いに重ね合わせたものである。対向基板６０Ｂの表面が光出射面となっている。対向基板６０Ｂは、所定の間隙を介して、実装基板６０Ａと対向する位置に配置されている。対向基板６０Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、または透明樹脂基板などを有している。
実装基板６０Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する配線基板とを有している。各セルでは、例えば、図４、図７、図８、図１４において、データ線Ｓｉｇに入力される信号が、照明光の明るさに応じた固定値となっている場合に、画素１１の駆動にとって必要のない配線が、適宜、省略される。
［作用・効果］
次に、照明装置２の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、配線基板３０において、層内で所定の方向に延在する配線ごとに複数のビア１４が設けられている。層内で所定の方向に延在する配線ごとに設けられた複数のビア１４が、複数の画素１１の配列周期の整数倍の周期で配置されている。そして、微細Ｌ／Ｓ層４０上で隣り合う複数の受光素子が、微細Ｌ／Ｓ層４０内の１または複数の配線１６を介して、共通のビア１４に電気的に接続されている。このように、隣り合う複数の画素１１でビア１４を共有することにより、画素１１ごとにビア１４を設けた場合と比べて、１つの画素１１あたりに必要となるビア１４の数が少なくなる。その結果、配線基板３０上の微細Ｌ／Ｓ層４０のＬ／Ｓを、配線基板３０内の複数の配線のＬ／Ｓよりも小さくした場合に、配線基板３０上の配線層４２の数を１つとすることができる。従って、本実施の形態では、配線基板３０上の配線層４２を多層にすることなく、実装面４１Ｓの配線ピッチを狭くすることができる。
＜４．第３の実施の形態＞
図１６は、本技術の第３の実施の形態に係る受光装置３の斜視構成の一例を表す。受光装置３は、上記第１の実施の形態の表示装置１において、画素１１の代わりに受光素子を設けたものに相当する。受光装置２は、例えば、図１６に示したように、受光パネル８０と、受光パネル８０を制御する制御回路９０とを備えている。
受光パネル８０は、実装基板８０Ａと、対向基板８０Ｂとを互いに重ね合わせたものである。対向基板８０Ｂの表面が受光面となっている。対向基板８０Ｂは、所定の間隙を介して、実装基板８０Ａと対向する位置に配置されている。対向基板８０Ｂは、例えば、可視光を透過する光透過性の基板を有しており、例えば、ガラス基板、または透明樹脂基板などを有している。
実装基板８０Ａは、例えば、図２と同様に、タイル状に配置された複数のユニット基板で構成されている。ユニット基板は、例えば、タイル状に配置された複数のセルと、各セルを支持する配線基板とを有している。各セルは、例えば、図４、図７、図１４において、画素１１の代わりに受光素子を設けたものに相当する。ただし、受光素子の駆動にとって必要のない配線は、適宜、省略される。
［作用・効果］
次に、受光装置３の作用、効果について説明する。本実施の形態では、上記第１の実施の形態およびその変形例に係る表示装置１と同様に、配線基板３０において、層内で所定の方向に延在する配線ごとに複数のビア１４が設けられている。層内で所定の方向に延在する配線ごとに設けられた複数のビア１４が、複数の受光素子の配列周期の整数倍の周期で配置されている。そして、微細Ｌ／Ｓ層４０上で隣り合う複数の受光素子が、微細Ｌ／Ｓ層４０内の１または複数の配線１６を介して、共通のビア１４に電気的に接続されている。このように、隣り合う複数の受光素子でビア１４を共有することにより、受光素子ごとにビア１４を設けた場合と比べて、１つの画素１１あたりに必要となるビア１４の数が少なくなる。その結果、配線基板３０上の微細Ｌ／Ｓ層４０のＬ／Ｓを、配線基板３０内の複数の配線のＬ／Ｓよりも小さくした場合に、配線基板３０上の配線層４２の数を１つとすることができる。従って、本実施の形態では、配線基板３０上の配線層４２を多層にすることなく、実装面４１Ｓの配線ピッチを狭くすることができる。
＜５．各実施の形態に共通の変形例＞
上記各実施の形態およびその変形例において、遮光層４５が対向基板１０Ｂ，６０Ｂ，８０Ｂの裏面（実装基板１０Ａ，６０Ａ，８０Ａ側の表面）に配置されていてもよい。
上記各実施の形態およびその変形例において、例えば、図１７〜図１９に示したように、対向基板１０Ｂ，６０Ｂ，８０Ｂが省略されていてもよい。また、上記各実施の形態およびその変形例において、対向基板１０Ｂ，６０Ｂ，８０Ｂが、ユニット基板１０Ｃごとに、またはセル１２Ｅごとに１つずつ設けられていてもよい。
上記各実施の形態およびその変形例において、遮光層４５が省略されていてもよい。
また、上記各実施の形態およびその変形例では、各画素１１（発光素子１２および駆動ＩＣ１３）が、配線層４２（各配線１６）とめっき接合されていたが、例えば、半田接合されていてもよい。例えば、発光素子１２および駆動ＩＣ１３の電極パッドに半田バンプを設けた上で、発光素子１２および駆動ＩＣ１３を、各配線１６上に配置したのち、リフローを行う。これにより、発光素子１２および駆動ＩＣ１３を、各配線１６に半田接合することができる。なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
また、例えば、本技術は以下のような構成を取ることができる。
（１）
配線基板と、
前記配線基板の上面に接して形成された微細Ｌ／Ｓ(line and space)層と、
前記微細Ｌ／Ｓ層の上面に行列状に配置された複数の素子と
を備え、
前記配線基板は、
層内で所定の方向に延在する複数の第１配線と、
前記第１配線ごとに複数設けられ、かつ複数の前記素子の配列周期の整数倍の周期で配置された複数のビアと
を有し、
前記微細Ｌ／Ｓ層は、
前記ビアごとに１つ以上設けられた複数の第２配線と、
各前記第２配線と、前記配線基板の上面との間に設けられ、各前記第２配線と、前記配線基板の上面とに接する絶縁層と
を有し、
前記微細Ｌ／Ｓ層のＬ／Ｓは、複数の前記第１配線のＬ／Ｓよりも小さくなっており、
隣り合う複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
実装基板。
（２）
複数の前記第１配線は、行方向または列方向に延在し、
複数の前記ビアは、複数の前記素子における、前記第１配線の延在方向の配列周期の整数倍の周期で配置され、
前記第１配線の延在方向に並んだ複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
（１）に記載の実装基板。
（３）
各前記ビアは、前記第２配線の上または上方に形成されると共に前記配線基板の上面に露出している
（１）または（２）に記載の実装基板。
（４）
前記配線基板は、前記第１配線ごとに１つ以上設けられ、前記配線基板の裏面に露出する複数の電極パッドを有する
（１）ないし（３）のいずれか１つに記載の実装基板。
（５）
前記第２配線は、前記ビアまたは前記ビアと電気的に接続された部材とめっき接合されており、さらに、各前記素子とめっき接合されている
（１）ないし（４）のいずれか１つに記載の実装基板。
（６）
前記配線基板は、コア基板と、前記コア基板の両面にそれぞれ１層以上形成されたビルドアップ層とを有するビルドアップ基板であり、
各前記ビアは、少なくとも前記配線基板の上面側の前記ビルドアップ層に形成され、
各前記電極パッドは、前記配線基板の裏面側の前記ビルドアップ層に形成されている
（１）ないし（５）のいずれか１つに記載の実装基板。
（７）
各前記素子は、発光素子と、前記発光素子を駆動する駆動回路とを含む
（１）ないし（６）のいずれか１つに記載の実装基板。
（８）
１または複数の実装基板と、
１または複数の前記実装基板を制御する制御回路と
を備え、
前記実装基板は、
配線基板と、
前記配線基板の上面に接して形成された微細Ｌ／Ｓ(line and space)層と、
前記微細Ｌ／Ｓ層の上面に行列状に配置された複数の素子と
を有し、
前記配線基板は、
層内で所定の方向に延在する複数の第１配線と、
前記第１配線ごとに複数設けられ、かつ複数の前記素子の配列周期の整数倍の周期で配置された複数のビアと
を有し、
前記微細Ｌ／Ｓ層は、
前記ビアごとに１つ以上設けられた複数の第２配線と、
各前記第２配線と、前記配線基板の上面との間に設けられ、各前記第２配線と、前記配線基板の上面とに接する絶縁層と
を有し、
前記微細Ｌ／Ｓ層のＬ／Ｓ(line and space)は、複数の前記第１配線のＬ／Ｓよりも小さくなっており、
隣り合う複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
電子機器。
（９）
当該電子機器は、
複数の前記実装基板を支持する支持基板と、
複数の前記実装基板を制御する制御基板と
をさらに備え、
複数の前記実装基板は、前記支持基板上にタイル状に配置され、
各前記配線基板は、前記第１配線ごとに１つ以上設けられ、前記第１配線と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
（８）に記載の電子機器。
１…表示装置、１０…表示パネル、１０Ａ…実装基板、１０Ｂ…対向基板、１０Ｃ…ユニット基板、１０Ｄ…配線基板、１０Ｅ…セル、１１…画素、１２，１２Ｂ，１２Ｇ，１２Ｒ…発光素子、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ，１３ｉ，１３ｋ，１３ｍ，１３ｎ，１３ｏ，１３ｐ…電極パッド、１２ｉ…保護体、１３…駆動ＩＣ、１５…中継配線、１６…配線、１７…貫通配線、２０…制御回路、３０…配線基板、３１…コア基板、３２，３３…ビルドアップ基板、３２Ａ，３２Ｃ，３２Ｅ，３３Ａ，３３Ｃ，３３Ｅ…配線層、３２Ｂ，３２Ｄ，３３Ｂ，３３Ｄ…絶縁層、３４…電極パッド、４０…微細Ｌ／Ｓ層、４１…絶縁層、４１Ａ…開口、４１Ｓ…実装面、４２…配線層、４２Ａ…シード層、４２Ｂ…めっき層、４３，４３Ａ…固定層、４４…埋め込み層、４５…遮光層、４５Ａ…開口、５０…絶縁層、５０Ａ…開口、Ｇａｔｅ，Ｇａｔｅ１，Ｇａｔｅ２…ゲート線、ＧＮＤ…グラウンド線、Ｒｅｆ１，Ｒｅｆ２…参照電圧線、Ｓａｗ…のこぎり電圧線、Ｓｉｇ，ＳｉｇＢ，ＳｉｇＢ１，ＳｉｇＢ２，ＳｉｇＧ，ＳｉｇＧ１，ＳｉｇＧ２，ＳｉｇＲ，ＳｉｇＲ１，ＳｉｇＲ２…データ線、ＶＤＤ１，ＶＤＤ２…電源線。

Claims (9)

  1. 配線基板と、
    前記配線基板の上面に接して形成された微細Ｌ／Ｓ(line and space)層と、
    前記微細Ｌ／Ｓ層の上面に行列状に配置された複数の素子と
    を備え、
    前記配線基板は、
    層内で所定の方向に延在する複数の第１配線と、
    前記第１配線ごとに複数設けられ、かつ複数の前記素子の配列周期の整数倍の周期で配置された複数のビアと
    を有し、
    前記微細Ｌ／Ｓ層は、
    前記ビアごとに１つ以上設けられた複数の第２配線と、
    各前記第２配線と、前記配線基板の上面との間に設けられ、各前記第２配線と、前記配線基板の上面とに接する絶縁層と
    を有し、
    前記微細Ｌ／Ｓ層のＬ／Ｓは、複数の前記第１配線のＬ／Ｓよりも小さくなっており、
    隣り合う複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
    実装基板。
  2. 複数の前記第１配線は、行方向または列方向に延在し、
    複数の前記ビアは、複数の前記素子における、前記第１配線の延在方向の配列周期の整数倍の周期で配置され、
    前記第１配線の延在方向に並んだ複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
    請求項１に記載の実装基板。
  3. 各前記ビアは、前記第１配線の上または上方に形成されると共に前記配線基板の上面に露出している
    請求項２に記載の実装基板。
  4. 前記配線基板は、前記第１配線ごとに１つ以上設けられ、前記配線基板の裏面に露出する複数の電極パッドを有する
    請求項３に記載の実装基板。
  5. 前記第２配線は、前記ビアまたは前記ビアと電気的に接続された部材とめっき接合されており、さらに、各前記素子とめっき接合されている
    請求項４に記載の実装基板。
  6. 前記配線基板は、コア基板と、前記コア基板の両面にそれぞれ１層以上形成されたビルドアップ層とを有するビルドアップ基板であり、
    各前記ビアは、少なくとも前記配線基板の上面側の前記ビルドアップ層に形成され、
    各前記電極パッドは、前記配線基板の裏面側の前記ビルドアップ層に形成されている
    請求項５に記載の実装基板。
  7. 各前記素子は、発光素子と、前記発光素子を駆動する駆動回路とを含む
    請求項５に記載の実装基板。
  8. １または複数の実装基板と、
    １または複数の前記実装基板を制御する制御回路と
    を備え、
    前記実装基板は、
    配線基板と、
    前記配線基板の上面に接して形成された微細Ｌ／Ｓ(line and space)層と、
    前記微細Ｌ／Ｓ層の上面に行列状に配置された複数の素子と
    を有し、
    前記配線基板は、
    層内で所定の方向に延在する複数の第１配線と、
    前記第１配線ごとに複数設けられ、かつ複数の前記素子の配列周期の整数倍の周期で配置された複数のビアと
    を有し、
    前記微細Ｌ／Ｓ層は、
    前記ビアごとに１つ以上設けられた複数の第２配線と、
    各前記第２配線と、前記配線基板の上面との間に設けられ、各前記第２配線と、前記配線基板の上面とに接する絶縁層と
    を有し、
    前記微細Ｌ／Ｓ層のＬ／Ｓ(line and space)は、複数の前記第１配線のＬ／Ｓよりも小さくなっており、
    隣り合う複数の前記素子が、１または複数の前記第２配線を介して、共通の前記ビアに電気的に接続されている
    電子機器。
  9. 当該電子機器は、
    複数の前記実装基板を支持する支持基板と、
    複数の前記実装基板を制御する制御基板と
    をさらに備え、
    複数の前記実装基板は、前記支持基板上にタイル状に配置され、
    各前記配線基板は、前記第１配線ごとに１つ以上設けられ、前記第１配線と電気的に接続されると共に、前記配線基板の裏面に露出する複数の電極パッドを有し、
    前記支持基板および前記制御基板の少なくとも一方は、各前記電極パッドを介して、各前記配線基板と電気的に接続されている
    請求項８に記載の電子機器。
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