JP6123414B2 - 半導体素子の製造方法、半導体素子の製造装置 - Google Patents

Description

本発明は、Ａｌを含む半導体層を有する半導体素子の製造方法、および半導体素子の製造装置に関する。

半導体レーザや半導体光変調器などの光半導体素子では、活性層へ電流を効率よく供給させるために電流経路を狭窄させる必要がある。そこで、多くの光半導体素子では、活性層を持つ半導体積層構造をエッチングしてメサ構造を形成し、電流が流れる領域を限定させることで電流狭窄を行っている。さらに、メサ構造の側面で露出される活性層の保護や、放熱性、素子の寄生容量等の観点から、メサ構造の両側は例えばｎ／ｐ／ｎ／ｐ型のＩｎＰ埋込層で埋め込まれる。この場合、メサ構造の側面はｐ型ＩｎＰ埋込層で覆われている必要がある。

半導体積層構造が、活性層、クラッド層、或いはＳＣＨ（Ｓｅｐａｒａｔｅ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏ Ｓｔｒｕｃｔｕｒｅ）層等として、Ａｌを含む半導体層を有する場合がある。Ａｌを含む半導体層は大気中の酸素によって容易に酸化される。

一般にドライエッチング装置とＭＯＣＶＤ装置等の結晶成長装置はそれぞれ別々の装置であり、チャンバも異なる。ドライエッチング装置のチャンバ内でメサ構造を形成した後、そのメサ構造を備えた半導体基板を一端チャンバから搬出し、ＭＯＣＶＤ装置のチャンバ内に搬送する必要がある。その搬送の過程で、このメサ構造を備えた半導体基板が大気に曝される。そうすると、前述した容易に酸化される性質により、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されてしまう。ドライエッチングの他に、フッ酸等のウェットエッチング処理を行った場合も、その後の水洗や大気への暴露によって、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されてしまう。

このＡｌ酸化膜が半導体素子の特性を劣化させる問題があった。例えば、活性層を持つ半導体積層構造をエッチングしてメサ構造の側面にｐ型ＩｎＰ埋込層を成長させるとき、メサ構造の側面にＡｌ酸化膜が形成されていると、当該側面へのｐ型ＩｎＰ埋込層の成長が阻害されてしまう。この場合、さらにｎ型ＩｎＰ埋込層を積層すると、ｐ型ＩｎＰ埋込層の成長が不十分であることから、ｎ型ＩｎＰ埋込層と活性層が接して無効電流経路を形成するという問題があった。

そこで、この問題を解消するために、ＭＯＣＶＤと並列してドライエッチング装置を設けることでメサ構造を大気に暴露しない、いわゆるｉｎ‐ｓｉｔｕエッチング装置が提案されている（例えば、非特許文献１参照）。

特開２０１０−１０４３５号公報 特開平６−２９１０３２号公報 特開平１０−２８４４６６号公報

小倉睦朗著、「その場ＥＣＲドライエッチングおよびガスエッチング／ＭＯＣＶＤ再成長プロセスによる埋め込み型ＡｌＧａＡｓ系レーザ」、電子技術総合研究所彙報、第６４巻 第３号 Ｎ．Ｊ．ＫＡＷＡＩ等著、「Ａｒｓｅｎｉｃ ｐａｓｓｉｖａｔｉｏｎ： ａ ｐｏｓｓｉｂｌｅ ｒｅｍｅｄｙ ｆｏｒ ＭＢＥ ｇｒｏｗｔｈ−ｉｎｔｅｒｒｕｐｔｉｏｎ ｐｒｏｂｌｅｍｓ」、Ｅｌｅｃｔｒｏｎｉｃｓ ｌｅｔｔｅｒｓ、１９８４年１月５日、Ｖｏｌ．２０、Ｎｏ．１

上記の非特許文献１にかかるｉｎ−ｓｉｔｕ型のＭＯＣＶＤ並列ドライエッチング装置は、ドライエッチング装置とＭＯＣＶＤ装置との間を通路部で接続している。この通路部内の空間は大気から遮断されている。そこで、この通路部内を通じて、Ａｌを含む半導体層の露出面が大気に曝されることを避けつつ、ドライエッチング装置のチャンバからＭＯＣＶＤのチャンバへと製造途中の製品を移し変えることができる。

しかしながら、エッチング装置と、ＭＯＣＶＤ等の結晶成長装置とでは、要求される機能が大きく異なっている。結晶成長装置は品質の良い結晶構造を形成するための装置であるから、その内部が不純物質で汚染されることを嫌う。エッチング装置と結晶成長装置とを連結させるのであれば、両者のチャンバ間でのガスの隔離、つまりエッチングガスが結晶成長装置側へと進入するなどの汚染を徹底的に防止しなければならない。また、エッチングを行うチャンバから結晶成長を行うチャンバへのウェハ搬送のために、複雑な輸送機構を新たに設ける必要がある。こういった理由から、上記非特許文献１に記載されるような、エッチング装置と結晶成長装置とを連結させた装置は、不可避的に高コストなものとならざるをえず、製造コストを考えた場合にいまだ改善の余地を残すものであった。

本発明は、上述のような課題を解決するためになされたもので、製造コストにも配慮したうえでＡｌを含む半導体層の表面にＡｌ酸化膜が形成されることを抑制することができる半導体素子の製造方法、半導体素子の製造装置を提供することを目的とする。

本発明にかかる半導体素子の製造方法は、
非晶質Ａｓ膜を形成するためのＡｓ供給部をチャンバ内に備えたドライエッチング装置を用いて、前記チャンバ内においてＡｌを含む半導体層が積層された半導体基板にエッチングを施して前記半導体層の少なくとも一部を露出させたメサ構造を形成し、前記メサ構造の形成の次に前記メサ構造の表面に非晶質Ａｓ膜を形成するメサ構造形成工程と、
前記メサ構造形成工程の後に前記半導体基板を前記チャンバから搬出し、半導体結晶成長装置が備える他のチャンバに搬入する搬送工程と、
前記他のチャンバ内で、前記非晶質Ａｓ膜を除去した後に前記メサ構造の両側を埋込層で埋め込む埋込工程と、
を備えることを特徴とする。

本発明にかかる半導体素子の製造装置は、
台座を備えたチャンバと、
前記チャンバ内に連通し、前記台座上の半導体基板にエッチングを行うためのエッチングガス供給部と、
前記チャンバ内に連通し、前記台座上の半導体基板に非晶質Ａｓ膜を形成するように前記チャンバ内にＡｓ分子を供給するＡｓ供給部と、
前記チャンバに対する前記エッチングガス供給部および前記Ａｓ供給部の連通と遮断とを選択的に切り替える開閉機構と、
を備えることを特徴とする。

本発明によれば、製造コストにも配慮したうえで、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されることを抑制することができる。

本発明の実施の形態１にかかる半導体素子の製造装置の構成を示す図であり、製造装置の内部構成を示した断面図である。 本発明の実施の形態１にかかる半導体素子の製造方法を説明するためのフローチャートである。 本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態２にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態２にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態２にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態２にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態３にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態３にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態３にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。 本発明の実施の形態３にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。

実施の形態１．
［実施の形態１にかかる装置の構成］
図１は、本発明の実施の形態１にかかる半導体素子の製造装置５０の構成を示す図であり、製造装置５０の内部構成を示した断面図である。製造装置５０の主たる役割は、ドライエッチングを行うためのドライエッチング装置であり、製造装置５０は一般的なドライエッチング装置の構成を備えている。さらに、製造装置５０の特徴的な構成として、ＭＢＥ装置で用いられるようなＡｓ分子供給機構と、Ａｓ分子供給によって懸念されるエッチング用途への悪影響を防ぐための機構が備えられている。

図１に示すように、製造装置５０は、処理チャンバ４９を備えている。ドライエッチング装置の構成として、処理チャンバ４９内部には、陽極４５および陰極４６が設けられている。陰極４６は、半導体ウェハ４０を載せるための台座としての役割も備えている。

処理チャンバ４９には、シャッター４２を介して開閉されるエッチング終端検出器４１と、シャッター４４を介して開閉されるエッチングガス流入口４３が設けられている。エッチングガス流入口４３は、エッチングガス供給装置４３ａに接続している。陽極４５および陰極４６には、ブロッキングコンデンサ４７、ＲＦ発振器４８が電気的に接続されている。

製造装置５０は、非晶質Ａｓ膜を成膜するためのＡｓ分子供給機構を備えている。具体的には、処理チャンバ４９には開口が設けられており、この開口を介して、Ａｓ原料を充填したるつぼ（Ａｓセル）３８が処理チャンバ４９内に連通している。るつぼ３８と処理チャンバ４９間には、シャッター３９が設けられている。るつぼ３８を加熱するためのヒータが設けられており、ヒータは具体的にはヒータ用抵抗３８ａおよびこの抵抗へ通電する通電制御部３８ｂを備える。

抵抗３８ａへ通電してるつぼ３８を加熱することにより、Ａｓを蒸発させ、シャッター３９の開閉やるつぼ３８の温度調節によって半導体ウェハ４０へのＡｓ供給をコントロールする。

また、エッチング終端検出器（発光検出器）４１の窓部にシャッター４２を設けており、非晶質Ａｓ膜形成の際はシャッター４２を閉め、検出器にＡｓが堆積して不具合を起こすことを防ぐことができる。

同様に、エッチングガス流入口４３にもシャッター４４を設けている。非晶質Ａｓ膜形成の際はシャッター４４を閉め、エッチングガスの流入経路にＡｓが堆積して不具合を起こすことを防ぐことができる。

このように、るつぼ用シャッター３９およびシャッター４４は、処理チャンバ４９に対するエッチングガス流入口４３及びるつぼ３８の連通と遮断とを選択的に切り替える開閉機構である。

製造装置５０は、温度調節チラー５１を備えている。温度調節チラー５１の冷媒供給部５１ａおよび５１ｂが、陰極４６の下面に取り付けられている。温度調節チラー５１は、冷媒にフッ素系の冷媒などを使用することにより、陰極４６上面に載せられた半導体ウェハ４０の温度を制御することができる。なお、図示しないが、半導体ウェハ４０または陰極４６の温度を計測するための温度計も備えられている。なお、温度調節チラー５１の冷媒供給部５１ａおよび５１ｂが、陰極４６の下面に取り付けられている例を示したが、冷媒供給部は陰極４６の内部に設けてもよい。

［実施の形態１にかかる製造方法］
図２は、本発明の実施の形態１にかかる半導体素子の製造方法を説明するためのフローチャートである。図３乃至７は、本発明の実施の形態１にかかる半導体素子の製造方法により半導体素子が製造される過程を示す製造フロー図である。本実施の形態にかかる製造方法で製造されるのは、半導体発光素子である。

（ステップＳ１００：第１積層工程）
まず、図２に示すフローチャートでは、ステップＳ１００にかかる第１積層工程が実施される。この工程では、先ず、ＭＯＣＶＤ等の結晶成長装置（図示せず）を用いて、図３に示すように、ｐ型ＩｎＰ基板１上に、半導体積層構造７を形成する。半導体積層構造７は、ｐ型ＩｎＰクラッド層２、ｐ型Ａｌ（Ｇａ）ＩｎＡｓ下光閉込層３、ＡｌＧａＩｎＡｓ多重量子井戸活性層４、ｎ型Ａｌ（Ｇａ）ＩｎＡｓ上光閉込層５、ｎ型ＩｎＰクラッド層６がこの順にｐ型ＩｎＰ基板１に積層されたものである。Ａｌを含む半導体層は、ｐ型Ａｌ（Ｇａ）ＩｎＡｓ下光閉込層３、ＡｌＧａＩｎＡｓ多重量子井戸活性層４、ｎ型Ａｌ（Ｇａ）ＩｎＡｓ上光閉込層５である。

半導体積層構造７が形成されたｐ型ＩｎＰ基板１を、この結晶成長装置のチャンバから搬出する。以下、ｐ型ＩｎＰ基板１上に半導体積層構造７を備える半導体基板全体を、便宜上、半導体ウェハ４０とも称す。

（ステップＳ１０１：ＳｉＯ_２膜形成工程）
次に、ステップＳ１０１では、公知のフォトリソグラフィ技術、装置（図示せず）を用いて、半導体積層構造７上に選択的にシリコン酸化膜であるＳｉＯ_２膜８を形成する。

（ステップＳ１０２：エッチング工程および非晶質Ａｓ膜形成工程）
次に、ステップＳ１０２は、エッチング工程によるメサ構造９の形成と、非晶質Ａｓ膜１０の形成工程とを、図１に示す製造装置５０を用いて実施するものである。すなわち、まず、ステップＳ１０１で半導体積層構造７上にＳｉＯ_２膜８を選択的に形成したもの（これが図１の半導体ウェハ４０である）を、製造装置５０の処理チャンバ４９内に搬入する。

図４に示すように、ＳｉＯ_２膜８をマスクとして用いて半導体積層構造７を選択的にドライエッチングすることにより、メサ構造９を形成する。つまり、シャッター４４を開放し、エッチングガス流入口４３を介してエッチングガスを導入し、ＲＦ発振器４８を制御することでドライエッチングを実施する。

次に、メサ構造９の表面に非晶質Ａｓ膜１０を１０℃以下の温度で形成する。すなわち、温度調節チラー５１を制御して、半導体ウェハ４０を１０℃以下に冷却し、るつぼ３８からＡｓ分子を供給し、図５に示すようにメサ構造９に非晶質Ａｓ膜１０を形成する。ただし、ドライエッチングしてから非晶質Ａｓ膜１０の形成までは、メサ構造９が大気に露出しないように、これらの工程を処理チャンバ４９内で連続して行う。

（ステップＳ１０４：搬送工程）
次に、ステップＳ１０４で搬送工程が実施される。非晶質Ａｓ膜１０を形成したメサ構造９を有する半導体ウェハ４０を、製造装置５０の処理チャンバ４９から搬出する。そして、図示しない結晶成長装置（本実施の形態ではＭＯＣＶＤ装置とする）のチャンバ内に、半導体ウェハ４０を搬入する。

搬送の途中、非晶質Ａｓ膜１０は、メサ構造９で露出したＡｌを含む半導体層（すなわち、ｐ型Ａｌ（Ｇａ）ＩｎＡｓ下光閉込層３、ＡｌＧａＩｎＡｓ多重量子井戸活性層４、ｎ型Ａｌ（Ｇａ）ＩｎＡｓ上光閉込層５）の表面酸化を防止する酸化防止膜として機能する。

（ステップＳ１０６：加熱工程および埋込層形成工程）
次に、ステップＳ１０６の加熱工程および埋込層形成工程が実施される。具体的には、半導体ウェハ４０を搬入したＭＯＣＶＤ装置（図示せず）内で、半導体ウェハ４０を２５０℃以上に加熱することで、非晶質Ａｓ膜を脱離させる。これは、ＭＯＣＶＤ装置による結晶成長自体が通常は十分に高温環境でなされるものであるから、結晶成長を実施するための加熱に伴って、非晶質Ａｓ膜１０が脱離されることになる。

図６に示すように、メサ構造の両側をｐ型ＩｎＰ埋込層１１、ｎ型ＩｎＰ電流ブロック層１２、ｐ型ＩｎＰ電流ブロック層１３及びｎ型ＩｎＰ埋込層１４で埋め込む。このとき、非晶質Ａｓ膜１０をメサ構造９から脱離させた後にメサ構造９が大気に露出しないように、加熱工程から成膜工程が連続して実施される。

（ステップＳ１０８：第２積層工程）
次に、図７に示すように、ＳｉＯ_２膜８を取り除いた後、ｎ型ＩｎＰコンタクト層１５及びｎ型ＩｎＧａＡｓコンタクト層１６を形成する。これが第２積層工程である。その他の一般的な工程を経て本実施の形態に係る光半導体素子が製造される。これ以降の一般的な工程は各種公知技術を用いればよいため、説明を省略する。

製造装置５０の処理チャンバ４９内壁や電極（陽極４５、陰極４６）にＡｓ膜が蒸着されることにより、製造装置５０内の環境が変化してエッチングに悪影響を及ぼすことが懸念される。そこで、必要に応じて処理チャンバ４９内壁や電極を２５０℃以上に加熱して、クリーニングを行うことが好ましい。

このクリーニング時は、エッチング終端検出器４１の窓部に対してシャッター４２を閉めるとともに、エッチングガス流入口４３のシャッター４４を閉める。これにより、蒸発したＡｓが、エッチング終端検出器４１やエッチングガス流入経路（エッチングガス流入口４３およびエッチングガス供給装置４３ａ）に到達することを防ぐようにする。

［実施の形態１の作用効果］
メサ構造９を１０℃以下の低温にした状態でＡｓ分子を供給することで、メサ構造９の表面に非晶質Ａｓ膜１０を成膜することができる。非晶質Ａｓ膜１０は、メサ構造を大気に曝した際の表面酸化などの汚染を防ぐ働きをする。非晶質Ａｓ膜１０は、２５０℃以上に加熱することでメサ構造９から脱離させることができる。なお、上記のような半導体上の非晶質Ａｓ膜の有用性・性質は、例えば非特許文献２に記載されている。

実施の形態１では、メサ構造９の形成後に大気に曝すことなく非晶質Ａｓ膜１０を形成し、この非晶質Ａｓ膜１０を酸化防止膜として用いつつ異なるチャンバ間（すなわち処理チャンバ４９とＭＯＣＶＤ装置のチャンバとの間）で半導体ウェハ４０を搬送することができる。その後、この非晶質Ａｓ膜１０を加熱により脱離したうえで、埋込層を形成することができる。

しかも、実施の形態１によれば、図１に示した製造装置５０に非晶質Ａｓ膜形成の機能を持たせたことにより、安価な製造装置５０を用いて、メサ構造９の形成後に、Ａｌを含む半導体層を大気に曝すことなく非晶質Ａｓ膜１０を形成させることができる。

すなわち、製造装置５０が備える非晶質Ａｓ膜１０の形成のための構成は、ｐ型埋込層１１等の埋込構造を形成するための装置ではなく、再結晶成長を行うための装置ではない。ＭＯＣＶＤやＭＢＥなどの結晶成長装置でチャンバ内に必要とされる環境と、処理チャンバ４９内において非晶質Ａｓ膜１０を形成するために必要な環境とは異なる。

処理チャンバ４９内において非晶質Ａｓ膜１０を形成するために必要な成膜環境は、結晶成長において必要とされる程には低不純物環境や温度その他の成膜環境が高品質である必要は無い。また、結晶成長で必要となる４００℃以上の高温に加熱するための加熱機構、およびその高温に耐えうる部材の耐久性が必要ない。このため、製造装置５０に搭載すべき非晶質Ａｓ膜形成用の構成は、非晶質Ａｓ膜１０をメサ構造９表面の酸化防止膜（カバー膜）として用いることができる程度の成膜能力を有すればよく、しかも非晶質Ａｓ膜１０の一種類のみを成膜できれば足りる。したがって、製造装置５０自体のコストが低廉なもので済む。

以上説明した実施の形態１にかかる製造方法および製造装置によれば、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されることを確実に防止し、安価に光半導体素子を製造することができる。

［実施の形態１の変形例］
実施の形態１では、非晶質Ａｓ膜１０を酸化防止膜として用いることで、Ａｌを含む半導体層（すなわち、ｐ型Ａｌ（Ｇａ）ＩｎＡｓ下光閉込層３、ＡｌＧａＩｎＡｓ多重量子井戸活性層４、ｎ型Ａｌ（Ｇａ）ＩｎＡｓ上光閉込層５）を被覆した。しかしながら、本発明はこれに限られるものではない。
非晶質Ａｓ膜１０に代えて、低温脱離が可能であって且つメサ構造９で露出したＡｌ含有半導体層にＡｌ酸化膜が形成されるのを防ぐことができる程度の酸化防止性能を有する酸化防止膜を用いても良い。

なお、上記実施の形態では、メサ構造９の両側をｐ型ＩｎＰ埋込層１１、ｎ型ＩｎＰ電流ブロック層１２、ｐ型ＩｎＰ電流ブロック層１３及びｎ型ＩｎＰ埋込層１４からなるｐ型／ｎ型／ｐ型／ｎ型という積層構造で埋め込むものとした。しかしながら、本発明にかかる埋込層の構成はこれに限定されるものではない。ｎ型／ｐ型／ｉ型／ｎ型／ｐ型という積層構造やｐ型／ｉ型／ｎ型／ｐ型という積層構造など、導電性や容量を調整した他の様々な埋め込み構造の場合でも同様の効果が得られる。ただしｉ型はアンドープである。

また、ＦｅやＲｕなどをドープした高抵抗ＩｎＰ埋込層、あるいは高抵抗アンドープＩｎＡｌＡｓ層などの半導体層を埋め込んでもよい。

さらに、ステップＳ１００やステップＳ１０６においてＭＯＣＶＤ装置以外の結晶成長装置、たとえばＭＢＥ装置を用いてもよい。結晶成長や装置内での加熱による非晶質Ａｓ膜脱離を同様に行ってもよい。

また、実施の形態１では、ｐ型ＩｎＰ基板１を用いたが、ｎ型基板を用いた逆転層構造の場合でも同様の効果が得られる。なお、この逆転層構造の場合の埋め込み構造はｐ型／ｎ型／ｐ型などの構造となり、これに加え、導電性や容量を調整した他の様々な埋め込み構造の場合でも同様の効果が得られる。

また、実施の形態１では、図１に示す製造装置５０が、ドライエッチングと非晶質Ａｓ膜形成が一つのチャンバで行える装置であった。しかしながら、本発明はこれに限られるものではない。既存のドライエッチング装置のチャンバと、既存のＭＢＥ装置、真空蒸着装置等を用いた非晶質Ａｓ膜形成用装置のチャンバとを、大気から遮断されるように接続した通路部を介して接続してもよい。この通路部（搬送通路）を介して半導体ウェハ４０を搬送することで、エッチング後のメサ構造９を大気に曝さずに、非晶質Ａｓ膜１０で覆ってもよい。

実施の形態２．
図８乃至１１は、本発明の実施の形態２に係る光半導体素子の製造方法を説明するための製造フロー図である。実施の形態２にかかる製造方法は、実施の形態１とは異なり、半導体受光素子を製造する。

なお、メサ構造形成のためのドライエッチングおよび非晶質Ａｓ膜形成については、実施の形態１と同様に、製造装置５０を用いるものとする。また、実施の形態２では、半導体ウェハ２４０が、製造装置５０の処理チャンバ４９内に搬入、搬出される。

実施の形態２にかかる製造方法の基本的な流れは、図２に示した実施の形態１にかかる製造方法フローチャートと同様である。但し、図２に示すフローチャートの各ブロックの内容が相違している。以下の説明では、実施の形態２の各工程を図２のフローチャートの各ブロック毎の工程に対応させながら説明するものとし、実施の形態２のためのフローチャートは省略するものとする。

（第１積層工程）
この工程は、図２のステップＳ１００と対応する工程である。実施の形態２では、図８に示すように、ｎ型ＩｎＰ基板１７上に、半導体積層構造２３を形成する。半導体積層構造２３は、ｎ型ＩｎＰバッファ層１８、ｎ型ＡｌＧａＩｎＡｓ多重量子井戸アバランシェ倍増層１９、ｐ型ＩｎＧａＡｓ光吸収層２０、ｐ型ＩｎＰキャップ層２１、ｐ型ＩｎＧａＡｓコンタクト層２２がこの順にｎ型ＩｎＰ基板１７上に積層されたものである。ｎ型多重量子井戸アバランシェ倍増層１９が、Ａｌを含む半導体層である。

（ＳｉＯ_２膜形成工程）
次に、半導体積層構造２３上にフォトリソグラフィなどによりパターニングしたＳｉＯ_２膜２４を形成する。この工程は、図２のステップＳ１０１と対応する工程である。

（エッチング工程および非晶質Ａｓ膜形成工程）
次に、半導体積層構造２３にＳｉＯ_２膜２４を選択的に形成した半導体ウェハ２４０を、製造装置５０の処理チャンバ４９内に搬入する。図９に示すように、ＳｉＯ_２膜２４をマスクとして用いて半導体積層構造２３をドライエッチングしてメサ構造２５を形成する。このとき、図１に示す製造装置５０を用いてエッチングを行う。

次に、メサ構造２５の表面に非晶質Ａｓ膜２６を１０℃以下の温度で形成する。すなわち、温度調節チラー５１を制御して処理チャンバ４９内を１０℃以下に冷却し、るつぼ３８からＡｓ分子を供給し、図１０に示すように、メサ構造２５に非晶質Ａｓ膜２６を形成させる。ただし、ドライエッチングしてから非晶質Ａｓ膜２６の形成までは、メサ構造２５が大気に露出しないように、これらの工程を連続して行う。これらの工程は、図２のステップＳ１０２と対応する工程である。

（搬送工程）
次に、搬送工程が実施される。この工程は、図２のステップＳ１０４と対応する工程である。実施の形態２では、非晶質Ａｓ膜２６を形成したメサ構造２５を有する半導体ウェハ２４０を、製造装置５０の処理チャンバ４９から搬出する。そして、図示しない結晶成長装置（本実施の形態ではＭＯＣＶＤ装置とする）のチャンバ内に、半導体ウェハ２４０を搬入する。

（加熱工程および埋込層形成工程）
次に、加熱工程および埋込層形成工程が実施される。この工程は、図２のステップＳ１０６と対応する工程である。実施の形態２では、ＭＯＣＶＤ装置内で２５０℃以上に加熱することで非晶質Ａｓ膜２６を脱離させ、図１１に示すように、メサ構造２５の両側を、高抵抗ＩｎＰ埋込層２７で埋め込む。高抵抗ＩｎＰ埋込層２７は、ＦｅやＲｕなどをドープしたものである。このとき、非晶質Ａｓ膜２６を脱離させてから連続して埋め込みを行い、メサ構造２５が大気に露出しないようにする。

（その他の一般的な工程）
高抵抗埋め込み層２７の形成後は、その他の一般的な工程を経て本実施の形態に係る光半導体素子（半導体受光素子）が製造される。これ以降の一般的な工程は各種公知技術を用いればよく、新規な事項ではないため、説明を省略する。

半導体受光素子においては、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されると、暗電流が増加するという問題がある。

実施の形態２では、メサ構造２５の形成後に大気に曝すことなく非晶質Ａｓ膜２６を形成し、この非晶質Ａｓ膜２６を酸化防止膜として用いつつ異なるチャンバ間（すなわち処理チャンバ４９とＭＯＣＶＤ装置のチャンバとの間）で半導体ウェハ２４０を搬送することができる。その後、この非晶質Ａｓ膜２６を加熱により脱離したうえで、埋込層を形成することができる。

しかも、実施の形態３によれば、図１に示した製造装置５０に非晶質Ａｓ膜形成の機能を持たせたことにより、安価な製造装置５０を用いて、メサ構造２５の形成後に、Ａｌを含む半導体層を大気に曝すことなく非晶質Ａｓ膜２６を形成させることができる。

以上説明した実施の形態２にかかる製造方法および製造装置によれば、Ａｌ酸化膜形成による暗電流増加を確実に防止し、安価に半導体受光素子を製造することができる。

なお、上記実施の形態では、メサ構造２５の両側を高抵抗ＩｎＰ埋込層２７で埋め込むものを示したが、本発明はこれに限られず、高抵抗アンドープＩｎＡｌＡｓ層などの半導体層を埋め込んでもよい。

さらに、上述した加熱工程および埋込層形成工程において、ＭＯＣＶＤ装置以外の結晶成長装置、たとえばＭＢＥ装置を用いて、結晶成長や装置内での加熱による非晶質Ａｓ膜脱離を行ってもよい。

また、ウインドウ層を持つ構造、アバランシェ倍増層を持たない構造、光吸収層とアバランシェ構造が逆転している構造、電界降下層を持つ構造などの場合でも同様の効果が得られる。

また、基板にＧａＳｂを用いた、Ａｌを含む光吸収層と高抵抗埋め込み層を持つ構造でも同様の効果が得られる。

実施の形態３．
図１２乃至１５は、本発明の実施の形態３に係る光半導体素子の製造方法を説明するための製造フロー図である。実施の形態３にかかる製造方法は、実施の形態１とは異なり、電界吸収型光変調器を製造する。

なお、メサ構造形成のためのドライエッチングおよび非晶質Ａｓ膜形成については、実施の形態１と同様に、製造装置５０を用いるものとする。また、実施の形態３では、半導体ウェハ３４０が、製造装置５０の処理チャンバ４９内に搬入、搬出される。

実施の形態３にかかる製造方法の基本的な流れは、図２に示した実施の形態１にかかる製造方法フローチャートと同様である。但し、図２に示すフローチャートの各ブロックの内容が相違している。以下の説明では、実施の形態３の各工程を図２のフローチャートの各ブロック毎の工程に対応させながら説明するものとし、実施の形態３のためのフローチャートは省略するものとする。

（第１積層工程）
この工程は、図２のステップＳ１００と対応する工程である。実施の形態３では、まず、図１２に示すように、ｎ型ＩｎＰ基板２８上に、ｎ型ＩｎＰクラッド層２９、ＡｌＧａＩｎＡｓ多重量子井戸コア層３０、ｐ型ＩｎＰクラッド層３１、ｐ型ＩｎＧａＡｓコンタクト層３２を有する半導体積層構造３３を形成する。ＡｌＧａＩｎＡｓ多重量子井戸コア層３０が、Ａｌを含む半導体層である。

（ＳｉＯ_２膜形成工程）
次に、半導体積層構造３３上にフォトリソグラフィなどによりパターニングしたＳｉＯ_２膜３４を形成する。この工程は、図２のステップＳ１０１と対応する工程である。

（エッチング工程および非晶質Ａｓ膜形成工程）
次に、図１３に示すように、このＳｉＯ_２膜３４をマスクとして用いて半導体積層構造３３をドライエッチングしてメサ構造３５を形成する。このとき、図１に示す製造装置５０を用いてエッチングを行う。

次に、温度調節チラー５１を制御して、処理チャンバ４９内を１０℃以下に冷却し、るつぼ３８からＡｓ分子を供給し、図１４に示すように、メサ構造３５に非晶質Ａｓ膜３６を形成させる。ただし、ドライエッチングしてから非晶質Ａｓ膜形成までは半導体ウェハ３４０が大気に露出しないように、これらの工程は処理チャンバ４９内で連続して行う。この工程は、図２のステップＳ１０２と対応する工程である。

（搬送工程）
次に、搬送工程が実施される。この工程は、図２のステップＳ１０４と対応する工程である。実施の形態３では、非晶質Ａｓ膜３６を形成したメサ構造３５を有する半導体ウェハ３４０を、製造装置５０の処理チャンバ４９から搬出する。そして、図示しない結晶成長装置（本実施の形態ではＭＯＣＶＤ装置とする）のチャンバ内に、半導体ウェハ３４０を搬入する。

（加熱工程および埋込層形成工程）
次に、ＭＯＣＶＤ装置内で２５０℃以上に加熱することで非晶質Ａｓ膜３６を脱離させ、図１５に示すように、メサ構造の両側をＦｅやＲｕなどをドープした高抵抗ＩｎＰ埋込層３７で埋め込む。このとき、非晶質Ａｓ膜３６を脱離させてから連続して埋め込みを行い、メサ構造３５が大気に露出しないようにする。この工程は、図２のステップＳ１０６と対応する工程である。

（その他の一般的な工程）
以降、その他の一般的な工程を経て実施の形態３に係る光半導体素子（電界吸収型光変調器）が製造される。これ以降の一般的な工程は各種公知技術を用いればよく、新規な事項ではないため、説明を省略する。

電界吸収型光変調器においては、Ａｌを含む半導体層の表面にＡｌ酸化膜が形成されると、リーク電流が発生し、電圧が印加できなくなり、消光比の低下が起こり、ＥＡ（Electroabsorption）動作を阻害するという問題がある。

実施の形態３では、メサ構造３５の形成後に大気に曝すことなく非晶質Ａｓ膜３６を形成し、この非晶質Ａｓ膜３６を酸化防止膜として用いつつ異なるチャンバ間（すなわち処理チャンバ４９とＭＯＣＶＤ装置のチャンバとの間）で半導体ウェハ３４０を搬送することができる。その後、この非晶質Ａｓ膜３６を加熱により脱離したうえで、埋込層を形成することができる。

しかも、実施の形態３によれば、図１に示した製造装置５０に非晶質Ａｓ膜形成の機能を持たせたことにより、安価な製造装置５０を用いて、メサ構造３５の形成後に、Ａｌを含む半導体層を大気に曝すことなく非晶質Ａｓ膜３６を形成させることができる。

以上説明した実施の形態３にかかる製造方法および製造装置によれば、Ａｌ酸化膜形成による上記問題の発生を確実に防止し、安価に電界吸収型光変調器を製造することができる。

なお、上記実施の形態では、メサ構造３５の両側を高抵抗ＩｎＰ埋込層３７で埋め込んだ。しかしながら、本発明はこれに限られるものではなく、高抵抗アンドープＩｎＡｌＡｓ層などの半導体層を埋め込んでもよい。

さらに、上述した加熱工程および埋込層形成工程において、ＭＯＣＶＤ装置以外の結晶成長装置、たとえばＭＢＥ装置を用いて、結晶成長や装置内での加熱による非晶質Ａｓ膜脱離を行ってもよい。

また、実施の形態３ではｎ型ＩｎＰ基板２８を用いたが、ｐ型基板を用いた逆転層構造の場合でも同様の効果が得られる。また、基板に半絶縁性ＩｎＰなどの高抵抗な半導体基板を用いた場合でも同様の効果が得られる。

１ ｐ型ＩｎＰ基板、２ ｐ型ＩｎＰクラッド層、３ ｐ型Ａｌ（Ｇａ）ＩｎＡｓ下光閉込層、４ ＡｌＧａＩｎＡｓ多重量子井戸活性層、５ ｎ型Ａｌ（Ｇａ）ＩｎＡｓ上光閉込層、６ ｎ型ＩｎＰクラッド層、７ 半導体積層構造、８ ＳｉＯ_２膜、９ メサ構造、１０ 非晶質Ａｓ膜、１１ ｐ型ＩｎＰ埋込層、１２ ｎ型電流ブロック層、１３ ｐ型ＩｎＰ電流ブロック層、１４ ｎ型ＩｎＰ埋込層、１５ ｎ型コンタクト層、１６ ｎ型ＩｎＧａＡｓコンタクト層、３８ るつぼ、３８ａ ヒータ用抵抗、３８ｂ 通電制御部、３９ るつぼ用シャッター、４０ 半導体ウェハ、４１ エッチング終端検出器、４２ シャッター、４３ エッチングガス流入口、４３ａ エッチングガス供給装置、４４ シャッター、４５ 陽極、４６ 陰極、４７ ブロッキングコンデンサ、４８ ＲＦ発振器、４９ 処理チャンバ、５０ 製造装置、５１ 温度調節チラー、５１ａ、５１ｂ 冷媒供給部

Claims (7)

1. 非晶質Ａｓ膜を形成するためのＡｓ供給部をチャンバ内に備えたドライエッチング装置を用いて、前記チャンバ内においてＡｌを含む半導体層が積層された半導体基板にエッチングを施して前記半導体層の少なくとも一部を露出させたメサ構造を形成し、前記メサ構造の形成の次に前記メサ構造の表面に非晶質Ａｓ膜を形成するメサ構造形成工程と、
   前記メサ構造形成工程の後に前記半導体基板を前記チャンバから搬出し、半導体結晶成長装置が備える他のチャンバに搬入する搬送工程と、
   前記他のチャンバ内で、前記非晶質Ａｓ膜を除去した後に前記メサ構造の両側を埋込層で埋め込む埋込工程と、
   を備えることを特徴とする半導体素子の製造方法。
2. 前記埋込工程が、前記他のチャンバ内で前記非晶質Ａｓ膜を加熱することで前記メサ構造から前記非晶質Ａｓ膜を脱離させることを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記埋込工程は、前記他のチャンバで前記非晶質Ａｓ膜を２５０℃以上の温度に加熱することで前記非晶質Ａｓ膜を除去することを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記メサ構造形成工程は、前記メサ構造の表面に前記非晶質Ａｓ膜を１０℃以下の温度で形成することを特徴とする請求項２または３に記載の半導体素子の製造方法。
5. 台座を備えたチャンバと、
   前記チャンバ内に連通し、前記台座上の半導体基板にエッチングを行うためのエッチングガス供給部と、
   前記チャンバ内に連通し、前記台座上の半導体基板に非晶質Ａｓ膜を形成するように前記チャンバ内にＡｓ分子を供給するＡｓ供給部と、
   前記チャンバに対する前記エッチングガス供給部および前記Ａｓ供給部の連通と遮断とを選択的に切り替える開閉機構と、
   を備えることを特徴とする半導体素子の製造装置。
6. 前記Ａｓ供給部は、前記チャンバ内に連通したるつぼ及び前記るつぼを加熱するヒータを備えることを特徴とする請求項５に記載の半導体素子の製造装置。
7. 前記チャンバ内を１０℃以下に冷却する温度調整チラーを更に備えることを特徴とする請求項５または６に記載の半導体素子の製造装置。

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