JP6110605B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置及び液晶表示装置等に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。

従来の液晶表示装置は、薄膜トランジスタが形成される基板（以下、「ＴＦＴ(thin film transistor)基板」という。）及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。ＴＦＴ基板の層構造は、ガラス基板、下地絶縁膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、層間絶縁膜、画素電極並びに配向膜の順に積層されたものである。対向基板の層構造は、ガラス基板、ブラックマトリックス層（有機樹脂または金属）、カラーフィルタ、対向電極及び配向膜の順に積層されたものである。

上記の液晶表示装置では、ＴＦＴ基板上の画素部に設けられた薄膜トランジスタに、バックライトからの光や外部からの光が照射されることを低減するため、対向基板において薄膜トランジスタと重畳する領域にブラックマトリックス層が設けられている。

また、従来の液晶表示装置では、ＴＦＴ基板上の各種金属配線や保持容量などの凹凸が存在する領域の上部の対向基板にも、画質の向上を目的として、ブラックマトリックス層が設けられている領域がある。

しかしながら、対向基板にブラックマトリックス層が設けられる場合、ＴＦＴ基板との位置合わせずれのため、光漏れが生じ、当該光がＴＦＴ基板の薄膜トランジスタに照射されるという問題がある。

また、ＴＦＴ基板との位置合わせずれが生じても光漏れが生じないようにするために、ブラックマトリックス層の幅を設計値以上に拡張して対向基板に設けると、画素部の開口率の低下の原因となる。

また、近年の液晶表示装置は高速駆動化とともに高解像度化が進んでいる。このため、画素数が多く高解像度化したディスプレイパネルにおいては、配線間の寄生容量による負荷の影響、信号線の本数の増加に伴う負荷の影響などが大きくなるという課題がある。

特開２００８−２６８９２３号公報

本発明の一態様は、ブラックマトリックス層の幅を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制することを課題とする。また、本発明の一態様は、配線間の寄生容量を低減することを課題とする。また、本発明の一態様は、信号数の増加に伴う負荷の影響を低減させることを課題とする。

本発明の一態様は、ボトムゲート電極と第１のブラックマトリックス層で第１の半導体層を挟むシングルゲート型の薄膜トランジスタを有する半導体装置であって、前記第１の半導体層と前記第１のブラックマトリックス層は重畳していることを特徴とする半導体装置である。

また、本発明の一態様において、第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続しており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層によって形成されているとよい。

また、本発明の一態様において、前記第１のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。

また、本発明の一態様において、前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続された第２の配線との交差部は、第２の半導体層を有し、前記交差部における前記第２の配線は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されており、前記第１の配線は、前記ボトムゲート電極と同一層であり、前記第２の半導体層と前記第３のブラックマトリックス層は重畳しており、前記第２の半導体層は、前記第１の半導体層と同一層であるとよい。

また、本発明の一態様において、前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されているとよい。

本発明の一態様は、ボトムゲート電極と、前記ボトムゲート電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第１のブラックマトリックス層と、を具備するシングルゲート型の薄膜トランジスタを有し、前記第１の半導体層と前記第１のブラックマトリックス層は重畳していることを特徴とする半導体装置である。

また、本発明の一態様において、第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続しており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層によって形成され、前記第１のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。

また、本発明の一態様において、前記第１の絶縁膜下に形成され、且つ前記第３の容量電極に電気的に接続された第１の配線と、前記第１の絶縁膜上に形成され、且つ前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続され、前記第１の配線と交差する第２の配線と、を有し、前記第１の配線と前記第２の配線との交差部は、前記第１の配線上に形成された前記第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の半導体層と、前記第２の半導体層上に形成された前記第２の絶縁膜と、前記第２の絶縁膜上に形成された前記第２の配線と、を有し、前記交差部における前記第２の配線は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されており、前記第２の半導体層と前記第３のブラックマトリックス層は重畳しており、前記第１の配線は、前記ボトムゲート電極と同一層であるとよい。

また、本発明の一態様において、前記第１の半導体層に電気的に接続されたソース及びドレインの他方の電極と、前記第２の絶縁膜上に形成され、且つ前記他方の電極と前記第２の容量電極を電気的に接続する第４のブラックマトリックス層と、前記第４のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第１の絶縁膜と前記第２の絶縁膜との間に形成された第３の半導体層と、を具備し、前記第３の半導体層と前記第４のブラックマトリックス層は重畳しているとよい。

また、本発明の一態様において、前記第１の半導体層に電気的に接続されたソース及びドレインの一方の電極と、前記第１の絶縁膜上に形成された第３の配線と、前記第２の絶縁膜上に形成され、前記一方の電極と前記第３の配線を電気的に接続する第５のブラックマトリックス層と、前記第５のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第１の絶縁膜と前記第２の絶縁膜との間に形成された第４の半導体層と、を具備し、前記第４の半導体層と前記第５のブラックマトリックス層は重畳しているとよい。

また、本発明の一態様は、第１の配線と、前記第１の配線と交差する第２の配線と、を有し、前記第１の配線と前記第２の配線との交差部は、前記第１の配線上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された前記第２の配線と、を有し、前記第２の配線は第１のブラックマトリックス層によって形成されており、前記第１のブラックマトリックス層と前記第１の半導体層は重畳していることを特徴とする半導体装置である。

また、本発明の一態様において、前記第２の配線は薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続されているとよい。

また、本発明の一態様において、前記一方の電極と前記第２の配線とを電気的に接続する第３の配線と、前記第３の配線と前記薄膜トランジスタのボトムゲート電極との間に配置された第２の半導体層と、を有し、前記第３の配線は第２のブラックマトリックス層によって形成されているとよい。

また、本発明の一態様において、１信号を複数の信号に分割して複数の配線に供給する信号線共有回路を有し、前記信号線共有回路によって分割された前記複数の信号のいずれかの信号が、 前記第１の配線または前記第２の配線に供給されるとよい。

また、本発明の一態様において、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、前記第１のトランジスタのソース及びドレインの一方の第１電極、前記第２のトランジスタのソース及びドレインの一方の第２電極、並びに前記第３のトランジスタのソース及びドレインの一方の第３電極に電気的に接続された１信号が入力される第４の配線と、前記第１のトランジスタのゲート電極に電気的に接続され、前記第１のトランジスタを制御する信号を入力する第５の配線と、前記第２のトランジスタのゲート電極に電気的に接続され、前記第２のトランジスタを制御する信号を入力する第６の配線と、前記第３のトランジスタのゲート電極に電気的に接続され、前記第３のトランジスタを制御する信号を入力する第７の配線と、を有する信号線共有回路を具備し、前記第１の配線または前記第２の配線は、前記第１のトランジスタのソース及びドレインの他方の第１電極、前記第２のトランジスタのソース及びドレインの他方の第２電極、並びに前記第３のトランジスタのソース及びドレインの他方の第３電極のいずれかに電気的に接続されているとよい。

本発明の一態様を適用することで、ブラックマトリックス層の幅を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制することができる。また、本発明の一態様を適用することで、配線間の寄生容量を低減することができる。また、本発明の一態様を適用することで、信号数の増加に伴う負荷の影響を低減させることができる。

本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。 （Ａ）は図１に示すX1−X2線に沿った断面図、（Ｂ）は図１に示すY1−Y2線に沿った断面図、（Ｃ）は図１に示すZ1−Z2線に沿った断面図。 （Ａ）は半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図、（Ｂ）は半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図、（Ｃ），（Ｄ）は図２に示す絶縁膜１３とソース及びドレインの一方の電極１５ａとの間の拡大図。 信号線共有回路を示す回路構成図。 図４に示す信号線共有回路のタイミングチャートを示す図。

以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本発明の一態様に係る液晶表示装置について、図１及び図２を参照して説明する。

本発明の一態様に係る液晶表示装置は、ＴＦＴ基板及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。
図１及び図２に示すＴＦＴ基板の層構造は、ガラス基板、下地膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、透光性を有する電極、層間絶縁膜、ブラックマトリックス層並びに配向膜の順に積層されたものである。このようにブラックマトリックス層をバックライト側であるＴＦＴ基板側に設けることにより、バックライトからの光を効率良く遮光できると共に、位置合わせずれによる光漏れを低減することができる。
対向基板の層構造は、ガラス基板、着色膜、保護膜、対向電極及び配向膜の順に積層されたものである。なお、本実施の形態では、基板としてガラス基板を用いているが、他の基板を用いても良い。

図１に示すＴＦＴ基板は、薄膜トランジスタ１、保持容量２、配線交差部４及び画素電極３を有している。

まず、薄膜トランジスタ１及び保持容量２について説明する。
薄膜トランジスタ１及び保持容量２は、図２（Ａ）に示すように、下地膜１１を有するガラス基板１０の上に形成されている。保持容量２は第１の容量素子２ａ及び第２の容量素子２ｂによって形成されている。なお、下地膜１１はなくてもよく、下地膜１１のないガラス基板１０を用いてもよい。

以下に詳細に説明する。
下地膜１１上にはボトムゲート電極１２ａ及び第１の容量電極１２ｃが形成されている。ボトムゲート電極１２ａと第１の容量電極１２ｃは、第１の導電膜によって形成され、互いに電気的に接続されている。ボトムゲート電極１２ａは選択信号線（ゲート電極線）も構成している。ボトムゲート電極１２ａ、第１の容量電極１２ｃ及び下地膜１１の上には絶縁膜１３が形成されている。ボトムゲート電極１２ａ上に位置する絶縁膜１３はゲート絶縁膜として機能する。ゲート絶縁膜としては例えば窒化シリコン膜を用いることができ、膜厚は３００〜４００ｎｍが好ましい。絶縁膜１３上であって、且つボトムゲート電極１２ａの上方には半導体層１４が形成されている。

ボトムゲート電極１２ａの上方且つ半導体層１４及び絶縁膜１３の上にはソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂが形成されている。ボトムゲート電極１２ａの厚さは、一方の電極１５ａ及び他方の電極１５ｂと同じ程度の厚さであり、例えば３層構造の場合、各々の厚さは５０ｎｍ、１００ｎｍ〜３００ｎｍ、５０ｎｍである。絶縁膜１３上であって、且つ一方の電極１５ａ及び他方の電極１５ｂのそれぞれの隣には半導体層１４ｆ，１４ｇが形成されている。絶縁膜１３上であって、且つ半導体層１４ｇの隣には配線１５ｃが形成されている。絶縁膜１３上であって、且つ第１の容量電極１２ｃの上方には第２の容量電極１５ｄが形成されており、第１の容量電極１２ｃと第２の容量電極１５ｄによって第１の容量素子２ａが形成されている。ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂ、配線１５ｃ及び第２の容量電極１５ｄそれぞれは、第２の導電膜によって形成されている。

配線１５ｃ、半導体層１４，１４ｇ，１４ｆ、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂ、第２の容量電極１５ｄの上にはパッシベーション層（絶縁膜）１６が形成されている。パッシベーション層１６にはコンタクトホール１６ａ〜１６ｇが形成されており、コンタクトホール１６ｅは第１の導電膜によって形成される層に達している（図１、図２（Ａ）参照）。なお、パッシベーション層としては例えば窒化シリコン層を用いることができ、厚さは１５０ｎｍ〜４００ｎｍであることが好ましい。

半導体層１４ｇの上方且つパッシベーション層１６上には第５のブラックマトリックス層１７ｅが形成されており、半導体層１４ｇと第５のブラックマトリックス層１７ｅは重畳している。第５のブラックマトリックス層１７ｅは、コンタクトホール１６ａを介して配線１５ｃに電気的に接続され、コンタクトホール１６ｂを介してソース及びドレインの他方の電極１５ｂに電気的に接続されている。第５のブラックマトリックス層１７ｅとボトムゲート電極１２ａとの間には半導体層１４ｇが配置されており、半導体層１４ｇによって第５のブラックマトリックス層１７ｅとボトムゲート電極１２ａとの距離を長くしている。これにより、第５のブラックマトリックス層１７ｅとボトムゲート電極１２ａとの間の寄生容量を低減できる。

またパッシベーション層１６上であって、且つ第５のブラックマトリックス層１７ｅの周囲を囲むように第１のブラックマトリックス層１７ａが形成されている（図１、図２（Ａ）参照）。第５のブラックマトリックス層１７ｅは第１のブラックマトリックス層１７ａと電気的に分離されており、第５のブラックマトリックス層１７ｅと第１のブラックマトリックス層１７ａは同一層である。

半導体層１４ｆの上方且つパッシベーション層１６上には第４のブラックマトリックス層１７ｄが形成されており、半導体層１４ｆと第４のブラックマトリックス層１７ｄは重畳している。第４のブラックマトリックス層１７ｄは、コンタクトホール１６ｃを介してソース及びドレインの一方の電極１５ａに電気的に接続され、コンタクトホール１６ｄを介して第２の容量電極１５ｄに電気的に接続されている。第４のブラックマトリックス層１７ｄとボトムゲート電極１２ａとの間には半導体層１４ｆが配置されており、半導体層１４ｆによって第４のブラックマトリックス層１７ｄとボトムゲート電極１２ａとの距離を長くしている。これにより、第４のブラックマトリックス層１７ｄとボトムゲート電極１２ａとの間の寄生容量を低減できる。

また第４のブラックマトリックス層１７ｄの周囲は、第１のブラックマトリックス層１７ａによって囲まれている（図１、図２（Ａ）参照）。第４のブラックマトリックス層１７ｄは第１のブラックマトリックス層１７ａと電気的に分離されており、第４のブラックマトリックス層１７ｄは第１のブラックマトリックス層１７ａと同一層である。

第２の容量電極１５ｄの上方且つパッシベーション層１６上には第２のブラックマトリックス層１７ｂが形成されている。第２のブラックマトリックス層１７ｂは、コンタクトホール１６ｅを介して第１の容量電極１２ｃに電気的に接続されている（図１参照）。第２のブラックマトリックス層１７ｂは第３の容量電極として機能する。これにより、第２の容量電極１５ｄと第３の容量電極（第２のブラックマトリックス層１７ｂ）によって第２の容量素子２ｂが形成される。第２の容量素子２ｂ及び第１の容量素子２ａによって保持容量２が形成される。第１の容量素子２ａ及び第２の容量素子２ｂを重畳させることで、少ない面積で、容量を増加させることができる。

また第２のブラックマトリックス層１７ｂの周囲は、第１のブラックマトリックス層１７ａによって囲まれている（図１、図２（Ａ）参照）。第２のブラックマトリックス層１７ｂは第１のブラックマトリックス層１７ａと電気的に分離されており、第２のブラックマトリックス層１７ｂは第１のブラックマトリックス層１７ａと同一層である。

図１及び図２（Ａ）に示すように、薄膜トランジスタ１の半導体層１４は、ボトムゲート電極１２ａよりも面積が小さく形成され、第１のブラックマトリックス層１７ａ、パッシベーション層１６、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂによって覆われている。半導体層１４と第１のブラックマトリックス層１７ａは重畳している。

本実施の形態によれば、第１のブラックマトリックス層１７ａによって半導体層１４を覆うことにより、外部からの意図しない光が薄膜トランジスタの半導体層１４に入射することを低減することができる。

また、本実施の形態では、パッシベーション層１６上に第１〜第５のブラックマトリックス層１７ａ〜１７ｅを配置することにより、ＴＦＴ基板と対向基板との位置合わせずれによる光漏れが生じることを抑制できる。

次に、配線交差部４及び画素電極３について説明する。
配線交差部４及び画素電極３は、図２（Ｂ），（Ｃ）に示すように、下地膜１１を有するガラス基板１０の上に形成されている。画素電極３は、第１のブラックマトリックス層１７ａの開口部１７ｂｘによってパッシベーション層１６を介して視認される。また、開口部１７ｂｘにおいて、パッシベーション層１６も開口していてもよい。図示した構成に限定されず、パッシベーション層１６の上に画素電極３があってもよい。

図２（Ｂ）に示す配線交差部４において、配線１２ｂは第１の導電膜によって形成された容量線であり、配線１５ｃは第２の導電膜によって形成された映像信号線である。配線（容量線）１２ｂは第１の容量電極１２ｃに電気的に接続されている。

図１に示す映像信号線（配線）１５ｃ及び容量線（配線）１２ｂの交差部４では、寄生容量が発生し映像信号線の遅延が生じてしまう。このため、本実施の形態では、図２（Ｂ）に示すように、容量線１２ｂと交差する領域において、映像信号線１５ｃが分離されている。また、分離された映像信号線１５ｃは、第３のブラックマトリックス層１７ｃで形成した配線によって接続されている。そして、容量線１２ｂと、配線１７ｃ（第３のブラックマトリックス層）との寄生容量を更に低減するため、容量線１２ｂと、配線１７ｃ（第３のブラックマトリックス層）との間に、絶縁膜１３、半導体層１４ｅ及びパッシベーション層１６を設けることで、容量線１２ｂと配線１７ｃとの距離を長くしている。

配線交差部の寄生容量の問題について説明する。上述した配線交差部４だけではなく、他の配線交差部（図示せず）においても寄生容量は問題となる。例えば、映像信号線及び選択信号線（ゲート電極線）との間の寄生容量による選択信号の遅延である。映像信号線及び選択信号線の交差部では、寄生容量が発生し、選択信号線に入力される選択信号において、入力端での選択信号に対して、入力端から離れるに従ってＣＲ遅延が増大し、選択信号波形がなまることで、選択すべき画素を選択信号にて選択するに足る電圧値に達せず、画素に正確な信号を伝達できなくなるため、充電期間が不足し、画質が劣化してしまうという問題がある。

また、映像信号線は選択信号線及び容量線それぞれと交互に交差する（乗り越える）ため、両者との交差部における寄生容量が映像信号線に入力される信号波形にＣＲ遅延を生じさせ、映像信号線の波形なまりを生じさせるので、充電能力（電流）が不足し、画質を劣化させることになる。
このように寄生容量を小さくすべき配線交差部を図２（Ｂ）と同様の構造とすることにより、配線間の寄生容量を低減することができる。
なお、図１には選択信号線と容量線が交互に配置された構造を示しているが、本発明の一態様である表示装置の画素構造はこれに限定されず、選択信号線と容量線は交互に配置されていなくてもよい。

以下に配線交差部４及び画素電極３について詳細に説明する。
図２（Ｂ），（Ｃ）に示す下地膜１１上には容量線１２ｂが形成されており、容量線１２ｂは第１の導電膜によって形成されている。容量線１２ｂ及び下地膜１１の上には絶縁膜１３が形成されており、絶縁膜１３上には半導体層１４ｅが形成されている。半導体層１４ｅは図２（Ａ）に示す半導体層１４，１４ｆ，１４ｇと同一層である。また絶縁膜１３上には映像信号線１５ｃが形成されており、映像信号線１５ｃは第２の導電膜によって形成されている。また絶縁膜１３及び第２の容量電極１５ｄの上には透光性を有する電極からなる画素電極３が形成されている。画素電極３は第２の容量電極１５ｄに電気的に接続されている。画素電極３、映像信号線１５ｃ、半導体層１４ｅ及び絶縁膜１３の上にはパッシベーション層１６が形成されている。パッシベーション層１６にはコンタクトホール１６ｆ，１６ｇが形成されており、コンタクトホール１６ｆ，１６ｇ内及びパッシベーション層１６上には第３のブラックマトリックス層（配線）１７ｃが形成されている。これにより、映像信号線１５ｃは配線１７ｃによって電気的に接続されている。第３のブラックマトリックス層（配線）１７ｃの周囲は第１のブラックマトリックス層１７ａによって囲まれており、第３のブラックマトリックス層１７ｃは第１のブラックマトリックス層１７ａと電気的に分離されている。第３のブラックマトリックス層１７ｃは第１のブラックマトリックス層１７ａと同一層である。第３のブラックマトリックス層１７ｃと半導体層１４ｅは重畳している。

図１及び図２に示すように、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂ、第２の容量電極１５ｄ、映像信号線（配線）１５ｃは、第２〜第５のブラックマトリックス層１７ｂ〜１７ｅそれぞれと第１のブラックマトリックス層１７ａとの間からパッシベーション層１６を通して露出されている。この露出されている領域は、液晶表示装置のぎらつきを低減するために表面改質処理を行い、反射性を低減させることが好ましい。これにより、意図しない反射光を抑制することができる。

本実施の形態によれば、図２（Ｂ）及び図１に示す映像信号線（配線）１５ｃ及び容量線（配線）１２ｂの交差部において、寄生容量を低減させることにより、高速動作が可能な液晶表示装置を作製することができる。

ボトムゲート電極１２ａ等を構成する第１の導電膜は、下地膜１１上に、スパッタリング法または真空蒸着法等を用いて、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ及びＮｉ等のいずれかの金属材料などにより導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。下地膜１１は、ボトムゲート電極１２ａと、ガラス基板１０との密着性向上を目的として、上記の金属材料の窒化物層を用いても良い。なお、第１の導電膜は単層でもよいし、積層でもよい。

なお、第１の導電膜の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ボトムゲート電極１２ａの上に形成される絶縁膜１３等が、ボトムゲート電極１２ａの段差箇所において切断されないようにするためである。ボトムゲート電極１２ａの側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。

絶縁膜１３，１６は、ＣＶＤ法を用いて、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜を、単層でまたは積層して形成することができる。

ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂ等を構成する第２の導電膜は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｄ、Ｓｃ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ及びＷのいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。なお、第２の導電膜は単層でもよいし、積層でもよい。

第１乃至第５のブラックマトリックス層１７ａ〜１７ｅは、金属からなり、例えばＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、及びＮｉのいずれかの金属材料を用いることができる。なお、第１乃至第５のブラックマトリックス層は単層でもよいし、積層でもよい。

半導体層１４，１４ｅ〜１４ｇは、非晶質半導体層、微結晶半導体層、結晶性半導体層のいずれを用いても良いが、半導体層１４，１４ｅ〜１４ｇの二つの例を図３（Ａ）、（Ｂ）に示す。
図３（Ａ）は、半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図であり、図３（Ｂ）は、半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図である。

図３（Ａ）に示すように、絶縁膜１３上には微結晶シリコン領域１４ａが形成されており、微結晶シリコン領域１４ａ上には非晶質シリコン領域１４ｂが形成されている。非晶質シリコン領域１４ｂ上には不純物シリコン膜１８ａが形成されている。

ここで、図３（Ａ）に示す絶縁膜１３とソース及びドレインの一方の電極１５ａとの間の拡大図を、図３（Ｃ）、（Ｄ）に示す。
図３（Ｃ）に示すように、微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は凹凸状であり、凸部は絶縁膜１３から不純物シリコン膜１８ａに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶シリコン領域１４ａの形状は、絶縁膜１３から不純物シリコン膜１８ａに向かって幅が広がる凸状（逆錐形状）であってもよい。

微結晶シリコン領域１４ａの厚さ、即ち、絶縁膜１３との界面から微結晶シリコン領域１４ａの突起（凸部）の先端までの距離を、５ｎｍ以上１５０ｎｍ以下（好ましくは７０ｎｍ）とすることで、薄膜トランジスタのオン電流を増加することができる。

非晶質シリコン領域１４ｂは、窒素を有する非晶質半導体で形成されることが好ましい。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ_２基として存在していてもよい。非晶質シリコン領域１４ｂの厚さは１００ｎｍ〜３００ｎｍ（好ましくは６０ｎｍ）であることが好ましい。このような厚さとすることで、オフ電流を低減することができる。

窒素を含む非晶質シリコンは、通常の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈエネルギーが小さく、欠陥に起因する吸収係数が小さい半導体である。即ち、窒素を含む非晶質シリコンは、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端におけるテール（裾）の傾きが急峻である秩序性の高い構造の半導体である。窒素を含む非晶質シリコンは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質シリコン領域１４ｂを微結晶シリコン領域１４ａ及び不純物シリコン膜１８ａの間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質シリコンを設けることで、オン電流と電界効果移動度を高めることが可能である。なお、不純物シリコン膜１８ａの厚さは５０ｎｍであることが好ましい。

さらに、窒素を含む非晶質シリコンは、低温フォトルミネッセンス分光におけるピークの現れる領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質シリコンは、微結晶シリコンとは異なるものである。

また、図３（Ｄ）に示すように、非晶質シリコン領域１４ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下のシリコン結晶粒１４ｄを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。

微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、非晶質シリコン領域１４ｂの抵抗を下げることが可能である。また、微結晶シリコン領域１４ａと不純物シリコン膜１８ａとの間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質シリコンを有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。

不純物シリコン膜１８ａは、リンが添加された非晶質シリコン、リンが添加された微結晶シリコン等で形成される。また、リンが添加された非晶質シリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物シリコン膜１８ａは、ボロンが添加された微結晶シリコン、ボロンが添加された非晶質シリコン等で形成される。

不純物シリコン膜１８ａは、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成される。シリコンを含む堆積性気体を水素で希釈して、リンが添加された非晶質シリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物シリコン膜１８ａとして、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。

不純物シリコン膜１８ａ上にはソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂが形成される。ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂは、不純物シリコン膜１８ａ上に導電膜を形成し、この導電膜がマスクを用いてエッチングされることで形成される。なお、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂは、例えば厚さ５０ｎｍのＴｉ層、厚さ１００ｎｍ〜３００ｎｍのＡｌ層、厚さ５０ｎｍのＴｉ層をこの順に積層した積層膜を用いることができる。

不純物シリコン膜及び非晶質シリコン領域の上部の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、凹部を有する非晶質シリコン領域が形成される（図３（Ａ）参照）。

ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂ、非晶質シリコン領域１４ｂ及び絶縁膜１３の上には絶縁膜１６が形成されており、この絶縁膜１６上には第１、第４及び第５のブラックマトリックス層１７ａ，１７ｄ，１７ｅが形成されている。

なお、半導体層１４としては図３（Ｂ）に示すものを用いても良い。詳細には、不純物シリコン膜、非晶質シリコン領域及び微結晶シリコン領域の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃが形成される。ここでは、微結晶シリコン領域１４ａが露出されるように非晶質シリコン領域１４ｃをエッチングすることで、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂで覆われる領域では微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｃが積層され、ソース及びドレインの一方の電極１５ａ及び他方の電極１５ｂで覆われない領域においては、微結晶シリコン領域１４ａが露出される。

また、画素部の上面レイアウトは様々な要因を考慮して決定するべきものであるから、図１〜図３は本発明の表示装置の一例であって、これに限定されるものではない。

考慮すべき要因の一つは、作製工程における加工位置の精度である。

半導体装置の作製工程にはフォトリソグラフィ法が多く用いられている。フォトリソグラフィ法では露光工程が必須であるが、露光時に用いられるステージの振動等によりずれが生じうる。そのため、レイアウトに、ある程度の余裕を持たせる必要がある。

一方で、露光精度も考慮する必要がある。露光精度は、レジストマスクの厚さ、レジスト材料の感光性、露光に用いる光の波長、光学系の精度により決まる。

また、半導体装置の作製工程では基板が様々な温度環境下に置かれることになるため、温度変化に応じて基板が熱膨張（または熱収縮）する。そのため、基板の材料に応じて、熱膨張（または熱収縮）を考慮したレイアウトにすべきである。

なお、同一層の配線間同士、異なる層の配線間同士、半導体間同士、半導体と配線との間、あるいは配線と他基板に設けられた配線との間を導通させるために設けられるコンタクトホールは、コンタクト抵抗不良の発生を抑制するため、コンタクトホール内に上記配線などの端部を含まない事が好ましい。すなわち、コンタクトホール内に上記端部を含まず、さらに、コンタクトホールの端部と配線の端部とを少なくとも最小加工寸法（露光限界）程度の距離だけ離すレイアウトとすることで、コンタクト抵抗不良の発生確率を抑制し、歩留まり良く製品を作製することができる。

ただし、レイアウトは、加工位置の精度のみを考慮すればよいというわけではない。トランジスタの電気的特性及び表示装置に求められる表示特性、作製工程途中でのＥＳＤ（静電破壊）対策、歩留まりなども考慮して決定される。

例えば、トランジスタのチャネル長を短くするほどオン電流が増大するため、高いオン電流が求められるトランジスタにおけるチャネル長には最小加工寸法（露光限界）程度の大きさとすればよい。

配線の幅は、配線抵抗が過大とならぬよう十分な大きさを確保する。そして、配線の間隔は、作製工程中で生じたパーティクルにより短絡しない程度の大きさとし、異なる層により形成された複数の配線間において信号の干渉（クロストーク等）などが生じない程度の間隔を確保する。

画素部の上面レイアウト形状は、作製工程中における静電破壊を防止するために電界集中しやすいパターンを避け、プラズマ加工中のアンテナ効果による帯電によって引き起こされるパターン間の静電破壊を避けるため、配線の引き回し距離が短くなるように設計することが好ましい。また、配線の引き回し距離が長いときは、配線外周にショートリングを設けて配線パターンを同電位とすることでパターン間の静電破壊を抑制することができる。なお、ショートリングは基板切断時または組み立て時に切断すればよい。

また、複数の層が重畳できるようなレイアウトとする。例えば、ある部分と遮光層を重畳させて遮光を行う場合には、この部分の遮光が十分なものとなるように、ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）ロス、露光精度、加工位置の精度を考慮し、できあがった製品において、ある部分と遮光層を重畳させて遮光が実現できるレイアウトとするとよい。

（実施の形態２）
本発明の一態様は、図１に示すＴＦＴ基板に信号線共有回路を搭載させて配線の本数を減らした半導体装置である。なお、図１に示すＴＦＴ基板の内容は本実施の形態においても同様であるため、その説明を省略する。

図４は、信号線共有回路を示す回路構成図である。
信号線共有回路は、１信号を所望の時間間隔に分割して、複数の信号線に供給する回路である。

詳細には、信号線共有回路は、第１乃至第３のトランジスタ２１〜２３を有し、第１のトランジスタ２１のソース及びドレインの一方の電極、第２のトランジスタ２２のソース及びドレインの一方の電極、及び第３のトランジスタ２３のソース及びドレインの一方の電極は配線を介してＤＡＴＡ［００１］が入力されている。

第１のトランジスタ２１のゲート電極は、配線を介してＳＰ＿Ｒに電気的に接続されており、ＳＰ＿Ｒには第１のトランジスタ２１を制御する信号が入力される。第２のトランジスタ２２のゲート電極は、配線を介してＳＰ＿Ｇに電気的に接続されており、ＳＰ＿Ｇには第２のトランジスタ２２を制御する信号が入力される。第３のトランジスタ２３のゲート電極は、配線を介してＳＰ＿Ｂに電気的に接続されており、ＳＰ＿Ｂには第３のトランジスタ２３を制御する信号が入力される。

第１のトランジスタ２１のソース及びドレインの他方の電極は、配線を介してＳＬＩＮＥ＿Ｒ００１に電気的に接続されている。第２のトランジスタ２２のソース及びドレインの他方の電極は、配線を介してＳＬＩＮＥ＿Ｇ００１に電気的に接続されている。第３のトランジスタ２３のソース及びドレインの他方の電極は、配線を介してＳＬＩＮＥ＿Ｂ００１に電気的に接続されている。

信号線共有回路を用いることで、例えば、ＤＡＴＡ［００１］の１信号を３つの時間間隔に分割して、ＳＬＩＮＥ＿Ｒ００１の１信号、ＳＬＩＮＥ＿Ｇ００１の１信号、ＳＬＩＮＥ＿Ｂ００１の１信号に供給することができる。ＤＡＴＡ［００２］〜ＤＡＴＡ［３２０］についても同様である。従って、１信号を複数の信号線で共有することが可能となる。

図５は、図４に示す信号線共有回路のタイミングチャートを示す図である。
図４及び図５に示すように、例えば、ＳＰ＿Ｒがオンしている期間にはＳＬＩＮＥ＿Ｒ００１に接続されたトランジスタがオンし、これによりＤＡＴＡ［００１］からＳＬＩＮＥ＿Ｒ００１に信号が供給される。このとき、ＳＬＩＮＥ＿Ｇ００１とＳＬＩＮＥ＿Ｂ００１に接続されたトランジスタがオフしているため、ＳＬＩＮＥ＿Ｇ００１とＳＬＩＮＥ＿Ｂ００１には、信号が供給されない。

ＳＰ＿Ｇがオンしている期間にはＳＬＩＮＥ＿Ｇ００１に接続されたトランジスタがオンし、これによりＤＡＴＡ［００１］からＳＬＩＮＥ＿Ｇ００１に信号が供給される。このとき、ＳＬＩＮＥ＿Ｒ００１とＳＬＩＮＥ＿Ｂ００１に接続されたトランジスタがオフしているため、ＳＬＩＮＥ＿Ｒ００１とＳＬＩＮＥ＿Ｂ００１には、信号が供給されず、元の信号のままとなっている。

ＳＰ＿Ｂがオンしている期間にはＳＬＩＮＥ＿Ｂ００１に接続されたトランジスタがオンし、これによりＤＡＴＡ［００１］からＳＬＩＮＥ＿Ｂ００１に信号が供給される。このとき、ＳＬＩＮＥ＿Ｒ００１とＳＬＩＮＥ＿Ｇ００１に接続されたトランジスタがオフしているため、ＳＬＩＮＥ＿Ｒ００１とＳＬＩＮＥ＿Ｇ００１には、信号が供給されず、元の信号のままとなっている。

このように信号線を共有することにより配線の本数を減らすことができる。図４に示す信号線共有回路を用いれば配線の本数を３分の１に減らすことができる。

ただし、このように信号線を共有するには、本来ＲＧＢのそれぞれの画素に入力する信号の時間間隔（図５では２４μｓｅｃ）を分割して、ＲＧＢのそれぞれの画素に順次信号を入力する必要がある。従って、ＲＧＢの全ての画素への信号入力期間を同一にした場合、１つの画素（例えばＲ）には、３分の１以下の時間（図５では８μｓｅｃ）しか入力できないこととなる。これは、３倍以上の入力速度が求められることと同義である。

また、図５に示す信号の選択期間には、信号線にぶら下がる寄生容量による遅延（図５では２．２μｓｅｃ）も含まれている。このため、信号を有効に使用することのできる正味の期間は、信号線にぶら下がる寄生容量による遅延の分だけ減少することになる。これは、画素数が多く高解像度化した液晶表示装置では信号線への信号入力期間が短く割り当てられるため、無視できない遅延となる場合がある。更に画素数が増加することで、信号遅延時間が信号線への信号入力期間以上となるような液晶表示装置では、信号は正常に入力されないこととなる。このような理由により、画素数が多く高解像度化した液晶表示装置では、信号線にぶら下がる寄生容量を低減することが極めて重要となる。

そこで、本実施の形態は、図４に示す信号線共有回路を、実施の形態１で説明した本発明の一態様と組み合わせるものである。これにより、信号線を共有して配線の本数を減らしても、配線間の寄生容量を低減することで信号線にぶら下がる寄生容量による遅延を減少させることができる。その結果、画素数が多く高解像度化した液晶表示装置であっても、信号数の増加に伴う負荷の影響を低減させることが可能となる。

なお、上述した信号線は、例えば図１及び図２に示す映像信号線１５ｃに対応する。

１ 薄膜トランジスタ
２ 保持容量
２ａ 第１の容量素子
２ｂ 第２の容量素子
３ 画素電極
１０ ガラス基板
１１ 下地膜
１２ａ ボトムゲート電極
１２ｂ 配線（容量線）
１２ｃ 第１の容量電極
１３ 絶縁膜
１４，１４ｅ，１４ｆ，１４ｇ 半導体層
１４ａ 微結晶シリコン領域
１４ｂ，１４ｃ 非晶質シリコン領域
１４ｄ シリコン結晶粒
１５ａ ソース及びドレインの一方の電極
１５ｂ ソース及びドレインの他方の電極
１５ｃ 配線（映像信号線）
１５ｄ 第２の容量電極
１６ 絶縁膜（パッシベーション層）
１６ａ〜１６ｇ コンタクトホール
１７ａ 第１のブラックマトリックス層
１７ｂ 第２のブラックマトリックス層（第３の容量電極）
１７ｃ 第３のブラックマトリックス層
１７ｄ 第４のブラックマトリックス層
１７ｅ 第５のブラックマトリックス層
１７ｂｘ 開口部
１８ａ 不純物シリコン膜

Claims (10)

1. ボトムゲート電極と第１のブラックマトリックス層で第１の半導体層を挟むシングルゲート型の薄膜トランジスタを有する半導体装置であって、
   前記第１の半導体層と前記第１のブラックマトリックス層は重畳しており、
   第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
   前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、
   前記第１の容量素子及び前記第２の容量素子は重畳しており、
   前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
   前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
   前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層によって形成されており、
   前記第１のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続された第２の配線との交差部は、第２の半導体層を有し、
   前記交差部における前記第２の配線は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されており、
   前記第１の配線は、前記ボトムゲート電極と同一層であり、
   前記第２の半導体層と前記第３のブラックマトリックス層は重畳しており、
   前記第２の半導体層は、前記第１の半導体層と同一層であることを特徴とする半導体装置。
3. 請求項１または２において、
   前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されていることを特徴とする半導体装置。
4. ボトムゲート電極と、
   前記ボトムゲート電極上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１の半導体層と、
   前記第１の半導体層上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された第１のブラックマトリックス層と、
   を具備するシングルゲート型の薄膜トランジスタを有し、
   前記第１の半導体層と前記第１のブラックマトリックス層は重畳しており、
   前記第１の半導体層に電気的に接続されたソース及びドレインの一方の電極と、
   前記第１の絶縁膜上に形成された第３の配線と、
   前記第２の絶縁膜上に形成され、前記一方の電極と前記第３の配線を電気的に接続する第５のブラックマトリックス層と、
   前記第５のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第１の絶縁膜と前記第２の絶縁膜との間に形成された第４の半導体層と、
   を具備し、
   前記第４の半導体層と前記第５のブラックマトリックス層は重畳していることを特徴とする半導体装置。
5. 請求項４において、
   第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
   前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、
   前記第１の容量素子及び前記第２の容量素子は重畳しており、
   前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
   前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
   前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層によって形成され、
   前記第１のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
6. 請求項５において、
   前記第１の絶縁膜下に形成され、且つ前記第３の容量電極に電気的に接続された第１の配線と、
   前記第１の絶縁膜上に形成され、且つ前記薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続され、前記第１の配線と交差する第２の配線と、を有し、
   前記第１の配線と前記第２の配線との交差部は、前記第１の配線上に形成された前記第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の半導体層と、前記第２の半導体層上に形成された前記第２の絶縁膜と、前記第２の絶縁膜上に形成された前記第２の配線と、を有し、
   前記交差部における前記第２の配線は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されており、
   前記第２の半導体層と前記第３のブラックマトリックス層は重畳しており、
   前記第１の配線は、前記ボトムゲート電極と同一層であることを特徴とする半導体装置。
7. 請求項５または６において、
   前記第１の半導体層に電気的に接続されたソース及びドレインの他方の電極と、
   前記第２の絶縁膜上に形成され、且つ前記他方の電極と前記第２の容量電極を電気的に接続する第４のブラックマトリックス層と、
   前記第４のブラックマトリックス層と前記ボトムゲート電極との間に配置され、且つ前記第１の絶縁膜と前記第２の絶縁膜との間に形成された第３の半導体層と、
   を具備し、
   前記第３の半導体層と前記第４のブラックマトリックス層は重畳していることを特徴とする半導体装置。
8. 第１の配線と、
   前記第１の配線と交差する第２の配線と、を有し、
   前記第１の配線と前記第２の配線との交差部は、前記第１の配線上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された前記第２の配線と、を有し、
   前記第２の配線は第１のブラックマトリックス層によって形成されており、
   前記第１のブラックマトリックス層と前記第１の半導体層は重畳しており、
   前記第２の配線は薄膜トランジスタのソース及びドレインの一方の電極と電気的に接続されており、
   前記一方の電極と前記第２の配線とを電気的に接続する第３の配線と、
   前記第３の配線と前記薄膜トランジスタのボトムゲート電極との間に配置された第２の半導体層と、を有し、
   前記第３の配線は第２のブラックマトリックス層によって形成されていることを特徴とする半導体装置。
9. 請求項２、６及び８のいずれか一項において、
   １信号を複数の信号に分割して複数の配線に供給する信号線共有回路を有し、
   前記信号線共有回路によって分割された前記複数の信号のいずれかの信号が、前記第１の配線または前記第２の配線に供給されることを特徴とする半導体装置。
10. 請求項２、６、８及び９のいずれか一項において、
    第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    前記第１のトランジスタのソース及びドレインの一方の第１の電極、前記第２のトランジスタのソース及びドレインの一方の第２の電極、並びに前記第３のトランジスタのソース及びドレインの一方の第３の電極に電気的に接続された１信号が入力される第４の配線と、
    前記第１のトランジスタのゲート電極に電気的に接続され、前記第１のトランジスタを制御する信号を入力する第５の配線と、
    前記第２のトランジスタのゲート電極に電気的に接続され、前記第２のトランジスタを制御する信号を入力する第６の配線と、
    前記第３のトランジスタのゲート電極に電気的に接続され、前記第３のトランジスタを制御する信号を入力する第７の配線と、
    を有する信号線共有回路を具備し、
    前記第１の配線または前記第２の配線は、前記第１のトランジスタのソース及びドレインの他方の第１の電極、前記第２のトランジスタのソース及びドレインの他方の第２の電極、並びに前記第３のトランジスタのソース及びドレインの他方の第３の電極のいずれかに電気的に接続されていることを特徴とする半導体装置。

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