CN103021320B - 显示面板 - Google Patents
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Abstract
一种显示面板，具有显示区与栅极驱动区，包含栅极线、多个画素单元与栅极驱动电路。栅极线与画素单元位于显示区内，且栅极线连接画素单元。栅极驱动电路位于栅极驱动区内，并连接栅极线。栅极驱动电路包含驱动电路晶体管与驱动电路储存电容，驱动电路晶体管与驱动电路储存电容形成一堆叠结构。堆叠结构包含第一电极、第一介电层、第二电极、第二介电层、第一半导体层、源极与漏极。其中第一电极、第一介电层与第二电极构成驱动电路储存电容。第二电极、第二介电层、第一半导体层、源极与漏极构成驱动电路晶体管，且源极亦连接栅极线。
Description
【技术领域】
本发明是有关于一种显示面板，且特别是有关于一种结合栅极驱动电路基板技术的显示面板。
【背景技术】
一般而言，显示面板包含显示区及非显示区(亦即，周边区域)。显示区包含多个画素单元，用以显示影像。显示区越大，代表其能够显示影像的区域越大。非显示区包含与画素单元配合的周边线路，大部分的非显示区皆位于显示面板的边框。若无适当的设计，当周边线路越多时，边框在显示面板中所占的比例就越大，使得显示面板能够显示影像的区域相对缩小。
随着消费性电子产品的设计日益轻薄短小，显示面板的尺寸走向也朝向小尺寸前进。因此，为了让边框的比例尽可能地降低，栅极驱动电路基板技术(GateDriver on Array；GOA)也开始被应用于显示面板上。应用栅极驱动电路基板技术的显示面板，其非显示区的面积得以进一步地缩小，并让显示区所占的比例增加。然而，如何再进一步窄化边框所占的比例，以提供更高的影像显示区域，仍为业界共同努力的目标。
【发明内容】
因此，为了解决上述问题，本发明设计一种应用整合型栅极驱动电路的显示面板。本发明的一态样提供一种显示面板，具有一显示区与一栅极驱动区。显示面板包含至少一栅极线、多个画素单元以及一栅极驱动电路。栅极线与画素单元位于显示区内，且栅极线连接画素单元。栅极驱动电路位于栅极驱动区内，并连接栅极线。栅极驱动电路包含一驱动电路晶体管与一驱动电路储存电容，驱动电路晶体管与驱动电路储存电容形成一堆叠结构。堆叠结构包含第一电极、第一介电层、第二电极、第二介电层、第一半导体层、源极以及漏极。第一电极连接栅极线，且第一电极用以作为驱动电路储存电容的下电极。第二电极至少一部分与第一电极重叠，且第一介电层的至少一部分介于第二电极与第一电极之间。第二电极用以作为驱动电路晶体管的栅极与驱动电路储存电容的上电极。其中第一电极、第一介电层与第二电极构成驱动电路储存电容。第一半导体层至少一部分与第二电极重叠，且第二介电层的至少一部分介于第二电极与第一半导体层之间。源极与漏极彼此分开设置，并分别连接第一半导体层。其中源极连接栅极线，且第二电极、第一半导体层、源极与漏极构成驱动电路晶体管。
在一或多个实施方式中，上述的第二电极设置于第一电极的上方，且第一半导体层设置于第二电极的上方。
在一或多个实施方式中，上述的第二电极设置于第一半导体层的上方，且第一电极设置于第二电极的上方。
在一或多个实施方式中，上述的栅极线与第一电极共同由第一金属层所构成，驱动电路晶体管的源极与驱动电路晶体管的漏极共同由第二金属层所构成，而第二电极则由第三金属层所构成。
在一或多个实施方式中，上述的第三金属层介于第一金属层与第二金属层之间。
在一或多个实施方式中，上述的画素单元包含一画素晶体管与一画素储存电容相互连接。画素储存电容包含第三电极、第四电极以及介电层。第三电极与第二电极共同由第三金属层所构成，惟第三电极与第二电极相互不连接。介电层介于第三电极与第四电极之间。
在一或多个实施方式中，上述的画素储存电容的第四电极、驱动电路晶体管的源极与驱动电路晶体管的漏极共同由第二金属层所构成。
在一或多个实施方式中，上述的画素晶体管包含画素栅极、第二半导体层、画素介电层、画素源极以及画素漏极。画素栅极连接栅极线。画素介电层介于画素栅极与第二半导体层之间。画素源极与画素漏极彼此分开设置，并分别连接第二半导体层。其中画素漏极连接画素储存电容的第四电极。
在一或多个实施方式中，上述的画素栅极、栅极线与第一电极共同由第一金属层所构成。
在一或多个实施方式中，上述的画素源极、画素漏极、画素储存电容的第四电极、驱动电路晶体管的源极与驱动电路晶体管的漏极共同由第二金属层所构成。
在一或多个实施方式中，上述的驱动电路晶体管的第一半导体层与画素晶体管的第二半导体层共同由一半导体层所构成。
在一或多个实施方式中，上述的画素晶体管的画素漏极更连接一画素电极。
在一或多个实施方式中，上述的栅极驱动电路更包含一扫描顺序信号器，用以提供栅极驱动电路的扫描顺序信号。
在一或多个实施方式中，上述的栅极驱动电路更包含一第一时脉器与一第二时脉器。第一时脉器连接驱动电路晶体管的漏极，且第二时脉器连接驱动电路晶体管的源极。
在一或多个实施方式中，上述的第一时脉器与第二时脉器的信号的相位相差180度。
【附图说明】
图1绘示依照本发明一实施方式的一种显示面板的示意图。
图2绘示图1的栅极驱动电路的等效电路示意图。
图3绘示图2的区域J的俯视图。
图4绘示沿图3的线段J1-J2与线段J3-J7的剖面图。
图5绘示本发明另一实施方式的驱动电路晶体管、驱动电路储存电容与栅极线的剖面图。
图6绘示于图1的画素单元的俯视图。
图7绘示沿图6的线段P1-P2的剖面图。
【主要元件符号说明】
100：显示面板 110：栅极驱动区
120：显示区 200：栅极驱动电路
210：驱动电路储存电容 212：第一电极
214：第一介电层 216：第二电极
230：驱动电路晶体管 232：第二介电层
234：第一半导体层 236：源极
238：漏极 242：第三介电层
250：扫描顺序信号器 270：第一时脉器
290：第二时脉器 300：栅极线
400：画素单元 410：画素储存电容
412：第三电极 414、434：介电层
416：第四电极 430：画素晶体管
432：画素栅极 436：第二半导体层
438：画素源极 442：画素漏极
J：区域 J1-J2、J3-J7、P1-P2：线段
【具体实施方式】
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式绘示之。
图1绘示依照本发明一实施方式的一种显示面板100的示意图。显示面板100具有栅极驱动区110与显示区120，为一种结合栅极驱动电路基板技术的显示面板。显示面板100包含位于栅极驱动区110的栅极驱动电路200，与位于显示区120的至少一栅极线300与多个画素单元400。栅极线300连接画素单元400与栅极驱动电路200，如此一来，栅极驱动电路200便可经由栅极线300而驱动画素单元400。应注意的是，图1的显示面板100的俯视设计仅用以说明，并不限于上述的图式，本发明所属技术领域中具有通常知识者可依照需求适当变化设计。
图2绘示图1的栅极驱动电路200的等效电路示意图。图3绘示图2的区域J的俯视图。栅极驱动电路200包含驱动电路储存电容210与驱动电路晶体管230。驱动电路储存电容210与驱动电路晶体管230形成一堆叠结构，如图3所绘示。详细而言，驱动电路储存电容210与驱动电路晶体管230以垂直方式堆叠而成，因此若以图3的俯视图而言，驱动电路晶体管230与驱动电路储存电容210系位于同一位置。如此一来，显示面板100的电路布线面积可因此而缩小。
图4绘示沿图3的线段J1-J2与线段J3-J7的剖面图。堆叠结构包含第一电极212、第一介电层214、第二电极216、第二介电层232、第一半导体层234、源极236与漏极238。其中，第一电极212、第一介电层214与第二电极216构成驱动电路储存电容210，而第二电极216、第二介电层232、第一半导体层234、源极236与漏极238构成驱动电路晶体管230。详细地说，第一电极212连接栅极线300，且第一电极212用以作为驱动电路储存电容210的下电极。第二电极216的至少一部分与第一电极212重叠。第一介电层214的至少一部分介于第一电极212与第二电极216之间。第二电极216用以作为驱动电路储存电容210的上电极与驱动电路晶体管230的栅极。第一半导体层234的至少一部分与第二电极216重叠。第二介电层232的至少一部分介于第二电极216与第一半导体层234之间。源极236与漏极238彼此分开设置，并分别连接第一半导体层234。源极236亦连接栅极线300。
如此一来，由于第二电极216同时作为驱动电路晶体管230的栅极与驱动电路储存电容210的上电极，因此驱动电路储存电容210与驱动电路晶体管230得以垂直堆叠，使得栅极驱动电路200的电路布线面积缩小。另一方面，对驱动电路储存电容210而言，第一电极212(即驱动电路储存电容210的下电极)与第二电极216(即驱动电路储存电容210的上电极)之间的距离较传统储存电容短。因电容值与上下电极之间的距离成反比，因此在相同电极面积的情况下，驱动电路储存电容210拥有较传统储存电容还高的电容值。也就是说，相对于传统储存电容，驱动电路储存电容210可以在电极面积较小的情况下，提供足够的电容值。同样的，对驱动电路晶体管230而言，由于第二电极216(即驱动电路晶体管230的栅极)与第一半导体层234之间的距离缩短，因此单位面积驱动电路晶体管230所能提供的电流量增加。也就是说，相对于传统晶体管，驱动电路晶体管230可以在面积较小的情况下，或者在晶体管数量较少的情况下，提供足够的电流量。综合上述，使用驱动电路储存电容210与驱动电路晶体管230的栅极驱动电路200，其电路布线面积不但因堆叠结构而缩小，更因驱动电路储存电容210与驱动电路晶体管230本身的面积缩小或数量变少而进一步缩小，其缩小的比例大约可为一般电路布线面积的30%至80%。其中，一般电路布线是指驱动电路晶体管与驱动电路储存电容不是垂直堆叠设置，而是二者分开设置且不重叠。
在本实施方式中，驱动电路晶体管230为底栅型(bottom gate)晶体管。详细而言，第一介电层214覆盖第一电极212(即驱动电路储存电容210的下电极)。第二电极216(即驱动电路储存电容210的上电极与驱动电路晶体管230的栅极)设置于第一介电层214上，且位于第一电极212的上方。第二介电层232覆盖第二电极216。第一半导体层234设置于第二介电层232上，且位于第二电极216的上方。源极236与漏极238设置于第一半导体层234上。也就是说，源极236会通过通孔(未标示)贯通第二介电层232与第一介电层214而连接栅极线300与第一电极212。因此，在图4中，驱动电路晶体管230位于驱动电路储存电容210上。另外，于图4中的剖面图左侧(即J1-J2线段处)第一电极212与栅极线300二者间没间隔而呈现一整片的膜层，但图4中的剖面图右侧(即J5-J6线段处)第一电极212与栅极线300二者间有间隔而呈现一断开的膜层，即于J5-J6线段处的源极236的下方没有第一电极212存在，如图3的俯视图所示。
但本发明并不以此为限。在其他实施方式中，驱动电路晶体管230也可为顶栅型(top gate)晶体管，如图5所绘示。详细而言，在图5中，第一半导体层234位于基板上。第二介电层232覆盖第一半导体层234。第二电极216(即驱动电路储存电容210的电极与顶栅型晶体管的栅极)设置于第二介电层232上，且位于第一半导体层234的上方。第一介电层214覆盖第二电极216。第一电极212(即驱动电路储存电容210的另一电极)设置于第一介电层214上，且位于第二电极216的上方。源极236与漏极238设置于第一电极212的上方，并分别通过通孔(未标示)而连接第一半导体层234。也就是说，源极236会通过通孔(未标示)贯通第一电极212、第二介电层232与第一介电层214而连接第一半导体层234，并且也连接第一电极212与栅极线300，漏极238会通过通孔(未标示)贯通第二介电层232与第一介电层214而连接第一半导体层234。其中顶栅型晶体管更包含一第三介电层242，其介于源极236与漏极238与第一电极212之间，以防止源极236与漏极238皆与第一电极212连接而短路。本发明所属技术领域中具有通常知识者，应视实际需要，弹性设计堆叠结构的堆叠方式。
回到图4，上述的栅极线300与第一电极212可共同由第一金属层所构成。具体而言，制造者可先全面形成第一金属层，之后再图案化第一金属层，以得到栅极线300与第一电极212，但本发明不在此限。在一或多个实施方式中，栅极线300与第一电极212的材质也可不相同。第一金属层可为单层或多层结构，且其材质可包含金属或金属化合物。金属材料包含钛、钼、铬、铱、铝、铜、银、金、锌、铟、镓、其他合适的材料或上述的任意组合。而金属化合物材料包含金属合金、金属氧化物、金属氮化物、金属氮氧化物、包含有机成份的上述材料、其他合适的材料或上述的任意组合。图案化第二金属层形成方法可为沉积、微影及蚀刻法、网版印刷法、喷墨法、激光剥除法或是其它合适的方法。
上述的驱动电路晶体管230的源极236与漏极238可共同由第二金属层所构成。具体而言，制造者可先全面形成第二金属层，之后再图案化第二金属层，以得到源极236与漏极238，但本发明不在此限。在一或多个实施方式中，驱动电路晶体管230的源极236与漏极238的材质也可不相同。第二金属层可为单层或多层结构，且其材质可包含金属或金属化合物。金属材料包含钛、钼、铬、铱、铝、铜、银、金、锌、铟、镓、其他合适的材料或上述的任意组合。而金属化合物材料包含金属合金、金属氧化物、金属氮化物、金属氮氧化物、包含有机成份的上述材料、其他合适的材料或上述的任意组合。图案化第二金属层形成方法可为沉积、微影及蚀刻法、网版印刷法、喷墨法、激光剥除法或是其它合适的方法。
上述的第二电极216可由第三金属层所构成，其中第三金属层位于第一金属层与第二金属层之间。具体而言，制造者可先全面形成第三金属层，之后再图案化第三金属层，以得到第二电极216，但本发明不在此限。第三金属层可为单层或多层结构，且其材质包含金属或金属化合物。金属材料包含钛、钼、铬、铱、铝、铜、银、金、锌、铟、镓、其他合适的材料或上述的任意组合。而金属化合物材料包含金属合金、金属氧化物、金属氮化物、金属氮氧化物、包含有机成份的上述材料、其他合适的材料或上述的任意组合。图案化第三金属层形成方法可为沉积、微影及蚀刻法、网版印刷法、喷墨法、激光剥除法或是其它合适的方法。
上述的第一介电层214与第二介电层232可为单层或多层结构，且其材质可包含无机材料(例如：氮化硅、氧化硅、氮氧化硅或上述的任意组合)、有机材料(例如：聚亚酰胺(Polyimide，PI)、聚碳酸酯(PC)、聚苯二甲酸酯、聚奈二甲酸醇酯、聚丙烯(PP)、聚乙烯(PE)、聚苯乙烯(PS)、其它合适的材料、上述聚合物衍生物)、或上述的任意组合。第一半导体层234可为单层或多层结构，且其材质可为非晶硅、多晶硅、微晶硅、单晶硅、有机半导体(organi csemiconductor)、氧化物半导体(oxide semiconductor)、其它合适的材料或上述的任意组合。本发明上述的实施例的第一半导体层234的材质以氧化物半导体为范例，其与非晶硅或多晶硅相比具有较高载子移动、较低成长温度与较高可见光穿透率等等。
应了解到，以上所举的各层的材质均仅为例示，并非用以限制本发明，本发明所属技术领域中具有通常知识者，应视实际需要，弹性选择各层的材质。
图6绘示于图1的画素单元400的俯视图。图7绘示沿图6的线段P1-P2的剖面图。画素单元400包含画素储存电容410与画素晶体管430。在此实施方式中，画素储存电容410与画素晶体管430可使用超高孔径(Advanced SuperHigh Aperture；ASHA)制程完成，但本发明不在此限。详细而言，画素储存电容410包含第三电极412、介电层414与第四电极416。第三电极412用以作为画素储存电容410的下电极，而第四电极416用以作为画素储存电容410的上电极。第三电极412与第二电极216可共同由第三金属层所构成，惟第三电极412与第二电极216相互不连接。另外，第三电极412也不与栅极线300连接。介电层414的至少一部分介于第三电极412与第四电极416之间。另一方面，画素晶体管430包含画素栅极432、画素介电层、第二半导体层436、画素源极438与画素漏极442。画素栅极432连接显示面板100的栅极线300。画素介电层介于画素栅极432与第二半导体层436之间。在图7中，画素介电层包含介电层434与介电层414两者所形成的堆叠结构中，介于画素栅极432与第二半导体层436之间的部分。画素源极438与画素漏极442彼此分开设置，并分别连接第二半导体层436。另外画素漏极442连接画素储存电容410的第四电极416，且连接一画素电极450，而画素源极438则连接数据线(未标示)。应注意的是，上述的画素储存电容410与画素晶体管430的结构仅为例示，并非用以限制本发明。本发明所属技术领域中具有通常知识者，应视实际需要，弹性设计画素储存电容410与画素晶体管430的结构。再者，图6中的画素晶体管430是以底栅型晶体管为范例，然而，于其它实施例中，画素晶体管430亦可使用顶栅型晶体管，即第二半导体层436位于画素栅极432的下方。
在一或多个实施方式中，上述的画素储存电容410可设置于介电层434的上方，惟画素储存电容410与画素栅极432互相不重叠。请配合参照图4与图7，画素栅极432可和栅极线300与第一电极212共同由第一金属层所构成。画素源极438、画素漏极442与画素储存电容410的第四电极416，其可和驱动电路晶体管230的源极236与漏极238共同由第二金属层所构成。介电层434可与第一介电层214共同构成。介电层414可与第二介电层232共同构成，且介电层414的至少一部分可覆盖介电层434。驱动电路晶体管230的第一半导体层234与画素晶体管430的第二半导体层436，较佳地，可共同由一半导体层所构成而可得到较简单的制程流程，但不限于此，前述二者膜层亦可不同。如此一来，画素储存电容410的第三电极412与第四电极416之间的距离因较传统储存电容短，有助于画素储存电容410本身面积的缩减，显示面板100的开口率也可因此而增加。应注意的是，上述的各层的构成方式仅为例示，并非用以限制本发明。本发明所属技术领域中具有通常知识者，应视实际需要，弹性设计各层的构成方式。
另一方面，为了保护画素晶体管430及画素储存电容410，画素单元400更可包含保护层470，此保护层470覆盖于画素晶体管430及画素储存电容410的上方。保护层470中可开一贯穿孔472，画素单元400的画素电极450可经由贯穿孔472而与画素漏极442及画素储存电容410的第四电极416连接，但本发明不在此限。再者，图7中画素单元400的各膜层材质可选用上述驱动电路储存电容210与驱动电路晶体管230中各膜层相同或不同的材质。
接着请回到图2。在一或多个实施方式中，若显示面板100包含多条栅极线300，则栅极驱动电路200可更包含扫描顺序信号器250，用以提供栅极驱动电路200的扫描顺序信号。另外，栅极驱动电路200可更包含第一时脉器270与第二时脉器290。第一时脉器270连接驱动电路晶体管230的漏极238，且第二时脉器290连接驱动电路晶体管230的源极236。第一时脉器270与第二时脉器290所产生的信号，其相位不相同。在一或多个实施方式中，第一时脉器270与第二时脉器290的相位差可选择为180度。也就是说，驱动电路晶体管230的源极236除了连接栅极线300与第一电极212(即驱动电路储存电容210的电极)之外，亦会连接至第二时脉器290。应注意的是，上述的栅极驱动电路200的电路元件仅为例示，并非用以限制本发明。本发明所属技术领域中具有通常知识者，可视实际需要，弹性选择栅极驱动电路200的电路元件。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (15)
1.一种显示面板，具有一显示区与一栅极驱动区，该显示面板包含：
至少一栅极线与多个画素单元，位于该显示区内，该栅极线连接所述画素单元；以及
一栅极驱动电路，位于该栅极驱动区内，并连接该栅极线，该栅极驱动电路包含一驱动电路晶体管与一驱动电路储存电容，该驱动电路晶体管与该驱动电路储存电容形成一堆叠结构，该堆叠结构包含：
一第一电极，连接该栅极线，且该第一电极用以作为该驱动电路储存电容的一下电极；
一第一介电层；
一第二电极，该第二电极的至少一部分与该第一电极重叠，且该第一介电层的至少一部分介于该第二电极与该第一电极之间，该第二电极用以作为该驱动电路晶体管的一栅极与该驱动电路储存电容的一上电极，其中该第一电极、该第一介电层与该第二电极构成该驱动电路储存电容；
一第二介电层；
一第一半导体层，该第一半导体层的至少一部分与该第二电极重叠，且该第二介电层的至少一部分介于该第二电极与该第一半导体层之间；以及
一源极与一漏极，彼此分开设置，并分别连接该第一半导体层，其中该源极连接该栅极线，且该第二电极、该第一半导体层、该源极与该漏极构成该驱动电路晶体管。
2.根据权利要求1所述的显示面板，其特征在于，该第二电极设置于该第一电极的上方，且该第一半导体层设置于该第二电极的上方。
3.根据权利要求1所述的显示面板，其特征在于，该第二电极设置于该第一半导体层的上方，且该第一电极设置于该第二电极的上方。
4.根据权利要求1所述的显示面板，其特征在于，该栅极线与该第一电极共同由一第一金属层所构成，该驱动电路晶体管的该源极与该驱动电路晶体管的该漏极共同由一第二金属层所构成，而该第二电极则由一第三金属层所构成。
5.根据权利要求4所述的显示面板，其特征在于，该第三金属层介于该第一金属层与该第二金属层之间。
6.根据权利要求1所述的显示面板，其特征在于，该画素单元包含一画素晶体管与一画素储存电容相互连接，其中该画素储存电容包含：
一第三电极，该第三电极与该第二电极共同由一第三金属层所构成，惟该第三电极与该第二电极相互不连接；
一第四电极；以及
一介电层，介于该第三电极与该第四电极之间。
7.根据权利要求6所述的显示面板，其特征在于，该画素储存电容的该第四电极、该驱动电路晶体管的该源极与该驱动电路晶体管的该漏极共同由一第二金属层所构成。
8.根据权利要求6所述的显示面板，其特征在于，该画素晶体管包含：
一画素栅极，连接该栅极线；
一第二半导体层；
一画素介电层，介于该画素栅极与该第二半导体层之间；以及
一画素源极与一画素漏极，彼此分开设置，并分别连接该第二半导体层，其中该画素漏极连接该画素储存电容的该第四电极。
9.根据权利要求8所述的显示面板，其特征在于，该画素栅极、该栅极线与该第一电极共同由一第一金属层所构成。
10.根据权利要求8所述的显示面板，其特征在于，该画素源极、该画素漏极、该画素储存电容的该第四电极、该驱动电路晶体管的该源极与该驱动电路晶体管的该漏极共同由一第二金属层所构成。
11.根据权利要求8所述的显示面板，其特征在于，该驱动电路晶体管的该第一半导体层与该画素晶体管的该第二半导体层共同由一半导体层所构成。
12.根据权利要求8所述的显示面板，其特征在于，该画素晶体管的该画素漏极更连接一画素电极。
13.根据权利要求1所述的显示面板，其特征在于，该栅极驱动电路更包含一扫描顺序信号器，用以提供该栅极驱动电路的扫描顺序信号。
14.根据权利要求13所述的显示面板，其特征在于，该栅极驱动电路更包含一第一时脉器与一第二时脉器，该第一时脉器连接该驱动电路晶体管的该漏极，且该第二时脉器连接该驱动电路晶体管的该源极。
15.根据权利要求14所述的显示面板，其特征在于，该第一时脉器与该第二时脉器的信号的相位相差180度。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |