JP6110437B2 - 半導体のパッケージング方法 - Google Patents

Description

本発明は、半導体のパッケージング方法に関し、詳しくは中空キャビティを形成する半導体のパッケージング方法に関する。

ＭＥＭＳ（Ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）のパッケージング方法は基板（シリコン基板または他の半導体材料）にウェットエッチング、ドライエッチング、或いは放電加工方式を用いて内部にキャビティ（Ｃａｖｉｔｙ）を形成し、その後にキャビティ中にパッケージングを行う電子素子（抵抗器、トランジスタ、周波数装置、集積回路、コンデンサ等）を装設させ、最後に蓋体を被せてパッケージングを完成させる。

なお、ＭＥＭＳのパッケージ装置はコンシューマ電子製品（例えば、スマートフォンやノートパソコン等）によく使用されており、パッケージ装置は小ささが求められる。このため、パッケージ装置のサイズを如何に縮小するかがＭＥＭＳパッケージング方法にとって重要な課題である。

しかしながら、前述した従来の技術では、蓋体と基板との接合方式は、基板の接合部にスクリーン印刷（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）方式で半田ペースト（ｓｏｌｄｅｒ ｐａｓｔｅ）を塗布し、蓋体及び基板を熱圧着により互いに接合させる。但し、スクリーン印刷は半田ペーストがメッシュにより基板の接合部に形成され、基板にキャビティが形成される際に、基板の接合部に広めの短手方向の幅を残してスクリーン印刷を使用して半田ペーストの塗布を行う必要がある。このため、基板内のキャビティの空間の大きさが制限されてしまい、パッケージ装置のサイズを縮小できなかった。また、スクリーン印刷方式では、半田ペーストを基板の接合部にスムーズに印刷させるためには半田ペーストの粘性及び流動性を考慮する必要があり、半田ペーストの成分比を改変するのが難しかった。

そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に到った。

本発明は、以上の従来技術の課題を解決する為になされたものである。即ち、本発明の目的は、中空キャビティを形成する、半導体のパッケージング方法を提供する。

上述した課題を解決し、目的を達成するために、本発明に係る半導体のパッケージング方法は、電子素子の収容に用いられる中空キャビティを形成し、提供工程、形成工程、設置工程、リフロー工程、および接合工程を含む。
提供工程では、ベースと、周壁と、凹部とを有し、周壁がベースに形成されており、周壁が表面を有し、且つ周壁及びベースに凹部が形成されている下基板を提供する。
形成工程では、周壁の表面に、表面を有する第一アンダーバンプメタル（ＵＢＭ層）を形成する。
設置工程では、隣接する２つの半田ボールの間のピッチが各半田ボールの直径の半分以上となるよう、第一アンダーバンプメタル（ＵＢＭ層）の表面に、複数の半田ボールを設置する。
リフロー工程では、半田ボールを熔かし相互に結合させて接合層を形成し、接合層により第一アンダーバンプメタル（ＵＢＭ層）の表面が被覆されるよう、半田ボールに対してリフローを行う。
接合工程では、上基板及び下基板を接合し、接合層に結合されている結合表面を有する上基板により下基板の凹部を密封し、電子素子を収容する中空キャビティを形成する。
接合工程を行う前に、接合層にフラックスを塗布する工程をさらに含む。

本発明では、半田ボールにリフローを行うことで形成される接合層により下基板及び上基板を接合させ、密封された中空キャビティに電子素子が収容される。半田ボールの直径がマイクロメートル級になるため、下基板の周壁の短手方向の幅が有効的に薄型化され、さらにパッケージ構造全体のサイズが縮小される。また、これら半田ボールの成分比は既知であるため、需要に合わせて適した半田ボール成分を選択し、より広く応用可能である。

本発明の第１実施形態による半導体のパッケージング方法を示すフローチャートである。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す平面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第１実施形態による半導体のパッケージング方法を示す断面図である。 本発明の第２実施形態による半導体のパッケージング方法を示す断面図である。

本発明における好ましい実施形態について、添付図面を参照して説明する。尚、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を限定するものではない。また、以下に説明される構成の全てが、本発明の必須要件であるとは限らない。

＜第１実施形態＞
以下、本発明の第１実施形態について添付図面に基づいて説明する。図１は本発明の第１実施形態による中空キャビティを形成する半導体のパッケージング方法を示すフローチャートである。半導体のパッケージング方法１０は、下基板を提供する提供工程１１と、周壁表面に第一アンダーバンプメタル（ＵＢＭ層）を形成する形成工程１２と、半田ボールに対してリフローを行うリフロー工程１３と、フラックスを塗布する塗布工程１４と、上基板及び下基板を接合する接合工程１５とを含む。

提供工程１１では下基板１００を提供する。下基板１００はシリコン、セラミック、ガラス、金属、高分子材料、或いは他の半導体材料から任意で選択される。下基板１００はベース１１０と、周壁１２０と、凹部１３０とを有し、周壁１２０はベース１１０に形成され、且つ周壁１２０及びベース１１０には凹部１３０が形成され、周壁１２０は表面１２１及び複数の角部１２２を有し、周壁１２０の表面１２１は８μｍから５００μｍの間の短手方向の幅Ｗを有する（図１、図２及び図５参照）。好ましい実施態様において、下基板１００は、従来の技術であるウェットエッチング、ドライエッチング、或いは放電加工によって形成され、且つ電子素子Ｅは下基板１００の凹部１３０に装設される。

さらに、形成工程１２では周壁１２０の表面１２１に第一アンダーバンプメタル（ＵＢＭ層）２００が形成される。第一アンダーバンプメタル（ＵＢＭ層）２００は表面２１０を有し、第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０の短手方向の幅は実質的に周壁１２０の表面１２１の短手方向の幅Ｗと同じである（図１及び図３参照）。本実施態様において、第一アンダーバンプメタル（ＵＢＭ層）２００はフォトレジスト工程及び電気めっき／化学めっき工程により周壁１２０の表面１２１に形成される。第一アンダーバンプメタル（ＵＢＭ層）２００は多層の金属が堆積されるか、合金構造であり、粘着、湿潤、及び阻害等の効果を提供する。本実施態様において、第一アンダーバンプメタル（ＵＢＭ層）２００はＴｉ、Ｔｉ／Ｗ、Ｃｕ、Ｃｒ、Ｎｉ／Ｖ等の金属材料を含む。

第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０に複数の半田ボール３００が設置される工程では、各半田ボール３００は直径Ｄを有する。隣接する２つの半田ボール３００の間には、各半田ボール３００の直径Ｄの半分小さくないピッチＧを有し、隣接する２つの半田ボール３００が相互に干渉するのを回避させ、リボーリング工程では衝突させて偏向させて定位させる。但し、隣接する２つの半田ボール３００の間のピッチＧが大き過ぎる場合、リフロー後の半田ボール３００の間が接合されずに隙間が生まれる（図１、図４及び図５参照）。従って、好ましくは、各半田ボール３００の直径Ｄと隣接する２つの半田ボール３００間のピッチＧとの比は１：０．５から１：３の間の値であり、リフロー後の半田ボール３００の間が相互に連結されるようにする。このほか、半田ボール３００の直径Ｄが大き過ぎてリフロー後に第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０から溢れ出し、電子素子Ｅのショート、または、パッケージ構造全体の汚染を抑制するために、好ましくは、各半田ボール３００の直径Ｄと周壁１２０の表面１２１の短手方向の幅Ｗとの比は１：３から１：０．５の間の値である。本実施態様において、これら半田ボール３００の材料はＳｎ、Ｂｉ、Ｉｎ、Ａｕ／Ｓｎ、Ｓｎ／Ａｇ、Ｓｎ／Ｃｕ、Ｓｎ／Ｂｉ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ／Ｂｉ、或いはＳｎ／Ａｇ／Ｃｕ／Ｓｂ等の鉛フリー錫半田ボールであり、本発明では既知の成分比の半田ボール３００を基板に接合する材料として用いるため、本発明は需要に応じてこれら半田ボール３００の成分比を選択可能であり、従来の技術と比べて応用性が高い。

好ましくは、本実施態様において、第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０に複数の半田ボール３００が設置される工程では、各角部１２２には少なくとも１つの半田ボール３００が設置され、リフロー後のこれら半田ボール３００が第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０を完全に被覆させる（図５参照）。

リフロー工程１３ではこれら半田ボール３００にリフローを行い、これら半田ボール３００を融解させて相互に連結させて接合層４００を形成させる。接合層４００により第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０（図６参照）が被覆され、これら半田ボール３００の融解後に表面張力により凝縮して球形の表面が形成される。また、各半田ボール３００の直径Ｄが大きくなる程、接合層４００の高さも高くなる。好ましくは、接合層４００が第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０を完全に被覆させ、後続の上基板及び下基板１００の接合工程において密着させる（図１及び図６参照）。リフロー温度はこれら半田ボール３００の融点によって決定し、本実施形態では、リフロー温度は各半田ボール３００の融点より０℃から８０℃高い。例えば、ＳＡＣの融点が約２２０℃であれば、２２０℃から３００℃のリフロー温度でリフローを行い、これら半田ボール３００が完全に融解して接合層４００の表面が平坦になるようにする。

塗布工程１４では接合層４００にフラックス６００を塗布し、接合層４００の表面に対して初期の清掃を行い、後続の上基板及び下基板１００の接合工程において金属間の化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ Ｃｏｍｐｏｕｎｄ、ＩＭＣ）の生成を助ける（図１及び図７参照）。或いは、他の実施態様において、接合層４００の表面の工程では平坦に保って清掃を行い、もしくは接合層４００ではフラックスの接合材料を選択せず、ないしは真空キャビティ（図示せず）中で本発明に係るパッケージングを行うことで、本工程を省略させ、リフロー工程１３でこれら半田ボール３００のリフローを行った後に直接に接合工程１５を実行する。

接合工程１５では上基板５００及び下基板１００をリフロー工程或いは熱圧着工程により接合する。上基板５００は結合表面５１０及び第二アンダーバンプメタル（ＵＢＭ層）５２０を有し、第二アンダーバンプメタル（ＵＢＭ層）５２０は結合表面５１０に形成される。また、上基板５００及び下基板１００の接合工程においては、第二アンダーバンプメタル（ＵＢＭ層）５２０が接合層４００に接触し、結合表面５１０が第二アンダーバンプメタル（ＵＢＭ層）５２０を介して接合層４００に結合される。上基板５００により下基板１００の凹部１３０が密封されて中空キャビティＣが形成され、上述のリフロー工程１３により接合層４００が第一アンダーバンプメタル（ＵＢＭ層）２００の表面２１０を完全に被覆させる。これにより、上基板５００は接合層４００及び下基板１００が接合されると中空キャビティＣを完全に密封させ、中空キャビティＣに収容される電子素子Ｅを外部環境から隔離させ、電子素子Ｅの動作の安定性を向上させる（図１及び図８参照）。

＜第２実施形態＞
図９は本発明の第２実施形態による中空キャビティを形成する半導体のパッケージング方法１０を示す断面図である。第１実施形態との差異は、上基板５００が凸部５３０を有し、結合表面５１０は凸部５３０の表面であり、これにより、上基板５００及び下基板１００の接合後に、中空キャビティＣの高さがより高くなり、高さが高い、或いは垂直に動作する電子素子Ｅを収容可能になる点である。

本発明では、これら半田ボール３００にリフローを行うことで形成される接合層４００により下基板１００及び上基板５００を接合させ、密封される中空キャビティＣを形成させることで電子素子Ｅを収容させる。これら半田ボール３００の直径Ｄがマイクロメートル級であるため、下基板１００の周壁１２０の短手方向の幅Ｗが有効的に薄型化され、パッケージ構造全体のサイズが縮小される。このほか、これら半田ボール３００の成分比は既知であり、需要に応じて適切な半田ボール３００の成分を選択できるため、より広範に応用可能になる。

従って、本明細書に開示された実施形態は、本発明を限定するものではなく、説明するためのものであり、このような実施形態によって本発明の思想と範囲が限定されるものではない。本発明の範囲は特許請求の範囲により解釈すべきであり、それと同等の範囲内にある全ての技術は、本発明の権利範囲に含まれるものと解釈すべきである。

１０：半導体のパッケージング方法、
１１：提供工程
１２：形成工程
１３：リフロー工程
１４：塗布工程
１５：接合工程
１００：下基板、
１１０：ベース、
１２０：周壁、
１２１：表面、
１２２：角部、
１３０：凹部、
２００：第一アンダーバンプメタル（ＵＢＭ層）、
２１０：表面、
３００：半田ボール、
４００：接合層、
５００：上基板、
５１０：結合表面、
５２０：第二アンダーバンプメタル（ＵＢＭ層）、
５３０：凸部、
６００：フラックス、
Ｄ：直径、
Ｇ：ピッチ、
Ｃ：中空キャビティ、
Ｗ：短手方向の幅、
Ｅ：電子素子。

Claims (9)

1. 電子素子を収容するのに用いられる中空キャビティを形成する半導体のパッケージング方法であって、
   ベースと、周壁と、凹部とを有し、前記周壁が前記ベースに形成されており、前記周壁が表面を有し、且つ前記周壁及び前記ベースに前記凹部が形成されている下基板を提供する提供工程と、
   前記周壁の前記表面に、表面を有する第一アンダーバンプメタルを形成する形成工程と、
   隣接する２つの半田ボールの間のピッチが各前記半田ボールの直径の半分以上となるよう、前記第一アンダーバンプメタルの前記表面に、複数の前記半田ボールを設置する設置工程と、
   前記半田ボールを熔かし相互に結合させて接合層を形成し、前記接合層により前記第一アンダーバンプメタルの前記表面が被覆されるよう、前記半田ボールに対してリフローを行うリフロー工程と、
   上基板及び前記下基板を接合し、前記接合層に結合されている結合表面を有する前記上基板により前記下基板の前記凹部を密封し、前記電子素子を収容する中空キャビティを形成する接合工程と、を含み、
   前記接合工程を行う前に、前記接合層にフラックスを塗布する工程をさらに含むことを特徴とする半導体のパッケージング方法。
2. 前記半田ボールの直径と、隣接する２つの前記半田ボールの間のピッチとの比は、１：０．５から１：３の間の値であることを特徴とする、請求項１に記載の半導体のパッケージング方法。
3. 前記周壁の前記表面は短手方向の幅を有し、
   前記半田ボールの直径と、前記周壁の前記表面の前記短手方向の幅との比は、１：３から１：０．５の間の値であることを特徴とする、請求項１または２に記載の半導体のパッケージング方法。
4. 前記上基板は第二アンダーバンプメタルを有し、
   前記第二アンダーバンプメタルは、前記結合表面に形成されており、前記上基板が前記下基板に接合されると、前記接合層に接触することを特徴とする、請求項１に記載の半導体のパッケージング方法。
5. 前記上基板は凸部を有し、前記結合表面は前記凸部の表面であることを特徴とする、請求項４に記載の半導体のパッケージング方法。
6. 前記下基板の前記周壁は複数の角部を有し、
   前記設置工程では、各前記角部に少なくとも１つの半田ボールを設置することを特徴とする、請求項１に記載の半導体のパッケージング方法。
7. 前記接合層は前記第一アンダーバンプメタルの前記表面を完全に被覆することを特徴とする、請求項１または６に記載の半導体のパッケージング方法。
8. 前記周壁の前記表面は８μｍから５００μｍの間の値を有する短手方向の幅を有することを特徴とする、請求項１に記載の半導体のパッケージング方法。
9. 前記周壁の前記表面の前記短手方向の幅は８μｍから５００μｍの間の値を有することを特徴とする、請求項３に記載の半導体のパッケージング方法。

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