JP6105302B2 - 半導体装置 - Google Patents

Description

半導体装置および半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質の酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照）。

特開２００６−１６５５２８号公報

酸化物半導体膜にチャネルが形成されるトランジスタは、加工条件または熱処理条件によって電気的特性が変化することがある。当該変化は、当該酸化物半導体膜の形成工程時に水素などの不純物が混入する、または当該酸化物半導体膜から酸素が脱離することなどに起因するものと考えられる。そして、当該変化は、酸化物半導体膜の端部において顕在化しやすいことが分かった。すなわち、酸化物半導体膜にチャネルが形成されるトランジスタにおいては、当該酸化物半導体膜の端部が低抵抗化領域となり、当該領域にトランジスタの寄生チャネルが形成されやすいことが分かった。なお、当該トランジスタにおいては、ゲートと重畳する領域の酸化物半導体膜であってゲートとソース間の電圧に応じてソースとドレイン間の最短経路に形成されるチャネル（第１のチャネルともいう）と、当該寄生チャネル（第２のチャネルともいう）との２種のチャネルが形成されうることになる。

２種のチャネルが形成されうるトランジスタにおいては、多くの場合、チャネルが形成されるときのゲートとソース間の電圧（しきい値電圧）がそれぞれ異なる。典型的には、第１のチャネルが形成されるしきい値電圧は、第２のチャネルが形成されるしきい値電圧よりも高い。そして、第１のチャネルの電流駆動能力は、第２のチャネルの電流駆動能力よりも高い。よって、オフ状態にある当該トランジスタのゲートとソース間の電圧（ゲート電圧）を上昇させていった場合、ソースとドレイン間の電流が２段階の変化をすることになる。具体的には、第２のチャネルが形成されるしきい値電圧の近傍において１段階目の変化（ソースとドレイン間の電流の増加）が確認され、さらに、第１のチャネルが形成されるしきい値電圧の近傍において２段階目の変化（ソースとドレイン間の電流の増加）が確認される。

上述の問題に鑑み、酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供することを目的の一とする。

酸化物半導体膜の端部に寄生チャネルが形成されるのは、当該端部と電気的に接続されるトランジスタのソースおよびドレインが存在するからである。すなわち、当該端部とトランジスタのソースおよびドレインの少なくとも一方が電気的に接続されていなければ当該端部に寄生チャネルは形成されない。よって、本発明の一態様は、トランジスタのソースおよびドレインの少なくとも一方と、酸化物半導体膜の端部とが電気的に接続されない構造のトランジスタを提供することを要旨とする。

本発明の一態様は、ゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上にゲート電極層と重畳するように設けられたドレイン電極層と、酸化物半導体膜の外周端部の一部を覆うように設けられたソース電極層と、を有し、ドレイン電極層の外周端部は、ゲート電極層の外周端部の内側に位置する半導体装置である。

また、本発明の別の一態様は、開口部が設けられたゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に、ゲート電極層の内周端部と重畳するように設けられたドレイン電極層と、酸化物半導体膜の外周端部の一部を覆うように設けられたソース電極層と、を有し、ドレイン電極層の外周端部は、ゲート電極層の外周端部の内側に位置する半導体装置である。

ゲート電極層は、第１の導電層、第２の導電層、及び第３の導電層と、を有し、第１の導電層及び第３の導電層は、第２の導電層の金属の移動を阻害するバリア層を用いることが好ましい。また、ソース電極層及び前記ドレイン電極層は、第４の導電層、第５の導電層、及び第６の導電層と、を有し、第４の導電層及び第６の導電層は、第５の導電層の金属の移動を阻害するバリア層を用いることが好ましい。

また、ゲート電極層の平面形状は、矩形であってもよい。

また、ドレイン電極層の平面形状は、矩形であってもよい。

また、酸化物半導体膜は、非晶質部および結晶部を有し、結晶部は、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていてもよい。

また、酸化物半導体膜は、少なくともインジウムを含むことができる。

また、酸化物半導体膜、ソース電極層、およびドレイン電極層上に、さらに酸素過剰領域を有する酸化物絶縁膜と、該酸化物絶縁膜上に設けられたバリア膜と、バリア膜上に設けられた平坦化絶縁膜と、酸化物絶縁膜、バリア膜、平坦化絶縁膜に設けられた開口部を介して、ドレイン電極層と接する画素電極層と、を有していてもよい。

本発明の一態様により、酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。

半導体装置の形態を説明する平面図および断面図。 半導体装置の形態を説明する平面図および断面図。 半導体装置の形態を説明する平面図および断面図。 半導体装置の形態を説明する平面図および断面図。 半導体装置の形態を説明する平面図および断面図。 半導体装置の形態を説明する断面図。 半導体装置の作製方法の形態を説明する断面図。 半導体装置の作製方法の形態を説明する断面図。 半導体装置の作製方法の形態を説明する断面図。 表示装置の構成例を示す図。 走査線駆動回路の構成例を示す図。 各種信号の波形の一例を示す図。 （Ａ）パルス出力回路の端子を示す図、（Ｂ）反転パルス出力回路の端子を示す図。 パルス出力回路の（Ａ）構成例を示す図、（Ｂ）動作例を示す図。 反転パルス出力回路の（Ａ）構成例を示す図、（Ｂ）動作例を示す図。 画素の（Ａ）構成例を示す図、（Ｂ）動作例を示す図。 有機ＥＬ素子を用いた表示装置の画素の一部の断面図および発光層の断面図。 液晶素子を用いた表示装置の画素の回路図および断面図。 電子機器を説明する図。 電子機器を説明する図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」および「ソース電極層」ならびに「ドレイン」および「ドレイン電極層」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

本明細書等において、「トランジスタがオン（状態）」と記載する場合、トランジスタのゲート電圧がしきい値電圧以上である状態を指す。なお、例えばｎ型トランジスタにおいてしきい値電圧が複数あるときは、最も小さなしきい値電圧以上である状態を指す。また、「トランジスタがオフ（状態）」と記載する場合、トランジスタのゲート電圧がしきい値電圧よりも低い状態を指す。さらに、「ノーマリ−オン」の電気的特性を有するトランジスタとは、トランジスタのゲート電圧が０Ｖのときに、トランジスタがオンであることをいう。即ち、「ノーマリーオンのトランジスタ」は、しきい値電圧が０Ｖ以下のトランジスタである。また、「ノーマリーオフ」の電気的特性を有するトランジスタとは、トランジスタのゲート電圧が０Ｖのときに、トランジスタがオフであることをいう。即ち、「ノーマリーオフのトランジスタ」は、しきい値電圧が０Ｖよりも高いトランジスタである。

（実施の形態１）
本実施の形態では、半導体装置の一形態の構成について、図１乃至図６を参照して説明する。

図１（Ａ）はトランジスタ２０１の平面図であり、図１（Ｂ）は図１（Ａ）の一点鎖線Ａ−Ｂの断面図である。なお、図１（Ａ）では煩雑になることを避けるために、トランジスタ２０１の構成要素の一部（例えば、ゲート絶縁膜１１２など）を省略して図示する。

図１に示すトランジスタ２０１は、絶縁表面を有する基板１００上に、ゲート電極層１０６と、ゲート電極層１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に設けられた酸化物半導体膜１１４と、を有する。さらに酸化物半導体膜１１４上に、ゲート電極層１０６と重畳するように設けられたドレイン電極層１１６ａと、酸化物半導体膜１１４の外周端部の一部を覆うように設けられたソース電極層１１６ｂを有し、ドレイン電極層１１６ａの外周端部は、ゲート電極層１０６の外周端部の内側に位置する。

さらに、トランジスタ２０１上に絶縁膜１２２、絶縁膜１２４、平坦化絶縁膜１２６が設けられていてもよい。

このようにドレイン電極層１１６ａの外周端部を、ゲート電極層１０６の外周端部の内側に位置させることで、ドレイン電極層１１６ａと、酸化物半導体膜１１４の外周端部とが電気的に接続されない構造としている。そのため、酸化物半導体膜１１４の外周端部の影響を受けない。その結果、トランジスタ２０１のしきい値電圧がマイナスにシフトすることを防止できる。

また、図１のように酸化物半導体膜１１４の外周端部の一部を覆うようにソース電極層１１６ｂを設けることが好ましい。酸化物半導体膜１１４の外周端部の一部をソース電極層１１６ｂで覆うことで、酸化物半導体膜１１４に不純物が混入すること、または酸化物半導体膜１１４から酸素が脱離することを防ぐことができる。

なお、酸化物半導体膜にとっては、水素、アルカリ金属元素、アルカリ土類元素、銅などの金属元素、その他、酸化物半導体膜を構成する元素ではない元素等が不純物となりうる。また、これらを含む分子（たとえば水、水素化合物）等も不純物となりうる。そのため本明細書等において、酸化物半導体膜にとっての不純物とは上記の元素と分子を指すこととする。

ゲート電極層１０６としては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層１０６は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いることもできる。また、ゲート電極層１０６は、上記の導電材料を用いて、単層構造または積層構造で形成される。

ゲート電極層１０６を単層構造で形成する場合は、例えば、膜厚１００ｎｍのタングステン膜とすることができる。

ゲート電極層１０６の一部に銅膜やアルミニウム膜を用いる場合、銅やアルミニウムが酸化物半導体膜１１４に達することを防止するためのバリア層を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア層としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。これらを適宜選択して、銅膜やアルミニウム膜と接して設けることで、銅やアルミニウムが酸化物半導体膜１１４に達することを防止することができる。

ゲート電極層１０６を２層の積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜と膜厚２００ｎｍの銅膜を積層してゲート電極層１０６とすることができる。銅膜を用いることにより、配線抵抗を低減することができる。また膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。

またゲート電極層１０６を３層の積層構造とする場合は、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を積層してゲート電極層１０６とすることができる。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜を形成してもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が酸化物半導体膜１１４に達することを防止できる。また、タングステン膜またはモリブデン膜は、仕事関数が比較的高いため、ゲート電極層１０６として用いると、トランジスタのしきい値電圧がプラスになりやすい（すなわちノーマリ−オフのトランジスタとしやすい）ため、好適である。なお、ゲート絶縁膜１１２によって、銅が酸化物半導体膜１１４に達することを防止することができれば、タングステン膜およびモリブデン膜は形成しなくともよい。

また、ゲート絶縁膜１１２としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。また、ゲート絶縁膜１１２として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜１１２は、上記の材料を用いて、単層構造または積層構造で形成する。

ゲート絶縁膜１１２を単層構造とする場合は、膜厚２００ｎｍの酸化窒化シリコン膜を用いればよい。

また、ゲート絶縁膜１１２を積層構造とする場合は、膜厚５０ｎｍの窒化シリコン膜、膜厚２００ｎｍの酸化窒化シリコン膜を積層して用いればよい。窒化シリコン膜を用いることにより、金属（たとえば銅、ナトリウム、リチウム等）や水などが、基板やゲート電極層１０６から、後に形成される酸化物半導体膜に浸入することを抑制できる。

酸化物半導体膜１１４は、少なくともインジウムを含む。特に、インジウムと亜鉛を含むことが好ましい。また、トランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、インジウムまたは／および亜鉛に加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を含む。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。また、Ｉｎ、ＧａおよびＺｎ以外の金属元素が入っていてもよい。

酸化物半導体膜１１４は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜１１４は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜１１４は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜１１４は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜１１４が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜１１４は、例えば、単結晶を有してもよい。

酸化物半導体膜１１４は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、本実施の形態では、酸化物半導体膜１１４がＣＡＡＣ−ＯＳ膜であるとして説明を行うが、酸化物半導体膜１１４が単結晶、多結晶（ポリクリスタルともいう）、または非晶質であってもよい。

酸化物半導体膜１１４は、不純物が低減され、かつ酸素欠損が低減されることで高純度化された領域であることが好ましい。高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、上記酸化物半導体をチャネルが形成される領域に用いたトランジスタは、オフ電流が著しく低く、しきい値電圧がマイナスにシフトすることが少ない（すなわちノーマリ−オフの特性が得られやすい）という特性を有する。

具体的に、酸化物半導体膜１１４は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０^１８／ｃｍ^３未満、より好ましくは５×１０^１７／ｃｍ^３以下、更に好ましくは１×１０^１６／ｃｍ^３以下とすることが好ましい。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、更に好ましくは１×１０^１１／ｃｍ^３未満とすることが好ましい。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。不純物濃度が十分に低減され、かつ酸素欠損が低減されることで高純度化された酸化物半導体をチャネルが形成される領域に用いることにより、トランジスタのオフ電流を下げ、しきい値電圧のマイナスにシフトすることを少なくする（すなわちノーマリ−オフの特性を得る）ことができる。

酸化物半導体膜１１４において、不純物や酸素欠損が低減されていることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、しきい値電圧のマイナス方向のシフトを小さくすることができる。なお酸化物半導体膜１１４の端部では不純物が集中しやすく、また酸素が脱離しやすいため、キャリア密度が高まりやすい。

従って、トランジスタのソース電極およびドレイン電極が酸化物半導体膜の外周端部と電気的に接続することで、酸化物半導体膜の外周端部を介した電流経路が形成されることがある。

そこで、本発明の一態様では、図１に示すように、ドレイン電極層１１６ａの外周端部を、ゲート電極層１０６の外周端部の内側に位置させることで、ドレイン電極層１１６ａと、酸化物半導体膜１１４の外周端部とが電気的に接続されない構造としている。そのため、酸化物半導体膜１１４の外周端部の影響を受けない。その結果、トランジスタ２０１のしきい値電圧がマイナスにシフトすることを防止できる。

ドレイン電極層１１６ａおよびソース電極層１１６ｂとしては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、ドレイン電極層１１６ａおよびソース電極層１１６ｂは、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成することもできる。また、ドレイン電極層１１６ａおよびソース電極層１１６ｂは、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。ドレイン電極層１１６ａおよびソース電極層１１６ｂは、単層構造または積層構造とする。

ドレイン電極層１１６ａおよびソース電極層１１６ｂの一部に銅膜やアルミニウム膜を用いる場合、銅やアルミニウムが酸化物半導体膜１１４に達することを防止するためのバリア層を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア層としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。これらを適宜選択して、銅膜やアルミニウム膜と接して設けることで、銅やアルミニウムが酸化物半導体膜１１４に達することを防止することができる。

図１に示すトランジスタ２０１では、上面から見てチャネル領域１１４ａが矩形となるようにドレイン電極層１１６ａの１辺と対向してソース電極層１１６ｂを設けているが、これに限定されない。例えば、チャネル領域が上面から見て台形となるようにドレイン電極層１１６ａの１辺と対向してソース電極層１１６ｂを設けても構わない。

また、図１に示すトランジスタ２０１ではゲート電極層１０６の開口部が設けられている。このようにゲート電極層１０６の内周端部と重畳するようにドレイン電極層１１６ａを設けることで、ゲート電極層１０６とドレイン電極層１１６ａとの寄生容量を低減することができる。また、ゲート電極層１０６の内周端部と重畳するようにドレイン電極層１１６ａを設けることを、ゲート電極層１０６の開口部と重畳するようにドレイン電極層１１６ａを設けると言い換えてもよい。

本発明の一態様に係るトランジスタとしては、たとえば図２に示すトランジスタ２０２のように、ドレイン電極層１１６ａの２辺と対向してソース電極層１１６ｂを設けてもよい。ドレイン電極層１１６ａの２辺以上と対向してソース電極層１１６ｂを設けることで、トランジスタのチャネル幅を大きくすることができる。

また、図２に示すトランジスタ２０２のように、ゲート電極層１０６は、開口部がない構成としてもよい。

また図３に示すトランジスタ２０３のように、ドレイン電極層１１６ａの３辺以上と対向してソース電極層１１６ｂを設けてもよい。ドレイン電極層１１６ａの３辺以上と対向してソース電極層１１６ｂを設けることで、トランジスタのチャネル幅をさらに大きくすることができる。

また図４に示すトランジスタ２０４のように、ゲート電極層１０６、酸化物半導体膜１１４、ドレイン電極層１１６ａおよびソース電極層１１６ｂの平面形状を円形としてもよい。

また図５に示すトランジスタ２０５のように、ゲート電極層１０６の外周端部が、酸化物半導体膜１１４の外周端部の外側に位置するように配置してもよい。

なお、図２乃至図５に示す構造を有するトランジスタは、ソース電極およびドレイン電極が一辺でのみ対向しているトランジスタと比べて、チャネル幅を大きくしても面積の増大が抑えられる。そのため、チャネル幅の大きいトランジスタとして特に好適である。

またトランジスタ２０１乃至トランジスタ２０５では、ドレイン電極層１１６ａおよびソース電極層１１６ｂを単層としたがこれに限らない。たとえば図６（Ａ）および図６（Ｂ）に示すように複数の層を積層させたドレイン電極層１１６ａおよびソース電極層１１６ｂとしてもよい。

たとえば図６（Ａ）のように、導電層１４０ａ、導電層１４２ａおよび導電層１４４ａの３層を積層させてドレイン電極層１１６ａとしてもよい。同様に導電層１４０ｂ、導電層１４２ｂおよび導電層１４４ｂの３層を積層させてソース電極層１１６ｂとしてもよい。

たとえば図６（Ａ）のトランジスタ２０６では、導電層１４０ａおよび導電層１４０ｂとして膜厚５０ｎｍのタングステン、導電層１４２ａおよび導電層１４２ｂとして膜厚４００ｎｍのアルミニウム、導電層１４４ａおよび導電層１４４ｂとして膜厚１００ｎｍのチタンを積層させることでドレイン電極層１１６ａおよびソース電極層１１６ｂとすることができる。

ドレイン電極層１１６ａおよびソース電極層１１６ｂとして、たとえば銅のみを用いた場合でも配線抵抗を低減することができるが、酸化物半導体膜１１４との密着性が十分でなくなる、または銅が酸化物半導体膜１１４に達して電気的特性を劣化させる不純物となる等の恐れがある。またドレイン電極層１１６ａおよびソース電極層１１６ｂとしてアルミニウムのみを用いた場合、同様に配線抵抗を低減することができるが、アルミニウムと酸化物半導体膜１１４との界面に酸化アルミニウム膜が形成され、電気的接続が困難となる恐れがある。

そこで導電層１４２ａおよび導電層１４２ｂに銅やアルミニウムを用い、導電層１４２ａおよび導電層１４２ｂと重畳して導電層１４０ａおよび導電層１４０ｂならびに導電層１４４ａおよび導電層１４４ｂを設けることで、配線抵抗を低減しつつ、密着性を確保し、不純物が酸化物半導体膜１１４に達することを抑え、電気的接続を良好にすることができる。

さらに図６（Ｂ）のように、導電層１４２ｂを封止するように導電層１４０ｂおよび導電層１４４ｂを設けたソース電極層１１６ｂとしてもよい。このような構成とすることで、導電層１４２ｂに用いられる金属が、酸化物半導体膜１１４に達することをさらに抑制できる。ここで、導電層１４０ｂおよび導電層１４４ｂは、導電層１４２ｂのバリア層として機能を有する。

なお図６（Ｂ）ではドレイン電極層１１６ａは導電層１４０ａおよび導電層１４４ａの２層を有する構成となっているがこれに限らない。ソース電極層１１６ｂと同様に、導電層１４２ａを覆うように導電層１４０ａおよび導電層１４４ａを設けたドレイン電極層１１６ａとしてもよい。

たとえば図６（Ｂ）のトランジスタ２０７では、導電層１４０ｂとしてタングステン、導電層１４２ｂとして銅、導電層１４４ｂとして窒化タンタルを積層させてソース電極層１１６ｂとすることができる。

さらに、導電層１４０ａ、導電層１４０ｂ、導電層１４２ｂ、導電層１４４ａおよび導電層１４４ｂはそれぞれ積層構造を有していてもよい。

たとえば、導電層１４０ａとしてタングステンと窒化タングステンを積層させて用い、導電層１４２ａとして銅、導電層１４４ａとして窒化タンタルを用いてドレイン電極層１１６ａとしてもよい。

また、図６（Ａ）および図６（Ｂ）のソース電極層１１６ｂおよびドレイン電極層１１６ａのような積層構造は、ゲート電極層１０６に適用してもよい。

また図６（Ｃ）のトランジスタ２０８のように、酸化物半導体膜１１４において、ソース電極層１１６ｂおよびドレイン電極層１１６ａと重畳する領域の厚さが、ソース電極層１１６ｂおよびドレイン電極層１１６ａと重畳しない領域の厚さより大きいトランジスタとしてもよい。また、酸化物半導体膜１１４の中央に開口部が設けられていてもよい。

また、図１乃至図６のトランジスタ２０１乃至トランジスタ２０８の特徴の一部の組み合わせを有するトランジスタとしてもよい。

（実施の形態２）
本実施の形態では、図２の半導体装置の作製方法の一例について、図７乃至図９を参照して説明する。また配線接続部の形成方法の一例について、各図の右側に併せて示す。

まず、絶縁表面を有する基板１００を用意する。

基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

また、基板１００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜１１４を含むトランジスタ２０１を直接作製してもよいし、他の作製基板に酸化物半導体膜１１４を含むトランジスタ２０１を作製し、その後、可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜１１４を含むトランジスタ２０１との間に剥離層（例えば、タングステン）を設けるとよい。

次に、基板１００上に、下地膜として機能する絶縁膜を形成してもよい。絶縁膜としては、ＰＥＣＶＤ法またはスパッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁材料、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁材料、またはこれらの混合材料を用いて、単層構造または積層構造で、形成することができる。

絶縁膜として、例えば、窒化シリコン膜と酸化窒化シリコン膜との積層構造を用いることが好ましい。窒化シリコン膜を用いることにより、基板から金属や水素などが、後に形成される酸化物半導体膜に達することを抑制できる。

次に、基板１００上に、ゲート電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。

導電膜は、スパッタリング法やＰＥＣＶＤ法により形成することができる。導電膜として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、導電膜は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を用いることもできる。また、導電膜は、上記の導電材料を用いて、単層構造または積層構造で形成される。

導電膜を単層構造で形成する場合は、例えば、膜厚１００ｎｍのタングステン膜を形成すればよい。

導電膜を２層の積層構造で形成する場合は、例えば、膜厚３０ｎｍの窒化タンタル膜と膜厚２００ｎｍの銅膜を積層して形成すればよい。銅膜を用いることにより、配線抵抗を低減することができる。また膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また膜厚２００ｎｍの銅膜に代えて、タングステン膜を用いてもよい。

また導電膜を３層の積層構造で形成する場合は、例えば、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を形成すればよい。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜を形成してもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が酸化物半導体膜１１４に達することを抑制できる。

また、タングステン膜またはモリブデン膜は、仕事関数が比較的高いため、ゲート電極層として用いると、トランジスタのしきい値電圧がプラスになりやすい（すなわちノーマリーオフのトランジスタとしやすい）ため、好適である。なお、後に形成されるゲート絶縁膜によって、銅が酸化物半導体膜１１４に達することを防止することができれば、タングステン膜およびモリブデン膜は形成しなくともよい。

次に、図７（Ａ）に示すように、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってゲート電極層１０６を形成する。本実施の形態では、ゲート電極層１０６として、膜厚３０ｎｍの窒化タンタル膜と膜厚２００ｎｍの銅膜を積層させたものを形成することとする。

ゲート電極層１０６を形成した後、レジストマスクを除去する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。

ここで、レジストマスクを除去する際に汚染物が生成する場合がある。この生成した汚染物を除去する処理（不純物除去処理ともいう）を行ってもよい。不純物除去処理は、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン）を用いたプラズマ処理、または希フッ化水素酸、水、現像液もしくはＴＭＡＨ溶液を用いた溶液処理などを好適に用いることができる。

また、ゲート電極層１０６の形成と同一工程で、配線接続部において配線１０７を形成することができる。

次に、基板１００、およびゲート電極層１０６に加熱処理を行ってもよい。例えば、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行ってもよい。加熱処理を行うことにより、基板１００やゲート電極層１０６に含まれる水素や水などを除去することができる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、ＧＲＴＡ装置を用いて加熱処理を行う場合には、６５０℃、１分〜５分間、加熱処理を行えばよい。

次に、図７（Ｂ）に示すように、ゲート電極層１０６上にゲート絶縁膜１１２を形成する。

なお、ゲート絶縁膜１１２の被覆性を向上させるために、ゲート電極層１０６表面に平坦化処理を行ってもよい。特に、ゲート絶縁膜１１２として膜厚の薄い絶縁膜を用いる場合、ゲート電極層１０６表面の平坦性が良好であることが好ましい。

ゲート絶縁膜１１２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ミストＣＶＤ法等のＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

ゲート絶縁膜１１２としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。また、ゲート絶縁膜１１２として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜１１２は、上記の材料を用いて、単層構造または積層構造で形成することができる。

ゲート絶縁膜１１２を単層構造で形成する場合は、例えば膜厚２００ｎｍの酸化窒化シリコン膜を形成すればよい。

また、ゲート絶縁膜１１２を積層構造で形成する場合は、例えば膜厚５０ｎｍの窒化シリコン膜と、膜厚２００ｎｍの酸化窒化シリコン膜を形成すればよい。窒化シリコン膜を用いることにより、金属（たとえば、銅、ナトリウム、リチウム等）や水などが、基板やゲート電極層１０６から、後に形成される酸化物半導体膜に浸入することを抑制できる。

この場合の膜厚５０ｎｍの窒化シリコン膜は、例えばＰＥＣＶＤ法を用いてガス流量ＳｉＨ_４／Ｎ_２＝５０ｓｃｃｍ／５０００ｓｃｃｍ、電極面積が６０００ｃｍ^２のとき成膜電力１５０Ｗ（ＲＦ）、成膜圧力４０Ｐａ、基板温度３５０℃として形成することができる。膜厚２００ｎｍの酸化窒化シリコン膜は、例えばＰＥＣＶＤ法を用いて、ガス流量ＳｉＨ_４／Ｎ_２Ｏ＝２０ｓｃｃｍ／３０００ｓｃｃｍ、電極面積が６０００ｃｍ^２のとき成膜電力１００Ｗ（ＲＦ）、成膜圧力４０Ｐａ、基板温度３５０℃として形成することができる。

また、ＲＦ電源電力（電源出力）を高く、たとえば電極面積が６０００ｃｍ^２のとき、３００Ｗ以上、または５００Ｗ以上、または１０００Ｗ以上としてもよい。ＲＦ電源電力（電源出力）を高くすることで、緻密なゲート絶縁膜１１２を形成でき、不純物が後に形成される酸化物半導体膜に侵入することを抑制できる。

次に、基板１００、ゲート電極層１０６、およびゲート絶縁膜１１２に加熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜１０分間、加熱処理を行えばよい。また、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行ってもよい。加熱処理を行うことにより、ゲート絶縁膜１１２に含まれる水素や水等を除去することができる。

次に、ゲート絶縁膜１１２に対して、酸素を添加する処理（酸素添加処理や、酸素注入処理ともいう）を行ってもよい。酸素を添加する処理を行うことによって、酸素過剰領域を有するゲート絶縁膜１１２が形成される。

酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。脱水化または脱水素化処理を行ったゲート絶縁膜１１２に酸素添加処理を行うことにより、ゲート絶縁膜１１２中に酸素を含有させることができ、先の熱処理によって脱離した酸素を補填するとともに、酸素過剰領域を形成することができる。

ゲート絶縁膜１１２への酸素の添加は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の添加は、基板１００の全面を一度に処理してもよいし、例えば、被照射面が線状であるイオンビーム（線状のイオンビーム）を用いてもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを相対的に移動（スキャン）させることで、ゲート絶縁膜１１２全面に酸素を添加することができる。また、プラズマ処理として、アッシング処理を用いてもよい。

酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

また、例えば、イオン注入法で酸素の添加を行う場合、酸素のドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とするのが好ましく、酸素添加処理後のゲート絶縁膜１１２中の酸素の含有量は、ゲート絶縁膜１１２の化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、ゲート絶縁膜１１２の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。

酸素の供給源となる酸素を過剰に含むゲート絶縁膜１１２を、後に形成される酸化物半導体膜１１３と接して設けることによって、さらに後に行う加熱処理により、ゲート絶縁膜１１２から酸素が脱離し、酸化物半導体膜１１３へ酸素を供給することができる。これにより、酸化物半導体膜１１３中の酸素欠損を低減することができる。

なお、ゲート絶縁膜１１２に対して、酸素を添加する処理は、ゲート絶縁膜１１２の加熱処理前に行ってもよく、ゲート絶縁膜１１２の加熱処理の前後に行ってもよい。

次に、図７（Ｃ）に示すように、ゲート絶縁膜１１２上にフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁膜１１２の配線接続部となる領域に開口を形成する。

次に、ゲート絶縁膜１１２上に酸化物半導体膜１１３を形成する（図７（Ｄ）参照）。

酸化物半導体膜１１３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ミストＣＶＤ法等のＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。

酸化物半導体膜１１３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、インジウムまたは／および亜鉛に加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、図７（Ｄ）では単層構造の酸化物半導体膜１１３を形成しているが、積層構造の酸化物半導体膜を形成してもよい。たとえば、構成元素が異なる酸化物半導体膜を積層させてもよいし、構成元素が同じで組成が異なる酸化物半導体膜を積層させてもよいし、膜中の水素濃度の異なる酸化物半導体膜を積層させてもよい。

また、酸化物半導体膜１１３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。また、酸化物半導体膜１１３は、単結晶または多結晶（ポリクリスタルともいう）であってもよい。

また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体膜では、よりバルク内欠陥を低減することができ、形成面の平坦性を高めればアモルファス状態の酸化物半導体以上のキャリア移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜１１３を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１）），（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２）），（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１）），（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

酸化物半導体膜１１３形成面の平坦性を高めるために、ゲート絶縁膜１１２において、酸化物半導体膜１１３が接して形成される領域に、平坦化処理を行うことが好ましい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを用いてプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁膜１１２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁膜１１２表面の凹凸状態に合わせて適宜設定すればよい。

酸化物半導体膜１１３の膜厚は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすることが好ましい。また、酸化物半導体膜１１３は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて成膜することができる。

また、酸化物半導体膜１１３に含まれる水素または水は、できる限り低いことが好ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、キャリアである電子が生じてしまうことがあるためである。

したがって、酸化物半導体膜１１３の成膜工程において、酸化物半導体膜１１３に不純物がなるべく含まれないようにするために、酸化物半導体膜１１３の成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜１１２が形成された基板を予備加熱し、基板およびゲート絶縁膜１１２中の不純物を脱離させ、排気することが好ましい。予備加熱室に設ける排気手段は、クライオポンプが好ましい。

また、酸化物半導体膜１１３は、成膜時に酸素が多く含まれるような条件（例えば、酸素が３０％〜１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。

酸化物半導体膜１１３を、成膜する際に用いるガスは不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ不純物の少ないガスを用い、下記で説明するターゲットを用いて、温度を１３０℃以上７００℃以下として、基板１００上に酸化物半導体膜１１３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。特に、クライオポンプまたはコールドトラップを用いることで、例えば、残留水分が効率よく排気されるため、当該成膜室で成膜した酸化物半導体膜１１３に含まれる不純物の濃度を低減できる。

なお、本実施の形態において、酸化物半導体膜１１３として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜ともいう）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件は、酸素およびアルゴン雰囲気下（酸素流量比率５０％）、圧力０．４Ｐａ、電極面積が６０００ｃｍ^２のとき電源電力０．５ｋＷ、基板温度２００℃とする。

また、ゲート絶縁膜１１２を成膜後、大気曝露せずにゲート絶縁膜１１２と酸化物半導体膜１１３を連続的に形成することが好ましい。ゲート絶縁膜１１２を大気に曝露せずにゲート絶縁膜１１２と酸化物半導体膜１１３を連続して形成すると、ゲート絶縁膜１１２表面に不純物が含まれることを防止することができる。

ここで、酸化物半導体膜１１３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下、酸素雰囲気下または窒素雰囲気下などで行うことができる。なお、酸素雰囲気は、広く酸化性ガス雰囲気と読み替えることができる。例えば、酸化性ガスである酸素、一酸化二窒素およびオゾン、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を含む雰囲気であってもよい。

本実施の形態では、加熱処理装置の一つである電気炉を用いて、酸化物半導体膜１１３に対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素の混合雰囲気下４５０℃において１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ装置、ＧＲＴＡ装置等のＲＴＡ装置を用いることができる。例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に用いるガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、減圧下又は不活性雰囲気下で酸化物半導体膜１１３を加熱した後、酸素雰囲気下で加熱しても構わない。減圧下、不活性雰囲気下による加熱処理によって、酸化物半導体膜１１３中の不純物を排除するとともに酸素欠損が生じる場合、後に行う酸素雰囲気下の加熱処理によって酸化物半導体膜１１３の酸素欠損を低減することができる。

なお、脱水化または脱水素化のための加熱処理は、酸化物半導体膜を島状に加工する前、または島状に加工した後に行えばよい。また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜１１３に加熱処理を行うことにより、酸化物半導体膜１１３の結晶性を高めることができる。

脱水化または脱水素化のための加熱処理を、酸化物半導体膜１１３が島状に加工される前、つまり、酸化物半導体膜がゲート絶縁膜１１２を覆った状態で行うと、ゲート絶縁膜１１２に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。

次に、図７（Ｅ）に示すように、フォトリソグラフィ工程により酸化物半導体膜１１３上にレジストマスクを形成し、酸化物半導体膜１１３に選択的にエッチングを行って島状の酸化物半導体膜１１４を形成する。島状の酸化物半導体膜１１４を形成した後、レジストマスクを除去する。島状の酸化物半導体膜１１４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、製造コストを低減できる。

酸化物半導体膜１１３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜１１３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。

酸化物半導体膜１１３のエッチングの際、ゲート絶縁膜１１２が過剰にエッチングされないよう、十分にエッチング比のある条件で行うことが好ましい。

次に、ゲート絶縁膜１１２および酸化物半導体膜１１４上に、後にソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜１１６を形成する（図８（Ａ）参照）。

導電膜１１６は、スパッタリング法やＰＥＣＶＤ法により形成することができる。導電膜１１６として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電膜１１６は、窒化タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形成することもできる。また、導電膜１１６は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。導電膜１１６は、単層構造または積層構造で成膜される。

本実施の形態では、導電膜１１６は、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍの銅膜、膜厚１００ｎｍの窒化タンタル膜の３層構造で形成することとする。

次に、図８（Ｂ）に示すように、フォトリソグラフィ工程により導電膜１１６上にレジストマスクを形成し、選択的にエッチングを行って、ソース電極層１１６ｂおよびドレイン電極層１１６ａを形成する。このとき、酸化物半導体膜１１４の一部は、露出される。

このとき、ドレイン電極層１１６ａの外周端部が、ゲート電極層１０６の外周端部の内側に位置するように形成する。ドレイン電極層１１６ａの外周端部を、ゲート電極層１０６の外周端部の内側に位置させることで、ドレイン電極層１１６ａと、酸化物半導体膜１１４の端部とが電気的に接続されることを防止できる。

また酸化物半導体膜１１４の外周端部の一部を覆うようにソース電極層１１６ｂを形成することが好ましい。酸化物半導体膜１１４の外周端部の一部をソース電極層１１６ｂで覆うことで、酸化物半導体膜１１４の外周端部に不純物が混入すること、または酸化物半導体膜１１４から酸素が脱離することを防ぐことができる。

上記のようにソース電極層１１６ｂおよびドレイン電極層１１６ａを形成した後、レジストマスクを除去する。

またソース電極層１１６ｂおよびドレイン電極層１１６ａの形成と同一の工程で、配線接続部において、配線１０７と電気的に接続される配線１１６ｃを形成することができる。

なお、ソース電極層１１６ｂおよびドレイン電極層１１６ａの形成により露出した酸化物半導体膜１１４の表面には、ソース電極層１１６ｂおよびドレイン電極層１１６ａを構成する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスを構成する元素が不純物として付着する場合がある。

不純物が付着すると、トランジスタのオフ電流の増加、またはトランジスタの電気的特性の劣化がもたらされやすい。また、酸化物半導体膜１１４に寄生チャネルが生じやすくなり、電気的に分離されるべき電極が酸化物半導体膜１１４を介して電気的に接続されやすくなる。

そこで、ソース電極層１１６ｂおよびドレイン電極層１１６ａを形成するためのエッチングが終了した後、酸化物半導体膜１１４の表面や側面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行ってもよい。

不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。

また、溶液による洗浄処理としては、ＴＭＡＨ溶液などのアルカリ性の溶液、水、希フッ化水素酸などの酸性の溶液を用いて行うことができる。例えば、希フッ化水素酸を用いる場合、５０ｗｔ％フッ化水素酸を、水で１／１０^５乃至１／１０^２程度、好ましくは１／１０^５乃至１／１０^３程度に希釈した希フッ化水素酸を使用する。すなわち、濃度が５×１０^−４重量％乃至０．５重量％の希フッ化水素酸、好ましくは５×１０^−４重量％乃至５×１０^−２重量％の希フッ化水素酸を洗浄処理に用いることが望ましい。洗浄処理により、露出した酸化物半導体膜１１４の表面に付着した上記不純物を除去することができる。

また、希フッ化水素酸溶液を用いて不純物除去処理を行うと、露出した酸化物半導体膜１１４の表面をエッチングすることができる。すなわち、露出した酸化物半導体膜１１４の表面に付着した不純物や、酸化物半導体膜１１４内の表面近傍に混入した不純物を、酸化物半導体膜１１４の一部とともに除去することができる。これにより、たとえば図６（Ｃ）のトランジスタ２０８における酸化物半導体膜１１４のように、ソース電極層１１６ｂおよびドレイン電極層１１６ａと重畳する領域の厚さが、ソース電極層１１６ｂおよびドレイン電極層１１６ａと重畳しない領域の厚さより大きくなる。

不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度ピークにおいて、酸化物半導体層表面における塩素濃度を１×１０^１９／ｃｍ^３以下（好ましくは５×１０^１８／ｃｍ^３以下、さらに好ましくは１×１０^１８／ｃｍ^３以下）とすることができる。また、ホウ素濃度を１×１０^１９／ｃｍ^３以下（好ましくは５×１０^１８／ｃｍ^３以下、さらに好ましくは１×１０^１８／ｃｍ^３以下）とすることができる。また、アルミニウム濃度を１×１０^１９／ｃｍ^３以下（好ましくは５×１０^１８／ｃｍ^３以下、さらに好ましくは１×１０^１８／ｃｍ^３以下）とすることができる。

以上の工程により、トランジスタ２０１を作製することができる（図８（Ｂ）参照）。

次いで、トランジスタ２０１上に絶縁膜１２２を形成する。絶縁膜１２２は、１つの工程で形成してもよいし、複数の工程を経て形成してもよい。また異なる材料からなる膜を積層させてもよい。本実施の形態では、絶縁層１１８および絶縁層１２０の２層を積層させた絶縁膜１２２を形成することとする。

まず酸化物半導体膜１１４の一部に接し、ソース電極層１１６ｂおよびドレイン電極層１１６ａ上に、絶縁層１１８を２０ｎｍ乃至５０ｎｍの厚さで形成する（図８（Ｃ）参照）。絶縁層１１８はゲート絶縁膜１１２と同様の材料および方法で形成することができる。例えば、酸化シリコンや、酸化窒化シリコンなどをスパッタリング法やＣＶＤ法で形成し、絶縁層１１８として用いることができる。

本実施の形態では、絶縁層１１８として、ＰＥＣＶＤ法により厚さ３０ｎｍ乃至５０ｎｍの酸化窒化シリコンを形成する。絶縁層１１８の形成は、例えば、ガス流量をＳｉＨ_４／Ｎ_２Ｏ＝２０ｓｃｃｍ／３０００ｓｃｃｍとし、圧力を４０Ｐａとし、電極面積が６０００ｃｍ^２のときＲＦ電源電力（電源出力）を１００Ｗとし、基板温度を３５０℃とすればよい。

次に、絶縁層１１８に酸素１１９を添加し、絶縁層１１８を、酸素を過剰に含む絶縁層１１８とする。酸素１１９には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。酸素１１９の添加は、酸素添加処理により行うことができる。

また、酸素１１９の添加は、絶縁層１１８の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板１００またはイオンビームを相対的に移動（スキャン）させることで、絶縁層１１８の全面に酸素１１９を添加することができる。

酸素１１９の供給ガスとしては、酸素原子を含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素１１９の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

また、例えば、イオン注入法で酸素１１９の添加を行う場合、酸素のドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とするのが好ましく、絶縁層１１８の酸素の含有量は、化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、絶縁層１１８の一部に存在していればよい。なお、酸素１１９の注入深さは、注入条件により適宜制御すればよい。

本実施の形態では、酸素１１９の添加を、酸素雰囲気下で行うプラズマ処理で行う。なお、絶縁層１１８は、酸化物半導体膜１１４と接する絶縁層であるため、可能な限り不純物が含まれないことが好ましい。したがって、酸素の添加の前に、絶縁層１１８中の過剰な水素（水や水酸基を含む）を除去するための加熱処理を行うことが好ましい。脱水化または脱水素化処理を目的とした加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。脱水化または脱水素化処理を目的とした加熱処理は、前述の加熱処理と同様に行うことができる。

酸素１１９の添加のためのプラズマ処理（酸素プラズマ処理）は、酸素流量を２５０ｓｃｃｍとし、ＩＣＰ電源電力を０Ｗとし、バイアス電力を４５００Ｗとし、圧力を１５Ｐａとして行う。この時、酸素プラズマ処理により絶縁層１１８に添加された酸素１１９の一部は、絶縁層１１８を通過して酸化物半導体膜１１４に添加される。酸化物半導体膜１１４中に絶縁層１１８を介して酸素１１９が添加されるため、酸化物半導体膜１１４の表面にプラズマによるダメージが入りにくく、半導体装置の信頼性を向上することができる。絶縁層１１８は、１０ｎｍより厚く、１００ｎｍより薄くすることが好ましい。絶縁層１１８の厚さを１０ｎｍ以下とすると、酸化物半導体膜１１４が酸素プラズマ処理時のダメージを受けやすくなる。また、絶縁層１１８の厚さを１００ｎｍ以上とすると、酸素プラズマ処理により添加された酸素１１９が、十分に酸化物半導体膜１１４に供給されない恐れがある。また、絶縁層１１８の脱水化または脱水素化処理を目的とした加熱処理または／および酸素１１９の添加は、複数回行ってもよい。絶縁層１１８に酸素１１９を添加することにより、絶縁層１１８を酸素供給層として機能させることができる。

次に、絶縁層１１８上に絶縁層１２０を２００ｎｍ乃至５００ｎｍの厚さで形成する（図８（Ｄ）参照）。絶縁層１２０は、絶縁層１０２またはゲート絶縁層１０４と同様の材料および方法で形成することができる。例えば、酸化シリコンや酸化窒化シリコンなどをスパッタリング法やＣＶＤ法で形成し、絶縁層１２０として用いることができる。

本実施の形態では、絶縁層１２０として、ＰＥＣＶＤ法により厚さ３７０ｎｍの酸化窒化シリコンを形成する。絶縁層１２０の形成は、例えば、ガス流量をＳｉＨ_４／Ｎ_２Ｏ＝３０ｓｃｃｍ／４０００ｓｃｃｍとし、圧力を２００Ｐａとし、電極面積が６０００ｃｍ^２のときＲＦ電源電力（電源出力）を１５０Ｗとし、基板温度を２２０℃乃至３５０℃とすればよい。

また、ＲＦ電源電力（電源出力）を高く、たとえば電極面積が６０００ｃｍ^２のとき、３００Ｗ以上、または５００Ｗ以上、または１０００Ｗ以上としてもよい。ＲＦ電源電力（電源出力）を高くすることで、緻密な絶縁層１２０を形成できる。

なお、絶縁層１２０の形成後、不活性ガス雰囲気下、酸素雰囲気下、または不活性ガスと酸素の混合雰囲気下で２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下の温度で加熱処理を行ってもよい。より具体的には窒素および酸素の混合雰囲気下で加熱処理を行ってもよいし、窒素雰囲気下で加熱処理を行ってからさらに窒素および酸素の混合雰囲気下で加熱処理を行ってもよい。当該加熱処理によって、絶縁層１１８に含まれる酸素が、絶縁層１１８と酸化物半導体膜１１４の界面に拡散して酸化物半導体膜１１４へと供給され、酸化物半導体膜１１４の酸素欠損を補填することができる。

また、絶縁層１２０に酸素添加処理を行い、酸素過剰な状態としてもよい。絶縁層１２０への酸素の添加は、絶縁層１１８への酸素の添加と同様に行ってもよい。また、絶縁層１２０への酸素の添加後、不活性ガス雰囲気下、酸素雰囲気下、または不活性ガスと酸素の混合雰囲気下で２５０℃以上６５０℃以下、好ましくは３００℃以上６００℃以下の温度で加熱処理を行ってもよい。

次に、絶縁膜１２２上にアルミニウム膜を成膜する。

アルミニウム膜は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ましい。また、アルミニウム膜の膜厚は３ｎｍ以上２０ｎｍ以下（好ましくは３ｎｍ以上１０ｎｍ以下、より好ましくは４ｎｍ以上５ｎｍ以下）とすることが好ましい。

アルミニウム膜として、チタン、またはマグネシウムが添加されたアルミニウム膜を用いてもよい。また、アルミニウム膜として、アルミニウム膜と、チタン膜またはマグネシウム膜との積層を用いてもよい。

次に、図９（Ａ）に示すようにアルミニウム膜に対して、酸素添加処理を行う。酸素添加処理は、絶縁膜１２２に、酸素添加処理を行う場合を参照すればよいため、詳細な説明は省略する。アルミニウム膜に対して、酸素添加処理を行うことにより、アルミニウム膜の酸化物である、酸化アルミニウム膜が形成される。該酸化アルミニウム膜を、絶縁膜１２４として用いる。

絶縁膜１２４は、トランジスタ２０１に不純物が侵入することを防止すると共に、絶縁膜１２２中の酸素が外部に離脱することを防止する、バリア膜として機能する。

酸素を、絶縁膜１２２およびアルミニウム膜に添加した後、加熱処理を行ってもよい。加熱処理は２５０℃以上６００℃以下、例えば３００℃で行えばよい。

酸化物半導体を用いたトランジスタの場合、絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と絶縁膜との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。

また、絶縁膜１２２および絶縁膜１２４への、脱水化または脱水素化処理、または／および酸素添加処理は、複数回行ってもよい。

また、絶縁膜１２２上に接して設けられる絶縁膜１２４は、アルミニウム膜を酸化させることによって形成された膜である。アルミニウム膜の酸化によって、酸化アルミニウム膜を形成することで、スパッタリング法によって酸化アルミニウム膜を成膜する場合と比較して生産性を向上させることができる。また、絶縁膜１２２への酸素添加処理とアルミニウム膜の酸化処理を同一工程によっても行ってもよい。この場合、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減することができる。

なお、絶縁膜１２２として酸化物絶縁膜（例えば、酸化シリコン、酸化窒化シリコン）を用いる場合、該酸化物絶縁膜において、酸素は主たる成分材料の一つである。このため、酸化物絶縁膜中の酸素濃度を、ＳＩＭＳなどの方法を用いて、正確に見積もることは難しい。つまり、酸化物絶縁膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。また、絶縁膜１２２に含まれる過剰な酸素が後の工程で酸化物半導体膜１１４へと供給される場合においても同様のことがいえる。

ところで、酸素には^１７Ｏや^１８Ｏといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている。つまり、酸化物半導体膜と接する絶縁膜中または酸化物半導体膜中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体膜と接する絶縁膜中、または酸化物半導体膜中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体膜と接する絶縁膜に意図的に酸素が添加されたか否かを判別してもよい。

絶縁膜１２４上に層間絶縁膜（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよい。層間絶縁膜（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の絶縁膜１２４に対する応力を緩和することができる。よって、絶縁膜１２４の破損を防止することができる。

保護絶縁膜は、絶縁膜１２２と同様な材料および方法を用いて形成することができる。例えば、スパッタリング法により形成した酸化シリコン膜を４００ｎｍ形成する。また、保護絶縁膜の形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下３００℃で１時間加熱処理を行う。

本実施の形態では、図９（Ｂ）に示すように絶縁膜１２４上に、平坦化絶縁膜１２６を形成する。平坦化絶縁膜１２６を形成することにより、トランジスタ２０１起因の表面凹凸を低減することができる。平坦化絶縁膜１２６としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜１２６を形成してもよい。

例えば、平坦化絶縁膜１２６として、膜厚１．５μｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。

平坦化絶縁膜１２６を形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間加熱処理を行う。

このように、トランジスタ２０１形成後、加熱処理を行ってもよい。また、加熱処理は複数回行ってもよい。

次に、図９（Ｃ）に示すように、平坦化絶縁膜１２６に開口部を形成し、ドレイン電極層１１６ａと電気的に接続される電極１３０を形成する。電極１３０の形成には、ゲート電極層１０６と同様の材料、方法を用いることができる。またこれと同一工程で、配線接続部において、配線１１６ｃと電気的に接続される配線１３１を形成することができる。

以上の工程により、トランジスタ２０１を有する半導体装置を作製することができる。

本発明の一態様により、酸化物半導体膜を用いたトランジスタ２０１に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。

本実施の形態では図１に示すトランジスタ２０１の作製方法について詳述したが、図２乃至図６に記載のトランジスタ２０２乃至トランジスタ２０８もトランジスタ２０１の作製方法を参酌して作製することができる。

たとえば図２乃至図５のトランジスタ２０２乃至トランジスタ２０５は、ゲート電極層１０６、酸化物半導体膜１１４、ドレイン電極層１１６ａおよびソース電極層１１６ｂ等の上面形状を変更することで作製することができる。

また、図６（Ａ）のトランジスタ２０６のドレイン電極層１１６ａおよびソース電極層１１６ｂは、複数の導電層を同一のマスクを用いてエッチングすることで形成することができる。

また、図６（Ｂ）のトランジスタ２０７のドレイン電極層１１６ａおよびソース電極層１１６ｂは、複数の導電層を、たとえば以下のような工程でエッチングすることで形成することができる。

まず導電層１４０ａおよび導電層１４０ｂとなる導電層を形成する。

次に導電層１４２ｂとなる導電層を形成し、該導電層をウェットエッチングして導電層１４２ｂを形成する。

最後に導電層１４４ａおよび導電層１４４ｂとなる導電層を形成し、導電層１４０ａおよび導電層１４０ｂとなる導電層と、導電層１４４ａおよび導電層１４４ｂとなる導電層をドライエッチングして、導電層１４０ａ、導電層１４０ｂ、導電層１４４ａおよび導電層１４４ｂを形成する。

導電層１４０ａおよび導電層１４０ｂのドライエッチングと、導電層１４４ａおよび導電層１４４ｂのドライエッチングには、同一のマスクを用いることができる。導電層１４２ｂのウェットエッチングには、導電層１４０ａ、導電層１４０ｂ、導電層１４４ａおよび導電層１４４ｂのドライエッチングと異なるマスクを用いてもよい。

このような工程で、導電層１４２ｂを覆うように導電層１４０ｂおよび導電層１４４ｂを形成することができる。このような構成とすることで、導電層１４２ｂに用いられる金属が、酸化物半導体膜１１４に達することを抑制できる。

また、図６（Ａ）および図６（Ｂ）のソース電極層１１６ｂおよびドレイン電極層１１６ａのような積層構造は、ゲート電極層１０６に適用してもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る表示装置について説明する。なお、表示装置に設けられるトランジスタは、先の実施の形態で示したトランジスタを適用することができる。先の実施の形態で示したトランジスタは、安定した電気的特性を有するため、表示装置の信頼性を高めることができる。

本発明の一態様に係る表示装置は、駆動回路の一部または／および画素の一部に、先の実施の形態で示したトランジスタを適用すればよい。なお、駆動回路のみ、画素のみに先の実施の形態で示したトランジスタを適用しても構わない。駆動回路に設けられるトランジスタは、大電流が求められるためチャネル幅の大きいトランジスタであることが多い。そのため、特に駆動回路に先の実施の形態で示したトランジスタを適用すると、駆動回路の面積を縮小する効果が大きいため好ましい。

＜表示装置の構成例＞
図１０は、表示装置の構成例を示す図である。図１０に示す表示装置は、ｍ行ｎ列に配設された複数の画素１０と、走査線駆動回路１と、信号線駆動回路２と、電流源３と、各々が複数の画素１０のうちいずれか１行に配設された画素に電気的に接続され、かつ走査線駆動回路１によって電位が制御される、ｍ本の走査線４、ｍ本の走査線５、およびｍ本の走査線６、ならびにｍ本の反転走査線７と、各々が複数の画素１０のうちいずれか１列に配設された画素に電気的に接続され、かつ信号線駆動回路２によって電位が制御される、ｎ本の信号線８と、複数の支線が設けられ、かつ電流源３に電気的に接続される電源線９とを有する。

＜走査線駆動回路の構成例＞
図１１は、図１０に示す表示装置が有する走査線駆動回路１の構成例を示す図である。図１１に示す走査線駆動回路１は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）を供給する配線〜第６の走査線駆動回路用クロック信号（ＧＣＫ−６）を供給する配線と、第１のパルス幅制御信号Ａ（ＰＷＣ−Ａ１）を供給する配線および第２のパルス幅制御信号Ａ（ＰＷＣ−Ａ２）を供給する配線と、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）を供給する配線〜第６のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ６）を供給する配線と、第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）を供給する配線〜第３のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ３）を供給する配線と、走査線４＿１、走査線５＿１、および走査線６＿１を介して１行に配設された画素１０に電気的に接続された第１のパルス出力回路２０＿１〜走査線４＿ｍ、走査線５＿ｍ、および走査線６＿ｍを介してｍ行に配設された画素１０に電気的に接続された第ｍのパルス出力回路２０＿ｍと、反転走査線７＿１を介して１行に配設された画素１０に電気的に接続された第１の反転パルス出力回路６０＿１〜反転走査線７＿ｍを介してｍ行に配設された画素１０に電気的に接続された第ｍの反転パルス出力回路６０＿ｍとを有する。

なお、第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍは、第１のパルス出力回路２０＿１に入力される走査線駆動回路用スタートパルス（ＧＳＰ）をきっかけとしてシフトパルスを順次シフトする機能を有する。詳述すると、第１のパルス出力回路２０＿１は、走査線駆動回路用スタートパルス（ＧＳＰ）が入力された後に第２のパルス出力回路２０＿２に対してシフトパルスを出力する。次いで、第２のパルス出力回路２０＿２は、第１のパルス出力回路２０＿１が出力するシフトパルスが入力された後に第３のパルス出力回路２０＿３に対してシフトパルスを出力する。以後、第ｍのパルス出力回路に対してシフトパルスが入力されるまで上記動作が行われる。

さらに、第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍのそれぞれは、走査線駆動回路用スタートパルス（ＧＳＰ）またはシフトパルスが入力された際に走査線４＿１〜走査線４＿ｍのいずれか一、走査線５＿１〜走査線５＿ｍのいずれか一、および走査線６＿１〜走査線６＿ｍのいずれか一のそれぞれに対して選択信号を出力する機能を有する。なお、選択信号とは、走査線４＿１〜走査線４＿ｍ、走査線５＿１〜走査線５＿ｍ、および走査線６＿１〜走査線６＿ｍのそれぞれの電位によってスイッチングが制御されるスイッチをオン状態とする信号を指す。

図１２は、上記信号の具体的な波形の一例を示す図である。

図１２に示す第１の走査線駆動回路用クロック信号（ＧＣＫ−１）は、周期的にハイレベルの電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（Ｖｓｓ））を繰り返す、デューティ比が１／２の信号である。また、第２の走査線駆動回路用クロック信号（ＧＣＫ−２）は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）から１／６周期位相がずれた信号であり、第３の走査線駆動回路用クロック信号（ＧＣＫ−３）は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）から１／３周期位相がずれた信号であり、第４の走査線駆動回路用クロック信号（ＧＣＫ−４）は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）から１／２周期位相がずれた信号であり、第５の走査線駆動回路用クロック信号（ＧＣＫ−５）は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）から２／３周期位相がずれた信号であり、第６の走査線駆動回路用クロック信号（ＧＣＫ−６）は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）から５／６周期位相がずれた信号である。

図１２に示す第１のパルス幅制御信号Ａ（ＰＷＣ−Ａ１）は、周期的にハイレベルの電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（Ｖｓｓ））を繰り返す、デューティ比が２／５の信号である。また、第２のパルス幅制御信号Ａ（ＰＷＣ−Ａ２）は、第１のパルス幅制御信号Ａ（ＰＷＣ−Ａ１）から１／２周期位相がずれた信号である。

図１２に示す第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）は、周期的にハイレベルの電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（Ｖｓｓ））を繰り返す、デューティ比が２／１５の信号である。また、第２のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ２）は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）から１／６周期位相がずれた信号であり、第３のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ３）は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）から１／３周期位相がずれた信号であり、第４のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ４）は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）から１／２周期位相がずれた信号であり、第５のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ５）は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）から２／３周期位相がずれた信号であり、第６のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ６）は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）から５／６周期位相がずれた信号である。

図１２に示す第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）は、周期的にハイレベルの電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（Ｖｓｓ））を繰り返す、デューティ比が４／１５の信号である。なお、第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）は、第２のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ２）がハイレベルの電位となる期間および第５のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ５）がハイレベルの電位となる期間においてハイレベルの電位となる信号であると表現することもできる。また、第２のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ２）は、第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）から１／３周期位相がずれた信号であり、第３のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ３）は、第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）から２／３周期位相がずれた信号である。

図１１に示す表示装置においては、第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍとして、同一の構成を有する回路を適用することができる。ただし、パルス出力回路が有する複数の端子の電気的な接続関係は、パルス出力回路毎に異なる。具体的な接続関係について図１１および図１３（Ａ）を参照して説明する。

第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍのそれぞれは、端子２１〜端子３０を有する。なお、端子２１〜端子２５および端子２９は入力端子であり、端子２６〜２８および端子３０は出力端子である。

まず、端子２１について述べる。第１のパルス出力回路２０＿１の端子２１は、走査線駆動回路用スタートパルス（ＧＳＰ）を供給する配線に電気的に接続され、第２のパルス出力回路２０＿２〜第ｍのパルス出力回路２０＿ｍの端子２１は、前段のパルス出力回路の端子３０に電気的に接続されている。

次いで、端子２２について述べる。第（６ａ−５）のパルス出力回路２０＿６ａ−５（ａはｍ／６以下の自然数）の端子２２は、第１の走査線駆動回路用クロック信号（ＧＣＫ−１）を供給する配線に電気的に接続され、第（６ａ−４）のパルス出力回路２０＿６ａ−４の端子２２は、第２の走査線駆動回路用クロック信号（ＧＣＫ−２）を供給する配線に電気的に接続され、第（６ａ−３）のパルス出力回路２０＿６ａ−３の端子２２は、第３の走査線駆動回路用クロック信号（ＧＣＫ−３）を供給する配線に電気的に接続され、第（６ａ−２）のパルス出力回路２０＿６ａ−２の端子２２は、第４の走査線駆動回路用クロック信号（ＧＣＫ−４）を供給する配線に電気的に接続され、第（６ａ−１）のパルス出力回路２０＿６ａ−１の端子２２は、第５の走査線駆動回路用クロック信号（ＧＣＫ−５）を供給する配線に電気的に接続され、第６ａのパルス出力回路２０＿６ａの端子２２は、第６の走査線駆動回路用クロック信号（ＧＣＫ−６）を供給する配線に電気的に接続されている。

次いで、端子２３について述べる。第（６ａ−５）のパルス出力回路２０＿６ａ−５の端子２３、第（６ａ−３）のパルス出力回路２０＿６ａ−３の端子２３、および第（６ａ−１）のパルス出力回路２０＿６ａ−１の端子２３は、第１のパルス幅制御信号Ａ（ＰＷＣ−Ａ１）を供給する配線に電気的に接続され、第（６ａ−４）のパルス出力回路２０＿６ａ−４の端子２３、第（６ａ−２）のパルス出力回路２０＿６ａ−２の端子２３、および第６ａのパルス出力回路２０＿６ａの端子２３は、第２のパルス幅制御信号Ａ（ＰＷＣ−Ａ２）を供給する配線に電気的に接続されている。

次いで、端子２４について述べる。第（６ａ−５）のパルス出力回路２０＿６ａ−５の端子２４は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）を供給する配線に電気的に接続され、第（６ａ−４）のパルス出力回路２０＿６ａ−４の端子２４は、第２のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ２）を供給する配線に電気的に接続され、第（６ａ−３）のパルス出力回路２０＿６ａ−３の端子２４は、第３のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ３）を供給する配線に電気的に接続され、第（６ａ−２）のパルス出力回路２０＿６ａ−２の端子２４は、第４のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ４）を供給する配線に電気的に接続され、第（６ａ−１）のパルス出力回路２０＿６ａ−１の端子２４は、第５のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ５）を供給する配線に電気的に接続され、第６ａのパルス出力回路２０＿６ａの端子２４は、第６のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ６）を供給する配線に電気的に接続されている。

次いで、端子２５について述べる。第（６ａ−５）のパルス出力回路２０＿６ａ−５の端子２５および第（６ａ−２）のパルス出力回路２０＿６ａ−２の端子２５は、第１のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ１）を供給する配線に電気的に接続され、第（６ａ−４）のパルス出力回路２０＿６ａ−４の端子２５および第（６ａ−１）のパルス出力回路２０＿６ａ−１の端子２５は、第２のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ２）を供給する配線に電気的に接続され、第（６ａ−３）のパルス出力回路２０＿６ａ−３の端子２５および第６ａのパルス出力回路２０＿６ａの端子２５は、第３のパルス幅制御信号Ｃ（ＰＷＣ−Ｃ３）を供給する配線に電気的に接続されている。

次いで、端子２６について述べる。第ｘのパルス出力回路２０＿ｘ（ｘはｍ以下の自然数）の端子２６は、ｘ行目に配設された走査線４＿ｘに電気的に接続されている。

次いで、端子２７について述べる。第ｘのパルス出力回路２０＿ｘの端子２７は、ｘ行目に配設された走査線５＿ｘに電気的に接続されている。

次いで、端子２８について述べる。第ｘのパルス出力回路２０＿ｘの端子２８は、ｘ行目に配設された走査線６＿ｘに電気的に接続されている。

次いで、端子２９について述べる。第ｙのパルス出力回路２０＿ｙ（ｙは、（ｍ−３）以下の自然数）の端子２９は、第（ｙ＋３）のパルス出力回路２０＿ｙ＋３の端子３０に電気的に接続され、第（ｍ−２）のパルス出力回路２０＿ｍ−２の端子２９は、第（ｍ−２）のパルス出力回路用ストップ信号（ＳＴＰ１）を供給する配線に電気的に接続され、第（ｍ−１）のパルス出力回路２０＿ｍ−１の端子２９は、第（ｍ−１）のパルス出力回路用ストップ信号（ＳＴＰ２）を供給する配線に電気的に接続され、第ｍのパルス出力回路２０＿ｍの端子２９は、第ｍのパルス出力回路用ストップ信号（ＳＴＰ３）を供給する配線に電気的に接続されている。なお、第（ｍ−２）のパルス出力回路用ストップ信号（ＳＴＰ１）は、仮に第（ｍ＋１）のパルス出力回路が設けられていれば、当該第（ｍ＋１）のパルス出力回路の端子３０から出力される信号に相当する信号であり、第（ｍ−１）のパルス出力回路用ストップ信号（ＳＴＰ２）は、仮に第（ｍ＋２）のパルス出力回路が設けられていれば、当該第（ｍ＋２）のパルス出力回路の端子３０から出力される信号に相当する信号であり、第ｍのパルス出力回路用ストップ信号（ＳＴＰ３）は、仮に第（ｍ＋３）のパルス出力回路が設けられていれば、当該第（ｍ＋３）のパルス出力回路の端子３０から出力される信号に相当する信号である。具体的には、実際にダミー回路として第（ｍ＋１）のパルス出力回路〜第（ｍ＋３）のパルス出力回路を設けること、または外部から当該信号を直接入力することなどによって、これらの信号を得ることができる。

各パルス出力回路の端子３０の接続関係は既出である。そのため、ここでは前述の説明を援用することとする。

また、図１１に示す表示装置においては、第１の反転パルス出力回路６０＿１〜第ｍの反転パルス出力回路６０＿ｍとして、同一の構成を有する回路を適用することができる。ただし、反転パルス出力回路が有する複数の端子の電気的な接続関係は、反転パルス出力回路毎に異なる。具体的な接続関係について図１１および図１３（Ｂ）を参照して説明する。

第１の反転パルス出力回路６０＿１〜第ｍの反転パルス出力回路６０＿ｍのそれぞれは、端子６１〜端子６５を有する。なお、端子６１〜端子６４は入力端子であり、端子６５は出力端子である。

まず、端子６１について述べる。第１の反転パルス出力回路６０＿１の端子６１は、走査線駆動回路用スタートパルス（ＧＳＰ）を供給する配線に電気的に接続され、第２の反転パルス出力回路６０＿２〜第ｍの反転パルス出力回路６０＿ｍの端子６１は、前段のパルス出力回路の端子３０に電気的に接続されている。

次いで、端子６２について述べる。第ｘの反転パルス出力回路６０＿ｘの端子６２は、第ｘのパルス出力回路２０＿ｘの端子３０に電気的に接続されている。

次いで、端子６３について述べる。第（６ａ−５）の反転パルス出力回路６０＿６ａ−５の端子６３は、第４のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ４）を供給する配線に電気的に接続され、第（６ａ−４）の反転パルス出力回路６０＿６ａ−４の端子６３は、第５のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ５）を供給する配線に電気的に接続され、第（６ａ−３）の反転パルス出力回路６０＿６ａ−３の端子６３は、第６のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ６）を供給する配線に電気的に接続され、第（６ａ−２）の反転パルス出力回路６０＿６ａ−２の端子６３は、第１のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ１）を供給する配線に電気的に接続され、第（６ａ−１）の反転パルス出力回路６０＿６ａ−１の端子６３は、第２のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ２）を供給する配線に電気的に接続され、第６ａの反転パルス出力回路６０＿６ａの端子６３は、第３のパルス幅制御信号Ｂ（ＰＷＣ−Ｂ３）を供給する配線に電気的に接続されている。

次いで、端子６４について述べる。第ｙの反転パルス出力回路６０＿ｙの端子６４は、第（ｙ＋３）のパルス出力回路２０＿ｙ＋３の端子３０に電気的に接続され、第（ｍ−２）の反転パルス出力回路６０＿ｍ−２の端子６４は、第（ｍ−２）のパルス出力回路用ストップ信号（ＳＴＰ１）を供給する配線に電気的に接続され、第（ｍ−１）の反転パルス出力回路６０＿ｍ−１の端子６４は、第（ｍ−１）のパルス出力回路用ストップ信号（ＳＴＰ２）を供給する配線に電気的に接続され、第ｍの反転パルス出力回路６０＿ｍの端子６４は、第ｍのパルス出力回路用ストップ信号（ＳＴＰ３）を供給する配線に電気的に接続されている。次いで、端子６５について述べる。第ｘの反転パルス出力回路６０＿ｘの端子６５は、ｘ行目に配設された反転走査線７＿ｘに電気的に接続されている。

＜パルス出力回路の構成例＞
図１４（Ａ）は、図１１および図１３（Ａ）に示すパルス出力回路の構成例を示す図である。図１４（Ａ）に示すパルス出力回路は、トランジスタ３１〜トランジスタ４２を有する。

トランジスタ３１では、ソースおよびドレインの一方が高電源電位（Ｖｄｄ）を供給する配線（以下、高電源電位線ともいう）に電気的に接続され、ゲートが端子２１に電気的に接続されている。

トランジスタ３２では、ソースおよびドレインの一方が低電源電位（Ｖｓｓ）を供給する配線（以下、低電源電位線ともいう）に電気的に接続され、ソースおよびドレインの他方がトランジスタ３１のソースおよびドレインの他方に電気的に接続されている。

トランジスタ３３では、ソースおよびドレインの一方が端子２２に電気的に接続され、ソースおよびドレインの他方が端子３０に電気的に接続され、ゲートがトランジスタ３１のソースおよびドレインの他方ならびにトランジスタ３２のソースおよびドレインの他方に電気的に接続されている。

トランジスタ３４では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子３０に電気的に接続され、ゲートがトランジスタ３２のゲートに電気的に接続されている。

トランジスタ３５では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方がトランジスタ３２のゲートおよびトランジスタ３４のゲートに電気的に接続され、ゲートが端子２１に電気的に接続されている。

トランジスタ３６では、ソースおよびドレインの一方が高電源電位線に電気的に接続され、ソースおよびドレインの他方がトランジスタ３２のゲート、トランジスタ３４のゲート、およびトランジスタ３５のソースおよびドレインの他方に電気的に接続され、ゲートが端子２９に電気的に接続されている。

トランジスタ３７では、ソースおよびドレインの一方が端子２３に電気的に接続され、ソースおよびドレインの他方が端子２６に電気的に接続され、ゲートがトランジスタ３１のソースおよびドレインの他方、トランジスタ３２のソースおよびドレインの他方、およびトランジスタ３３のゲートに電気的に接続されている。

トランジスタ３８では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子２６に電気的に接続され、ゲートがトランジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソースおよびドレインの他方、およびトランジスタ３６のソースおよびドレインの他方に電気的に接続されている。

トランジスタ３９では、ソースおよびドレインの一方が端子２４に電気的に接続され、ソースおよびドレインの他方が端子２７に電気的に接続され、ゲートがトランジスタ３１のソースおよびドレインの他方、トランジスタ３２のソースおよびドレインの他方、トランジスタ３３のゲート、およびトランジスタ３７のゲートに電気的に接続されている。

トランジスタ４０では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子２７に電気的に接続され、ゲートがトランジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソースおよびドレインの他方、トランジスタ３６のソースおよびドレインの他方、およびトランジスタ３８のゲートに電気的に接続されている。

トランジスタ４１では、ソースおよびドレインの一方が端子２５に電気的に接続され、ソースおよびドレインの他方が端子２８に電気的に接続され、ゲートがトランジスタ３１のソースおよびドレインの他方、トランジスタ３２のソースおよびドレインの他方、トランジスタ３３のゲート、トランジスタ３７のゲート、およびトランジスタ３９のゲートに電気的に接続されている。

トランジスタ４２では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子２８に電気的に接続され、ゲートがトランジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソースおよびドレインの他方、トランジスタ３６のソースおよびドレインの他方、トランジスタ３８のゲート、およびトランジスタ４０のゲートに電気的に接続されている。

なお、以下においては、トランジスタ３１のソースおよびドレインの他方、トランジスタ３２のソースおよびドレインの他方、トランジスタ３３のゲート、トランジスタ３７のゲート、トランジスタ３９のゲート、ならびにトランジスタ４１のゲートが電気的に接続するノードをノードＡと呼ぶ。また、トランジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソースおよびドレインの他方、トランジスタ３６のソースおよびドレインの他方、トランジスタ３８のゲート、トランジスタ４０のゲート、およびトランジスタ４２のゲートが電気的に接続するノードをノードＢと呼ぶ。

＜パルス出力回路の動作例＞
上述したパルス出力回路の動作例について図１４（Ｂ）を参照して説明する。なお、図１４（Ｂ）には、第１のパルス出力回路２０＿１からシフトパルスが入力される際の第２のパルス出力回路２０＿２の各端子に入力される信号、および各端子から出力される信号の電位、ならびにノードＡおよびノードＢの電位を示している。また、図中において、Ｇｏｕｔ４は、パルス出力回路の走査線４に対する出力信号を表し、Ｇｏｕｔ５は、パルス出力回路の走査線５に対する出力信号を表し、Ｇｏｕｔ６は、パルス出力回路の走査線６に対する出力信号を表し、ＳＲｏｕｔは、当該パルス出力回路の、後段のパルス出力回路に対する出力信号を表している。

まず、図１４（Ｂ）を参照して、第２のパルス出力回路２０＿２に第１のパルス出力回路２０＿１からシフトパルスが入力される場合について説明する。

期間ｔ１において、端子２１にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。これにより、トランジスタ３１、３５がオン状態となる。そのため、ノードＡの電位がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３１のしきい値電圧分下降した電位）に上昇し、かつノードＢの電位が低電源電位（Ｖｓｓ）に下降する。これに付随して、トランジスタ３３、３７、３９、４１がオン状態となり、トランジスタ３２、３４、３８、４０、４２がオフ状態となる。以上により、期間ｔ１において、端子２６から出力される信号は、端子２３に入力される信号となり、端子２７から出力される信号は、端子２４に入力される信号となり、端子２８から出力される信号は、端子２５に入力される信号となり、端子３０から出力される信号は、端子２２に入力される信号となる。ここで、期間ｔ１において、端子２２〜端子２５に入力される信号は、ロウレベルの電位（低電源電位（Ｖｓｓ））である。そのため、期間ｔ１において、第２のパルス出力回路２０＿２は、第３のパルス出力回路２０＿３の端子２１、ならびに画素部において２行目に配設された走査線４＿２、走査線５＿２、および走査線６＿２にロウレベルの電位（低電源電位（Ｖｓｓ））を出力する。

期間ｔ２において、端子２３にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。なお、ノードＡの電位（トランジスタ３１のソースの電位）は、期間ｔ１においてハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３１のしきい値電圧分下降した電位）まで上昇している。そのため、トランジスタ３１はオフ状態となっている。この時、端子２３にハイレベルの電位（高電源電位（Ｖｄｄ））が入力されることで、トランジスタ３７のゲートおよびソース間の容量結合によって、ノードＡの電位（トランジスタ３７のゲートの電位）がさらに上昇する（ブートストラップ動作）。また、当該ブートストラップ動作を行うことによって、端子２６から出力される信号が端子２３に入力されるハイレベルの電位（高電源電位（Ｖｄｄ））から下降することがない（端子２３に入力される信号と同一または略同一の信号を端子２６から出力する）。そのため、期間ｔ２において、第２のパルス出力回路２０＿２は、画素部において２行目に配設された走査線４＿２にハイレベルの電位（高電源電位（Ｖｄｄ）＝選択信号）を出力する。また、第３のパルス出力回路２０＿３の端子２１ならびに画素部において２行目に配設された走査線５＿２および走査線６＿２にロウレベルの電位（低電源電位（Ｖｓｓ））を出力する。

期間ｔ３において、少なくとも端子２２にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。そのため、ノードＡの電位は、期間ｔ２と同様に、期間ｔ１におけるノードＡの電位よりも高い電位を維持する。これにより、端子２６から出力される信号が端子２３に入力される信号と同一または略同一の信号となり、端子２７から出力される信号が端子２４に入力される信号と同一または略同一の信号となり、端子２８から出力される信号が端子２５に入力される信号と同一または略同一の信号となり、端子３０から出力される信号が端子２２に入力される信号と同一または略同一の信号となる。すなわち、期間ｔ３において、第２のパルス出力回路２０＿２は、第３のパルス出力回路２０＿３の端子２１に対して端子２２に入力される信号と同一または略同一の信号を出力し、走査線４＿２に対して端子２３に入力される信号と同一または略同一の信号を出力し、走査線５＿２に対して端子２４に入力される信号と同一または略同一の信号を出力し、走査線６＿２に対して端子２５に入力される信号と同一または略同一の信号を出力する。

期間ｔ４において、端子２９にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。これにより、トランジスタ３６がオン状態となる。そのため、ノードＢの電位がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３６のしきい値電圧分下降した電位）に上昇する。つまり、トランジスタ３２、３４、３８、４０、４２がオン状態となる。また、これに付随して、ノードＡの電位がロウレベルの電位（低電源電位（Ｖｓｓ））へと下降する。つまり、トランジスタ３３、３７、３９、４１がオフ状態となる。以上により、期間ｔ４において、端子２６、端子２７、端子２８、および端子３０から出力される信号は、共に低電源電位（Ｖｓｓ）となる。すなわち、期間ｔ４において、第２のパルス出力回路２０＿２は、第３のパルス出力回路２０＿３の端子２１、ならびに画素部において２行目に配設された走査線４＿２、走査線５＿２、および走査線６＿２に低電源電位（Ｖｓｓ）を出力する。

＜反転パルス出力回路の構成例＞
図１５（Ａ）は、図１１および図１３（Ｂ）に示す反転パルス出力回路の構成例を示す図である。図１５（Ａ）に示す反転パルス出力回路は、トランジスタ７１〜トランジスタ７７を有する。

トランジスタ７１では、ソースおよびドレインの一方が高電源電位線に電気的に接続され、ゲートが端子６３に電気的に接続されている。

トランジスタ７２では、ソースおよびドレインの一方が高電源電位線に電気的に接続され、ソースおよびドレインの他方がトランジスタ７１のソースおよびドレインの他方に電気的に接続され、ゲートが端子６４に電気的に接続されている。

トランジスタ７３では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方がトランジスタ７１のソースおよびドレインの他方、およびトランジスタ７２のソースおよびドレインの他方に電気的に接続され、ゲートが端子６１に電気的に接続されている。

トランジスタ７４では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方がトランジスタ７１のソースおよびドレインの他方、トランジスタ７２のソースおよびドレインの他方、およびトランジスタ７３のソースおよびドレインの他方に電気的に接続され、ゲートが端子６２に電気的に接続されている。

トランジスタ７５では、ソースおよびドレインの一方が高電源電位線に電気的に接続され、ソースおよびドレインの他方が端子６５に電気的に接続され、ゲートがトランジスタ７１のソースおよびドレインの他方、トランジスタ７２のソースおよびドレインの他方、トランジスタ７３のソースおよびドレインの他方、およびトランジスタ７４のソースおよびドレインの他方に電気的に接続されている。

トランジスタ７６では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子６５に電気的に接続され、ゲートが端子６１に電気的に接続されている。

トランジスタ７７では、ソースおよびドレインの一方が低電源電位線に電気的に接続され、ソースおよびドレインの他方が端子６５に電気的に接続され、ゲートが端子６２に電気的に接続されている。

なお、以下においては、トランジスタ７１のソースおよびドレインの他方、トランジスタ７２のソースおよびドレインの他方、トランジスタ７３のソースおよびドレインの他方、トランジスタ７４のソースおよびドレインの他方、およびトランジスタ７５のゲートが電気的に接続するノードをノードＣと呼ぶ。

＜反転パルス出力回路の動作例＞
上述した反転パルス出力回路の動作例について図１５（Ｂ）を参照して説明する。なお、図１５（Ｂ）には、図１５（Ｂ）に示す期間ｔ１〜期間ｔ４において第２の反転パルス出力回路２０＿２の各端子に入力される信号、および出力される信号の電位、ならびにノードＣの電位を示している。また、図１５（Ｂ）における期間ｔ１〜期間ｔ４は、図１４（Ｂ）における期間ｔ１〜ｔ４と同じ期間である。また、図１５（Ｂ）では、各端子に入力される信号を括弧書きで付記している。なお、図中において、ＧＢｏｕｔは、反転パルス出力回路の反転走査線に対する出力信号を表している。

期間ｔ１〜期間ｔ３において、端子６１および端子６２の少なくとも一方にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。これにより、トランジスタ７３、７４、７６、７７がオン状態となる。そのため、ノードＣの電位は、ロウレベルの電位（低電源電位（Ｖｓｓ））へと下降する。これに付随して、トランジスタ７５がオフ状態となる。以上により、期間ｔ１〜期間ｔ３において、端子６５から出力される信号は、ロウレベルの電位（低電源電位（Ｖｓｓ））となる。そのため、期間ｔ１〜期間ｔ３において、第２の反転パルス出力回路６０＿２は、画素部において２行目に配設された反転走査線７＿２にロウレベルの電位（低電源電位（Ｖｓｓ））を出力する。

期間ｔ４において、端子６１および端子６２にロウレベルの電位（低電源電位（Ｖｓｓ））が入力され、端子６４にハイレベルの電位（高電源電位（Ｖｄｄ））が入力される。これにより、トランジスタ７３、７４、７６、７７がオフ状態となり、トランジスタ７２がオン状態となる。そのため、ノードＣの電位がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ７２のしきい値電圧分下降した電位）に上昇し、トランジスタ７５がオン状態となる。なお、トランジスタ７２は、ノードＣの電位が高電源電位（Ｖｄｄ）からトランジスタ７２のしきい値電圧分下降した電位まで上昇した段階でオフ状態となる。そして、トランジスタ７２がオフ状態となる段階においては、トランジスタ７５はオン状態を維持している。この場合、ノードＣの電位は、トランジスタ７２がオフ状態となった後もさらに上昇する。トランジスタ７５のゲート（ノードＣ）及びソース間の容量結合が生じるためである。その結果、端子６５から出力される信号が高電源電位（Ｖｄｄ）から下降することがない。

以上により、期間ｔ４において、端子６５から出力される信号は、高電源電位（Ｖｄｄ）となる。すなわち、期間ｔ４において、第２の反転パルス出力回路６０＿２は、画素部において２行目に配設された反転走査線７＿２に高電源電位（Ｖｄｄ）を出力する。

＜画素の構成例＞
図１６（Ａ）は、図１０に示す画素１０の構成例を示す回路図である。ここでは、表示素子として、一対の電極間に電流励起によって発光する有機物を備えた素子（以下、有機エレクトロルミネッセンス（ＥＬ）素子ともいう）を用いる場合について説明する。

図１６（Ａ）に示す画素１０は、トランジスタ１１〜１６と、キャパシタ１７、１８と、有機ＥＬ素子１９とを有する。

トランジスタ１１では、ソースおよびドレインの一方が信号線８に電気的に接続され、ゲートが走査線６に電気的に接続されている。

トランジスタ１２では、ソースおよびドレインの一方が電位Ｖ１を供給する配線に電気的に接続され、ゲートが走査線５に電気的に接続されている。なお、ここでは、電位Ｖ１は、高電源電位（Ｖｄｄ）よりも低電位でありかつ低電源電位（Ｖｓｓ）よりも高電位であることとする。

トランジスタ１３では、ソースおよびドレインの一方が電源線９に電気的に接続され、ゲートがトランジスタ１２のソースおよびドレインの他方に電気的に接続されている。

トランジスタ１４では、ソースおよびドレインの一方がトランジスタ１１のソースおよびドレインの他方に電気的に接続され、ソースおよびドレインの他方がトランジスタ１３のソースおよびドレインの他方に電気的に接続され、ゲートが走査線５に電気的に接続されている。

トランジスタ１５では、ソースおよびドレインの一方が電位Ｖ０を供給する配線に電気的に接続され、ソースおよびドレインの他方がトランジスタ１３のソースおよびドレインの他方、およびトランジスタ１４のソースおよびドレインの他方に電気的に接続され、ゲートが走査線４に電気的に接続されている。なお、ここでは、電位Ｖ０は、電位Ｖ１よりも低電位でありかつ低電源電位（Ｖｓｓ）よりも高電位であることとする。

トランジスタ１６では、ソースおよびドレインの一方がトランジスタ１３のソースおよびドレインの他方、トランジスタ１４のソースおよびドレインの他方、およびトランジスタ１５のソースおよびドレインの他方に電気的に接続され、ゲートが反転走査線７に電気的に接続されている。

キャパシタ１７では、一方の電極がトランジスタ１２のソースおよびドレインの他方、およびトランジスタ１３のゲートに電気的に接続され、他方の電極がトランジスタ１１のソースおよびドレインの他方、およびトランジスタ１４のソースおよびドレインの一方に電気的に接続されている。

キャパシタ１８では、一方の電極がトランジスタ１１のソースおよびドレインの他方、トランジスタ１４のソースおよびドレインの一方、およびキャパシタ１７の他方の電極に電気的に接続され、他方の電極がトランジスタ１３のソースおよびドレインの他方、トランジスタ１４のソースおよびドレインの他方、トランジスタ１５のソースおよびドレインの他方、およびトランジスタ１６のソースおよびドレインの一方に電気的に接続されている。

有機ＥＬ素子１９では、アノードがトランジスタ１６のソースおよびドレインの他方、に電気的に接続され、カソードが共通電位を供給する配線に電気的に接続されている。なお、上述のトランジスタ１２のソースおよびドレインの一方が電気的に接続する配線に与えられる共通電位と、有機ＥＬ素子１９のカソードに与えられる共通電位とが異なる電位であってもよい。

なお、ここでは、電源線９が供給する電位は、高電源電位（Ｖｄｄ）よりも低電位でありかつ電位Ｖ１よりも高電位であり、共通電位は、低電源電位（Ｖｓｓ）よりも低電位であることとする。

また、以下においては、トランジスタ１２のソースおよびドレインの他方、トランジスタ１３のゲート、およびキャパシタ１７の一方の電極が電気的に接続するノードをノードＤと呼び、トランジスタ１１のソースおよびドレインの他方、トランジスタ１４のソースおよびドレインの一方、キャパシタ１７の他方の電極、およびキャパシタ１８の一方の電極が電気的に接続するノードをノードＥと呼び、トランジスタ１３のソースおよびドレインの他方、トランジスタ１４のソースおよびドレインの他方、トランジスタ１５のソースおよびドレインの他方、トランジスタ１６のソースおよびドレインの一方、およびキャパシタ１８の他方の電極が電気的に接続するノードをノードＦと呼ぶこととする。

図１７（Ａ）に、画素１０の断面の一部を示す。なお、簡単のため、トランジスタ１６以外のトランジスタは省略して示す。

図１７（Ａ）には、トランジスタ１６とキャパシタ１８とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ１８を構成する容量電極の一方、誘電体層および容量電極の他方を、それぞれトランジスタ１６のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一層かつ同一材料を用いて形成することができる。

トランジスタ１６とキャパシタ１８とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。

トランジスタ１６としては、先の実施の形態で示したトランジスタを適用することができる。図１７（Ａ）においては、図１に示すトランジスタと同様の構造および作製方法で得られるトランジスタを適用する例を示す。

トランジスタ１６およびキャパシタ１８上には、トランジスタ１６のドレイン電極に達する開口部を有する平坦化絶縁膜８０が設けられる。

平坦化絶縁膜８０上には、アノード８１が設けられる。アノード８１は、平坦化絶縁膜８０の有する開口部でトランジスタ１６のドレイン電極と接する。

アノード８１上には、アノード８１に達する開口部を有する隔壁８４が設けられる。

隔壁８４上には、隔壁８４に設けられた開口部でアノード８１と接する発光層８２が設けられる。

発光層８２上には、カソード８３が設けられる。

アノード８１、発光層８２およびカソード８３の重畳する領域が、有機ＥＬ素子１９となる。

なお、平坦化絶縁膜８０は、平坦化絶縁膜１２６として示した材料から選択して用いればよい。

発光層８２は、一層に限定されず、複数種の発光材料などを積層して設けてもよい。例えば、図１７（Ｂ）に示すような構造とすればよい。図１７（Ｂ）は、中間層８５ａ、発光層８６ａ、中間層８５ｂ、発光層８６ｂ、中間層８５ｃ、発光層８６ｃおよび中間層８５ｄの順番で積層した構造である。このとき、発光層８６ａ、発光層８６ｂおよび発光層８６ｃに適切な発光色の材料を用いると演色性の高い、または発光効率の高い、有機ＥＬ素子１９を形成することができる。

発光材料を複数種積層して設けることで、白色光を得てもよい。図１７（Ａ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。

ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層８５ａ、発光層８６ａ、中間層８５ｂ、発光層８６ｂおよび中間層８５ｃのみで構成することもできる。また、中間層８５ａ、発光層８６ａ、中間層８５ｂ、発光層８６ｂ、発光層８６ｃおよび中間層８５ｄで構成し、中間層８５ｃを省いた構造としても構わない。

また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。

アノード８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。

アノード８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。

または、アノード８１は、可視光を効率よく反射する膜が好ましい。アノード８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。

カソード８３は、アノード８１として示した膜から選択して用いることができる。ただし、アノード８１が可視光透過性を有する場合は、カソード８３が可視光を効率よく反射すると好ましい。また、アノード８１が可視光を効率よく反射する場合は、カソード８３が可視光透過性を有すると好ましい。

なお、アノード８１およびカソード８３を図１７（Ａ）に示す構造で設けているが、アノード８１とカソード８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい材料を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい材料を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電性材料を陽極に用いることができる。

隔壁８４は、平坦化絶縁膜１２６として示した材料から選択して用いればよい。

有機ＥＬ素子１９と接続するトランジスタ１６は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

＜画素の動作例＞
上述した画素の動作例について図１６（Ａ）、（Ｂ）を参照して説明する。具体的には、以下では、図１４（Ｂ）および図１５（Ｂ）に示す期間ｔ１〜期間ｔ４に含まれる期間である期間ｔａ〜期間ｔｈにおける画素の動作例について、図１６（Ａ）、（Ｂ）を参照して説明する。なお、図１６（Ｂ）には、画素部において２行目に配設された走査線４＿２、走査線５＿２、および走査線６＿２、ならびに反転走査線７＿２の電位、ならびにノードＤ〜ノードＦの電位を示している。また、図１６（Ｂ）では、各配線に入力される信号を括弧書きで付記している。

期間ｔａにおいて、走査線４＿２に選択信号が入力され、かつ走査線５＿２、走査線６＿２、および反転走査線７＿２に選択信号が入力されない。これにより、トランジスタ１５がオン状態となり、かつトランジスタ１１、１２、１４、１６がオフ状態となる。その結果、ノードＦの電位が、電位Ｖ０となる。

期間ｔｂにおいて、走査線５＿２に選択信号が入力されるようになる。これにより、トランジスタ１２、１４がオン状態となる。その結果、ノードＤの電位が、電位Ｖ１となり、ノードＥの電位が、電位Ｖ０となる。さらに、ノードＤの電位が電位Ｖ１になったことに付随して、トランジスタ１３がオン状態となる。

期間ｔｃにおいて、走査線４＿２に選択信号が入力されなくなる。これにより、トランジスタ１５がオフ状態となる。ここで、トランジスタ１３は、ゲートとソース間の電圧がしきい値電圧以下となるまでオン状態を維持する。すなわち、トランジスタ１３は、ノードＥ、Ｆ（トランジスタ１３のソース）の電位が、ノードＤの電位（電位Ｖ１）からトランジスタ１３のしきい値電圧（Ｖｔｈ１３）分低い値となるまでオン状態を維持する。その結果、ノードＥ、Ｆの電位が、当該値となる。

期間ｔｄにおいて、走査線５＿２に選択信号が入力されなくなる。これにより、トランジスタ１２、１４がオフ状態となる。

期間ｔｅにおいて、走査線６＿２に選択信号が入力されるようになる。これにより、トランジスタ１１がオン状態となる。なお、信号線８には、画像信号に応じた電位（Ｖｄａｔａ）が供給されていることとする。その結果、ノードＥの電位が当該画像信号に応じた電位（Ｖｄａｔａ）となる。さらに、ノードＤとノードＦの電位もノードＥの電位によって変動する。具体的には、浮遊状態にあるノードＤの電位が、キャパシタ１７を介したノードＥとの容量結合によりノードＥの電位の変動分（画像信号に応じた電位（Ｖｄａｔａ）と、電位Ｖ１からトランジスタ１３のしきい値電圧（Ｖｔｈ１３）分低い値との差分）上昇または下降し（ノードＤの電位が、Ｖ１＋［Ｖｄａｔａ−（Ｖ１−Ｖｔｈ１３）］＝Ｖｄａｔａ＋Ｖｔｈ１３となる）、かつ浮遊状態にあるノードＦの電位が、キャパシタ１８を介したノードＥとの容量結合により当該ノードＥの電位の変動分上昇または下降する（ノードＦの電位が、Ｖ１−Ｖｔｈ１３＋［Ｖｄａｔａ−（Ｖ１−Ｖｔｈ１３）］＝Ｖｄａｔａとなる）。

期間ｔｆにおいて、走査線４＿２に選択信号が入力されるようになる。これにより、トランジスタ１５がオン状態となる。その結果、ノードＦの電位が、電位Ｖ０となる。

期間ｔｇにおいて、走査線４＿２に選択信号が入力されなくなる。これにより、トランジスタ１５がオフ状態となる。

期間ｔｈにおいて、反転走査線７＿２に選択信号が入力されるようになる。これにより、トランジスタ１６がオン状態となる。その結果、トランジスタ１３のゲートとソース間の電圧に応じた電流が有機ＥＬ素子１９に供給される。ここで、当該電圧は、ノードＤの電位（Ｖｄａｔａ＋Ｖｔｈ１３）とノードＦの電位の差である。この場合、有機ＥＬ素子１９に供給される電流（トランジスタ１３の飽和領域におけるドレイン電流）は、トランジスタ１３のしきい値電圧に依存することがない。

以上の動作によって、画素１０において、画像信号に応じた電位（Ｖｄａｔａ）に応じた表示が行われる。上述した画素の動作例においては、画素１０に設けられるトランジスタ１３のしきい値電圧に依存することなく、有機ＥＬ素子１９に対して電流を供給することが可能である。これにより、本明細書で開示される表示装置においては、複数の画素のそれぞれが有するトランジスタ１３のしきい値電圧がばらつく場合であっても、表示品質の低下を抑制することが可能である。

以上に示す表示装置は、反転パルス出力回路の動作を複数種の信号によって制御する。これにより、当該反転パルス出力回路において生じる貫通電流を低減することが可能となる。また、当該複数種の信号として複数のパルス出力回路の動作に用いられる信号を適用する。すなわち、別途に信号を生成することなく、当該反転パルス出力回路を動作させることが可能である。

＜液晶素子を用いた表示装置の例＞
なお、本実施の形態では、表示素子として、有機ＥＬ素子を用いた表示装置について詳細に示したが、これに限定されるものではない。例えば、表示素子として、液晶素子を用いた表示装置に本実施の形態を適用することは、当業者であれば容易に想到しうるものである。具体的な例として、液晶素子を用いた表示装置に適用可能な画素の構成について、以下に説明する。

図１８（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１８（Ａ）に示す画素５０は、トランジスタ５１と、キャパシタ５２と、一対の電極間に液晶材料の充填された素子（以下液晶素子ともいう）５３とを有する。

トランジスタ５１では、ソースおよびドレインの一方が信号線５５に電気的に接続され、ゲートが走査線５４に電気的に接続されている。

キャパシタ５２では、一方の電極がトランジスタ５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。

液晶素子５３では、一方の電極がトランジスタ５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。

図１８（Ｂ）に、画素５０の断面の一部を示す。

図１８（Ｂ）には、トランジスタ５１とキャパシタ５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ５２を構成する容量電極の一方、誘電体層および容量電極の他方を、それぞれトランジスタ５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一層かつ同一材料を用いて形成することができる。

トランジスタ５１とキャパシタ５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。

トランジスタ５１としては、先の実施の形態で示したトランジスタを適用することができる。図１８（Ｂ）においては、図１に示すトランジスタと同様の構造および作製方法で得られるトランジスタを適用する例を示す。

トランジスタ５１およびキャパシタ５２上には、トランジスタ５１のドレイン電極に達する開口部を有する平坦化絶縁膜９０が設けられる。

平坦化絶縁膜９０上には、電極９１が設けられる。電極９１は、平坦化絶縁膜９０の有する開口部でトランジスタ５１のドレイン電極と接する。

電極９１上には、配向膜として機能する絶縁膜９２が設けられる。

絶縁膜９２上には、液晶層９３が設けられる。

液晶層９３上には、配向膜として機能する絶縁膜９４が設けられる。

絶縁膜９４上には、スペーサ９５が設けられる。

スペーサ９５および絶縁膜９４上には、電極９６が設けられる。

電極９６上には、基板９７が設けられる。

なお、平坦化絶縁膜９０は、実施の形態２の平坦化絶縁膜１２６として示した材料から選択して用いればよい。

液晶層９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。

なお、液晶層９３として、ブルー相を示す液晶材料を用いてもよい。その場合、配向膜として機能する絶縁膜９２、９４を設けない構成とすればよい。

電極９１は、可視光透過性を有する導電膜を用いればよい。

電極９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ系酸化物膜、Ｉｎ−Ｓｎ系酸化物膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ系酸化物膜、Ｚｎ系酸化物膜およびＳｎ系酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。

または、電極９１は、可視光を効率よく反射する膜が好ましい。電極９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。

電極９６は、電極９１として示した膜から選択して用いることができる。ただし、電極９１が可視光透過性を有する場合は、電極９６が可視光を効率よく反射すると好ましい。また、電極９１が可視光を効率よく反射する場合は、電極９６が可視光透過性を有すると好ましい。

なお、電極９１および電極９６を図１８（Ｂ）に示す構造で設けているが、電極９１と電極９６を入れ替えても構わない。

絶縁膜９２、９４は、有機化合物材料または無機化合物材料から選択して用いればよい。

スペーサ９５は、有機化合物材料または無機化合物材料から選択して用いればよい。
なお、スペーサ９５の形状は、柱状、球状など様々にとることができる。

液晶素子５３と接続するトランジスタ５１は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

電極９１、絶縁膜９２、液晶層９３、絶縁膜９４および電極９６の重畳する領域が、液晶素子５３となる。

基板９７は、ガラス材料、樹脂材料または金属材料などを用いればよい。基板９７は可撓性を有してもよい。

トランジスタ５１は、電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

本実施の形態に示したように、先の実施の形態で示したトランジスタを表示装置の一部に適用することができる。当該トランジスタは電気的特性のばらつきが小さいため、表示装置の表示品質を高めることができる。

（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体例を図１９及び図２０に示す。

図１９（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

先の実施の形態に示す半導体装置は、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図１９（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。

テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。

図１９（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士など）の情報通信を行うことも可能である。

先の実施の形態に示す半導体装置は、表示部９１０３、９１０７に用いることが可能であり、テレビジョン装置、およびリモコン操作機に高い信頼性を付与することができる。

図１９（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。

先の実施の形態に示す半導体装置は、表示部９２０３に用いることが可能であり、信頼性の高いコンピュータとすることが可能となる。

図２０（Ａ）および図２０（Ｂ）は２つ折り可能なタブレット型端末である。図２０（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

先の実施の形態に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としてもよい。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図２０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図２０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図２０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図２０（Ａ）および図２０（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なお、バッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図２０（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図２０（Ｃ）にブロック図を示し説明する。図２０（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２０（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

１０ 画素
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１７ キャパシタ
１８ キャパシタ
１９ 有機ＥＬ素子
２１ 端子
２２ 端子
２３ 端子
２４ 端子
２５ 端子
２６ 端子
２７ 端子
２８ 端子
２９ 端子
３０ 端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
５０ 画素
５１ トランジスタ
５２ キャパシタ
５３ 液晶素子
５４ 走査線
５５ 信号線
６１ 端子
６２ 端子
６３ 端子
６４ 端子
６５ 端子
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ トランジスタ
７７ トランジスタ
８０ 平坦化絶縁膜
８１ アノード
８２ 発光層
８３ カソード
８４ 隔壁
８５ａ 中間層
８５ｂ 中間層
８５ｃ 中間層
８５ｄ 中間層
８６ａ 発光層
８６ｂ 発光層
８６ｃ 発光層
９０ 平坦化絶縁膜
９１ 電極
９２ 絶縁膜
９３ 液晶層
９４ 絶縁膜
９５ スペーサ
９６ 電極
９７ 基板
１００ 基板
１０２ 絶縁層
１０４ ゲート絶縁層
１０６ ゲート電極層
１０７ 配線
１１２ ゲート絶縁膜
１１３ 酸化物半導体膜
１１４ 酸化物半導体膜
１１４ａ チャネル領域
１１６ 導電膜
１１６ａ ドレイン電極層
１１６ｂ ソース電極層
１１６ｃ 配線
１１８ 絶縁層
１１９ 酸素
１２０ 絶縁層
１２２ 絶縁膜
１２４ 絶縁膜
１２６ 平坦化絶縁膜
１３０ 電極
１３１ 配線
１４０ａ 導電層
１４０ｂ 導電層
１４２ａ 導電層
１４２ｂ 導電層
１４４ａ 導電層
１４４ｂ 導電層
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ トランジスタ
２０８ トランジスタ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (8)

1. ゲート電極層と、
   前記ゲート電極層上のゲート絶縁膜と、
   前記ゲート絶縁膜上の酸化物半導体膜と、
   前記酸化物半導体膜上に前記ゲート電極層と重畳するドレイン電極層と、
   前記酸化物半導体膜の外周端部の一部を覆うソース電極層と、を有し、
   前記ドレイン電極層の外周端部は、前記ゲート電極層の外周端部の内側に位置し、
   前記ゲート電極層の平面形状は、矩形である半導体装置。
2. 開口部を有するゲート電極層と、
   前記ゲート電極層上のゲート絶縁膜と、
   前記ゲート絶縁膜上の酸化物半導体膜と、
   前記酸化物半導体膜上に、前記ゲート電極層の内周端部と重畳するドレイン電極層と、
   前記酸化物半導体膜の外周端部の一部を覆うソース電極層と、を有し、
   前記ドレイン電極層の外周端部は、前記ゲート電極層の外周端部の内側に位置し、
   前記ゲート電極層の平面形状は、矩形である半導体装置。
3. 請求項１または２において、
   前記ゲート電極層は、第１の導電層、第２の導電層、及び第３の導電層と、を有し、
   前記第１の導電層及び前記第３の導電層は、前記第２の導電層の金属の移動を阻害することができる機能を有するバリア層である、半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記ソース電極層及び前記ドレイン電極層は、第４の導電層、第５の導電層、及び第６の導電層と、を有し、
   前記第４の導電層及び前記第６の導電層は、前記第５の導電層の金属の移動を阻害することができる機能を有するバリア層である、半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記ドレイン電極層の平面形状は、矩形である半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記酸化物半導体膜は、非晶質部および結晶部を有し、
   前記結晶部は、ｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルまたは前記酸化物半導体膜の表面の法線ベクトルに平行な方向に揃う半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記酸化物半導体膜は、少なくともインジウムを含む半導体装置。
8. 請求項１乃至７のいずれか一に記載の半導体装置は、
   前記酸化物半導体膜、前記ソース電極層、および前記ドレイン電極層上に、酸素過剰の酸化物絶縁膜と、
   前記酸化物絶縁膜上のバリア膜と、
   前記バリア膜上の平坦化絶縁膜と、
   前記酸化物絶縁膜、前記バリア膜、および前記平坦化絶縁膜が有する開口を介して、前記ドレイン電極層と接する画素電極層と、を有する半導体装置。