JP6099516B2 - センサ制御回路とこのセンサ制御回路を用いたセンサ装置 - Google Patents

Description

本発明は、光センサ、温度センサ、磁気センサなどのセンサの制御回路及びこのセンサ制御回路を用いたセンサ装置に関し、特に複数のセンサ制御回路を備えてなるセンサ装置に関する。

センサ制御回路を複数配列してなるセンサ装置においては、それぞれのセンサ制御回路から選択的に出力信号を出力させるには、制御信号によって出力させるセンサ制御回路を選択する必要がある。例えば、センサ制御回路毎にアドレスデータを振り分けて、制御信号により出力させるセンサ制御回路のアドレスを指定することで、出力させるセンサ制御回路を選択するものである。このため、従来におけるセンサ装置の各センサ制御回路には、一般的な入力端子や出力端子に加えて、制御信号を入力する制御端子を設けている（特許文献１、２）。また、制御信号に加えて、各センサ制御回路にクロック信号を入力する場合には、センサ制御回路毎にクロック信号入力端子を付加する必要があるほか、各センサ制御回路におけるアンプのゲイン設定を行う機能を付加する場合には、センサ制御回路毎にゲイン設定用の端子を設ける必要がある。このように従来のセンサ制御回路では、各種入出力信号にそれぞれ個別に対応する端子が必要となるので、センサ機能の向上を図ろうとすると必然的に端子数が増加することになる。

特開昭６３−２５０５８０号公報 特開平６−１０５０６４号公報

上述したように、従来においては、センサ制御回路の端子数が増えることによって、センサ制御回路の小型化が困難となり、ひいてはセンサ装置自体の小型化ができないとともに、コストアップにもつながるという不都合があった。

本発明は、これらの不都合を解消し、センサ制御回路の端子数の増加を抑制して、小型化したセンサ制御回路と、このセンサ制御回路を使用することにより、小型化とコストダウンを実現したセンサ装置を提供することを目的とする。

前記目的を達成するため本発明の請求項１に係るセンサ制御回路は、アナログ信号が入出力するアナログ信号入出力端子と、３値以上の多値クロック信号が入力する多値クロック信号入力端子と、センサ素子から出力される検出信号が入力する検出信号入力端と、前記アナログ信号入出力端子から入力したアナログ信号をデジタル変換するＡ／Ｄ変換器と、アナログ信号として入力したアドレスデータが前記Ａ／Ｄ変換器でデジタル変換されて書き込まれるアドレスレジスタと、このアドレスレジスタに書き込まれたアドレスデータが前記多値クロック信号に基づいて指定された指定アドレスか否か判別し、前記指定アドレスと判別したときに前記検出信号を前記アナログ信号入出力端子に出力させる出力判別回路と、前記多値クロック信号入力端子に入力した多値クロック信号のレベルを弁別し、弁別結果に応じて、アドレスデータ書き込み動作か、検出信号出力判別動作か、のいずれかの動作を指示するクロック弁別器と、を備えたものである。前記アドレス書き込み動作によって、前記アドレスレジスタにアドレスデータが書き込まれ、前記検出信号判別動作によって、前記出力判別回路により前記センサ素子の検出信号の出力の可否が判別される。

同じく前記目的を達成するため本発明の請求項２に係るセンサ制御回路は、前記請求項１の構成に加えて、前記検出信号入力端から入力したセンサ素子の出力を増幅し、増幅した信号を前記アナログ信号入出力端子に出力するアンプと、アナログ信号として入力し前記Ａ／Ｄ変換器でデジタル変換された前記アンプの機能設定データが書き込まれる機能設定レジスタと、を備え、前記クロック弁別器は、アドレスデータ書き込み動作、検出信号出力判別動作に加えて前記アンプの機能を設定する機能設定動作の三動作のいずれか一つの動作を指示するものである。前記機能設定動作によって、前記機能設定レジスタに書き込まれた機能設定データに基づき前記アンプの機能、例えばゲインが設定される。

同じく前記目的を達成するため本発明の請求項３に係るセンサ装置は、前記請求項１記載のセンサ制御回路を複数個配列してなり、前記各センサ制御回路のアナログ信号入出力端子にアドレスデータを入力するアドレスデータ入力手段と、前記多値クロック信号入力端子に多値クロック信号を入力する多値クロック発生器と、前記各アナログ信号入出力端子から出力された検出信号をデジタル変換する信号計測用Ａ／Ｄ変換器と、前記アドレスデータ入力手段と前記多値クロック発生器に対して制御信号を出力するとともに前記信号計測用Ａ／Ｄ変換器からのデジタル変換された検出信号が入力する制御部とを備えるものである。

同じく前記目的を達成するため本発明の請求項４に係るセンサ装置は、前記請求項２に記載のセンサ制御回路を複数個配列してなり、前記各センサ制御回路のアナログ信号入出力端子にアドレスデータを入力するアドレスデータ入力手段と、前記多値クロック信号入力端子に多値クロック信号を入力する多値クロック発生器と、前記各アナログ信号入出力端子から出力された検出信号をデジタル変換する信号計測用Ａ／Ｄ変換器と、前記アンプの機能を設定する機能設定データを出力する機能設定用Ｄ／Ａ変換器と、前記アドレスデータ入力手段と前記多値クロック発生器と前記機能設定用Ｄ／Ａ変換器に対して制御信号を出力する一方、前記信号計測用Ａ／Ｄ変換器から出力された検出信号が入力する制御部とを備えるものである。

同じく前記目的を達成するため本発明の請求項５にかかるセンサ装置は、前記請求項３または請求項４に記載のセンサ装置において、前記アドレスデータ入力手段は、第１の電源と第２の電源との間にセンサと同数の抵抗素子が直列接続されてなる抵抗ストリングからなるものである。

本発明の請求項１または２に係るセンサ制御回路によれば、アナログ信号入出力端子と多値クロック信号入力端子を備え、アナログ信号入出力端子を多機能端子として使用することにより、センサ制御回路の端子数の増加を抑制し、小型化したセンサ制御回路を得ることができる。

本発明の請求項３〜５に係るセンサ装置によれば、小型化したセンサ制御回路を使用することによって、センサ装置の小型化とコストダウンを実現することができる。

本発明のセンサ装置の好適な実施形態を示すブロック図。 センサ装置のセンサ制御回路の好適な実施形態を示すブロック図。 センサ制御回路のアドレスデータ入力状態を示すブロック図。 センサ制御回路のゲイン設定状態を示すブロック図。 センサ制御回路の検出信号出力状態を示すブロック図。 各センサ制御回路の動作を示すタイムチャート。

まず、センサ装置の構成を、添付図面の図１に基づいて説明する。センサ装置は、同一構成の８個の光センサ制御回路であるセンサＩＣ１〜８を備え、各センサＩＣ１〜８はそれぞれアナログ信号入出力端子ＡＯと、多値クロック信号入力端子ＣＬＫと二つの電源端子ＶＤＤ，ＶＳＳを有している。前記各電源端子ＶＤＤはＶＤＤ電源にそれぞれ接続され、前記各電源端子ＶＳＳはＶＳＳ電源にそれぞれ接続されている。そして、前記各アナログ信号入出力端子ＡＯは、アドレスデータ入力手段である、ＶＤＤ電源とＶＳＳ電源との間に８個の抵抗素子Ｒ１〜Ｒ８が直列接続されてなる抵抗ストリングにそれぞれ接続されている。

詳細には、センサＩＣ１のアナログ信号入出力端子ＡＯは抵抗Ｒ１と抵抗Ｒ２の間に接続され、センサＩＣ２のアナログ信号入出力端子ＡＯは抵抗Ｒ２と抵抗Ｒ３の間に接続され、センサＩＣ３のアナログ信号入出力端子ＡＯは抵抗Ｒ３と抵抗Ｒ４の間に接続され、センサＩＣ４のアナログ信号入出力端子ＡＯは抵抗Ｒ４と抵抗Ｒ５の間に接続され、センサＩＣ５のアナログ信号入出力端子ＡＯは抵抗Ｒ５と抵抗Ｒ６の間に接続され、センサＩＣ６のアナログ信号入出力端子ＡＯは抵抗Ｒ６と抵抗Ｒ７の間に接続され、センサＩＣ７のアナログ信号入出力端子ＡＯは抵抗Ｒ７と抵抗Ｒ８の間に接続され、センサＩＣ８のアナログ信号入出力端子ＡＯは抵抗Ｒ８とＶＤＤ電源の間に接続されている。

ＶＤＤ電源と抵抗Ｒ８の間にはスイッチング素子ＳＷ１が設けられ、ＶＳＳ電源と抵抗Ｒ１の間にはスイッチング素子ＳＷ２が設けられている。これらスイッチング素子ＳＷ１，ＳＷ２は、制御部であるＭＰＵ１１から出力されるアドレス設定制御信号によってオンオフされるが、通常はオフ状態にある。各スイッチング素子ＳＷ１，ＳＷ２がオン状態になると、各抵抗Ｒ１〜Ｒ８で分圧されたアドレス設定電圧がアドレスデータとして各センサＩＣ１〜８のアナログ信号入出力端子ＡＯに入力するよう構成されている。

また、各センサＩＣ１〜８のアナログ信号入出力端子ＡＯには、ＭＰＵ１１の制御信号によって制御される機能設定用Ｄ／Ａ変換器であるゲイン設定用Ｄ／Ａ変換器１２からアナログ変換されたゲイン設定電圧ＶＧがゲインデータとしてスイッチング素子ＳＷ３を介して入力する。すなわち、本実施形態においては、後記アンプの機能設定データはゲインデータである。前記スイッチング素子ＳＷ３は、前記ＭＰＵ１１から出力されるゲイン設定制御信号によってオンオフされるが、通常はオフ状態にある。さらに、各センサＩＣ１〜８のアナログ信号入出力端子ＡＯから出力されたアナログ信号である検出信号は、信号計測用Ａ／Ｄ変換器１３でデジタル変換され、ＭＰＵ１１に入力される。なお、前記信号計測用Ａ／Ｄ変換器１３は、その入力インピーダンスが非常に高いため、各センサＩＣ１〜８のアナログ信号入出力端子ＡＯに抵抗Ｒ１〜Ｒ８を介して常時接続した状態であっても、前記各アナログ信号入出力端子ＡＯへの他の入出力動作に支障が生じることはない。

一方、各センサＩＣ１〜８の多値クロック信号入力端子ＣＬＫには、ＭＰＵ１１の制御信号によって制御される多値クロック発生器１４で生成された多値クロック信号、具体的には３値クロック信号が入力するよう構成されている。

続いて、光センサ制御回路である各センサＩＣ１〜８の構成を詳細に説明するが、各センサＩＣ１〜８は同一構成なので、センサＩＣ１についてのみ図２に基づいて説明する。センサＩＣ１は、上述したように、アナログ信号が入出力するアナログ信号入出力端子ＡＯと、３値クロック信号が入力する多値クロック信号入力端子ＣＬＫと、ＶＤＤ電源に接続されたＶＤＤ端子と、ＶＳＳ電源に接続されたＶＳＳ端子の４つの端子を備えている。

アナログ信号入出力端子ＡＯから入力したアナログ信号であるアドレスデータまたはゲインデータは、Ａ／Ｄ変換器１０１でデジタル変換されて、デジタル変換したアドレスデータはアドレスレジスタ１０２に書き込まれ、デジタル変換したゲインデータはゲインレジスタ１０３に書き込まれるよう構成されている。前記Ａ／Ｄ変換器１０１は、センサＩＣが８個であるためアドレスデータを振り分けるには３ビット以上であればよいが、ここでは３ビットのＡ／Ｄ変換器とする。

アナログ信号入出力端子ＡＯから検出信号を出力するセンサ素子１０４は、受光素子であり、このセンサ素子１０４が受光すると出力する検出信号は、検出信号入力端１０９に入力する。この検出信号入力端１０９に入力した検出信号は、アンプ１０５で増幅されてスイッチング素子ＳＷ４を介して前記アナログ信号入出力端子ＡＯから出力される。前記アンプ１０５のゲインはゲインレジスタ１０３に書き込まれたゲインデータによって設定される。また、前記スイッチング素子ＳＷ４は、通常オフ状態にある。

多値クロック信号入力端子ＣＬＫに入力した３値クロック信号のレベルを弁別するクロック弁別器１０７は、弁別結果に応じて、アドレスデータ書き込み動作か、検出信号出力判別動作か、ゲイン設定動作か、のいずれかの動作を指示する。すなわち、前記クロック弁別器１０７は、弁別結果に応じて、アドレス書き込み指示信号をアドレスレジスタ１０２に出力し、あるいはゲイン書き込み指示信号をゲインレジスタ１０３に出力し、あるいはリセット信号またはカウントアップ信号をカウンタ１０６に出力し、また、出力判別信号を前記アドレスレジスタ１０２と前記カウンタ１０６とに出力する。前記カウンタ１０６は、Ａ／Ｄ変換器１０１と同一ビット数の構成であれば足り、ここでは３ビットのカウンタとする。

出力判別信号が入力すると、アドレスレジスタ１０２は書き込まれたアドレスデータを判別器１０８に出力する一方、カウンタ１０６はカウントデータを前記判別器１０８に出力するよう構成している。そして、前記判別器１０８は、前記アドレスデータと前記カウントデータが一致した場合に指定アドレスと判別して、出力指示信号を出力してスイッチング素子ＳＷ４をオン状態とし、これによってセンサ素子１０４の検出信号をアナログ信号入出力端子ＡＯから出力するよう構成している。なお、前記判別器１０８と前記カウンタ１０６によって、出力判別回路を構成する。

次に、上述したセンサ装置の動作を図１、図３〜図６に基づいて説明する。なお、図６ではセンサＩＣ３〜７の動作は図示省略しており、また、ＶＡは図１のＶＡにおける動作状態を示すものである。まず、アドレスデータ書き込み動作が行われる。図１に示すＭＰＵ１１からアドレス設定制御信号が出力され、ＳＷ１及びＳＷ２がオン状態となり、ＳＷ３はオフ状態を維持し、前記ＭＰＵ１１で制御されて多値クロック発生器１４で生成された３値クロック信号が、「Ｍ」状態で各センサＩＣ１〜８の多値クロック信号入力端子ＣＬＫに入力し、次いで「Ｌ」状態に変化する。

一方、抵抗ストリングの各抵抗Ｒ１〜Ｒ８で分圧された電圧が、各センサＩＣ１〜８のアナログ信号入出力端子ＡＯに入力する。このとき、各センサＩＣ１〜８に入力する電圧は、それぞれＶＤＤ／８、ＶＤＤ／４、３ＶＤＤ／８、ＶＤＤ／２、５ＶＤＤ／８、３ＶＤＤ／４、７ＶＤＤ／８、ＶＤＤであり、これらの電圧値がアドレスデータとして各Ａ／Ｄ変換器１０１によってデジタル変換される（図３参照）。

そして、図６に示すように、３値クロック信号が「Ｍ」から「Ｌ」に変化したと各センサＩＣ１〜８のクロック弁別器１０７が判断すると、クロック弁別器１０７からアドレスレジスタ１０２に書き込み指示信号が出力されて、Ａ／Ｄ変換器１０１の出力をアドレスレジスタ１０２に書き込んで、各センサＩＣ１〜８におけるアドレスデータ書き込み動作が終了する（図３参照）。前記各センサＩＣ１〜８のＡ／Ｄ変換器１０１の出力は、それぞれ「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」である。このアドレスレジスタ１０２への書き込み時に、各クロック弁別器１０７からリセット信号が各カウンタ１０６に出力され、各センサＩＣ１〜８のカウンタ１０６におけるカウントデータは「０００」となる。

次いで、ゲイン設定動作が行われる。図１に示すＭＰＵ１１からゲイン設定制御信号が出力されてＳＷ３がオン状態となる一方、ＳＷ１及びＳＷ２はオフ状態に復帰し、前記ＭＰＵ１１で制御されてゲイン設定用Ｄ／Ａ変換器１２で設定されたゲインデータであるゲイン電圧ＶＧが、各センサＩＣ１〜８のアナログ信号入出力端子ＡＯに入力する。そして、このアナログ電圧値ＶＧが各Ａ／Ｄ変換器１０１によってデジタル変換される（図４参照）。一方、前記ＭＰＵ１１で制御されて多値クロック発生器１４で生成された３値クロック信号が、「Ｌ」から「Ｍ」に変化して、各センサＩＣ１〜８の多値クロック信号入力端子ＣＬＫに入力する。

そして、図６に示すように、３値クロック信号が「Ｌ」から「Ｍ」に変化したと各センサＩＣ１〜８のクロック弁別器１０７が判断すると、クロック弁別器１０７からゲインレジスタ１０３に書き込み指示信号が出力されて、Ａ／Ｄ変換器１０１の出力をゲインレジスタ１０３に書き込む。この書き込まれたゲインデータに基づき、各センサＩＣ１〜８のアンプ１０５が同一ゲインに設定されて、各センサＩＣ１〜８におけるゲイン設定動作が終了する（図４参照）。

続いて、アドレスデータ書き込み動作、ゲイン設定動作が終了した後に行われる検出信号出力判別動作について説明する。図１に示すＭＰＵ１１から検出信号出力制御信号が出力されてＳＷ３がオフ状態に復帰する一方、ＳＷ１及びＳＷ２はオフ状態を維持し、前記ＭＰＵ１１で制御されて多値クロック発生器１４で生成された３値クロック信号が、「Ｍ」から「Ｈ」に変化して各センサＩＣ１〜８の多値クロック信号入力端子ＣＬＫに入力する。

そして、図６に示すように、３値クロック信号が「Ｍ」から「Ｈ」に変化したと各センサＩＣ１〜８のクロック弁別器１０７が判断すると、クロック弁別器１０７からアドレスレジスタ１０２とカウンタ１０６に出力判別信号が出力されて、前記アドレスレジスタ１０２からはアドレスデータが、前記カウンタ１０６からはカウントデータが、それぞれ判別器１０８に出力される（図５参照）。

具体的には、センサＩＣ１ではアドレスデータは「０００」でカウントデータが「０００」、センサＩＣ２ではアドレスデータは「００１」でカウントデータが「０００」、センサＩＣ３ではアドレスデータは「０１０」でカウントデータが「０００」、センサＩＣ４ではアドレスデータは「０１１」でカウントデータが「０００」、センサＩＣ５ではアドレスデータは「１００」でカウントデータが「０００」、センサＩＣ６ではアドレスデータは「１０１」でカウントデータが「０００」、センサＩＣ７ではアドレスデータは「１１０」でカウントデータが「０００」、センサＩＣ８ではアドレスデータは「１１１」でカウントデータが「０００」である。

そして、各判別器１０８で前記アドレスデータと前記カウントデータとを比較し、同一と判断した判別器１０８、ここではセンサＩＣ１の判別器１０８から、出力指示信号がスイッチング素子ＳＷ４に出力されて、このスイッチング素子ＳＷ４がオン状態となり、オン状態となったスイッチング素子ＳＷ４を有するセンサＩＣ１のセンサ素子１０４からの検出信号が、検出信号入力端１０９を介してアンプ１０５に入力し、前記アンプ１０５に設定されたゲインで増幅されて、アナログ信号入出力端子ＡＯから出力される（図５参照）。この出力された検出信号は、信号計測用Ａ／Ｄ変換器１３でデジタル変換され、ＭＰＵ１１に入力して処理される。その後、３値クロック信号が「Ｈ」から「Ｍ」に変化すると、各クロック弁別器１０７からカウンタ１０６にカウントアップ信号が出力されて、各センサＩＣ１〜８のカウンタ１０６のカウントデータは００１となり、センサＩＣ１の検出信号出力判別動作が終了する。

ＭＰＵ１１の制御信号により、３値クロック信号が「Ｍ」から「Ｈ」、「Ｈ」から「Ｍ」への変化を繰り返すことによって、各センサＩＣ１〜８は上述した検出信号出力判別動作を繰り返し、カウントデータが「００１」から「１１１」まで順次カウントアップされることにより、アドレスデータが「００１」のセンサＩＣ２からアドレスデータが「１１１」のセンサＩＣ８までの各センサＩＣ２〜８の検出信号を順次各アナログ信号入出力端子ＡＯから出力して、信号計測用Ａ／Ｄ変換器１３でデジタル変換し、ＭＰＵ１１に入力して処理するものである。

なお、本発明は上述した実施形態に限定されるものではなく、例えば、ゲイン設定用Ｄ／Ａ１２、ＳＷ３及びゲインレジスタ１０３を設けないことにより、ゲイン設定機能を有しないセンサＩＣ１〜８及びセンサ装置であってもよい。この場合の動作は、ゲイン設定動作を欠くだけで、他の動作は上述の図６に基づいて説明した実施形態と同じである。また、アンプ１０５の機能設定データはゲインデータに限らず、オフセット電圧調整データや温度特性の係数補正データなどであってもよい。さらに、センサ制御回路は８個に限らない。

また、センサ素子１０４は受光素子に限らず、センサＩＣ１〜８が光センサ制御回路に限定されないことはもちろんである。さらに、出力判別回路はカウンタ１０６と判別器１０８の組み合わせに限らない。さらにまた、多値クロック信号は３値に限らず、４値以上であってもよい。またさらに、センサ素子１０４は、センサＩＣ１〜８内に設けるのではなく、外付けした構成でもよく、この場合に検出信号入力端１０９は、入力端子としてセンサＩＣ１〜８に設けられる。

１〜８ センサＩＣ
１１ ＭＰＵ
１２ ゲイン設定用Ｄ／Ａ変換器
１３ 信号計測用Ａ／Ｄ変換器
１４ 多値クロック発生器
１０１ Ａ／Ｄ変換器
１０２ アドレスレジスタ
１０３ ゲインレジスタ
１０４ センサ素子
１０５ アンプ
１０６ カウンタ
１０７ クロック弁別器
１０８ 判別器
１０９ 検出信号入力端
ＡＯ アナログ信号入出力端子
ＣＬＫ 多値クロック信号入力端子

Claims (5)

1. アナログ信号が入出力するアナログ信号入出力端子と、３値以上の多値クロック信号が入力する多値クロック信号入力端子と、センサ素子から出力される検出信号が入力する検出信号入力端と、前記アナログ信号入出力端子から入力したアナログ信号をデジタル変換するＡ／Ｄ変換器と、アナログ信号として入力し前記Ａ／Ｄ変換器でデジタル変換されたアドレスデータが書き込まれるアドレスレジスタと、このアドレスレジスタに書き込まれたアドレスデータが前記多値クロック信号に基づいて指定された指定アドレスか否か判別し、前記指定アドレスと判別したときに前記検出信号を前記アナログ信号入出力端子に出力させる出力判別回路と、前記多値クロック信号入力端子に入力した多値クロック信号のレベルを弁別し、弁別結果に応じて、アドレスレジスタへのアドレスデータ書き込み動作か、前記出力判別回路による検出信号出力判別動作か、のいずれかの動作を指示するクロック弁別器と、を備えたことを特徴とするセンサ制御回路。
2. 前記請求項１の構成に加えて、前記検出信号入力端から入力したセンサ素子の出力を増幅し、増幅した信号を前記アナログ信号入出力端子に出力するアンプと、アナログ信号として入力し前記Ａ／Ｄ変換器でデジタル変換された前記アンプの機能設定データが書き込まれる機能設定レジスタと、を備え、前記クロック弁別器は、アドレスデータ書き込み動作、検出信号出力判別動作に加えて前記アンプの機能を設定する機能設定動作の三動作のいずれか一つの動作を指示することを特徴とするセンサ制御回路。
3. 前記請求項１記載のセンサ制御回路を複数個配列してなり、前記各センサ制御回路のアナログ信号入出力端子にアドレスデータを入力するアドレスデータ入力手段と、前記多値クロック信号入力端子に多値クロック信号を入力する多値クロック発生器と、前記各アナログ信号入出力端子から出力された検出信号をデジタル変換する信号計測用Ａ／Ｄ変換器と、前記アドレスデータ入力手段と前記多値クロック発生器に対して制御信号を出力するとともに前記信号計測用Ａ／Ｄ変換器からのデジタル変換された検出信号が入力する制御部とを備えたことを特徴とするセンサ装置。
4. 前記請求項２に記載のセンサを複数個配列してなり、前記各センサ制御回路のアナログ信号入出力端子にアドレスデータを入力するアドレスデータ入力手段と、前記多値クロック信号入力端子に多値クロック信号を入力する多値クロック発生器と、前記各アナログ信号入出力端子から出力された検出信号をデジタル変換する信号計測用Ａ／Ｄ変換器と、前記アンプの機能を設定する機能設定データを出力する機能設定用Ｄ／Ａ変換器と、前記アドレスデータ入力手段と前記多値クロック発生器と前記機能設定用Ｄ／Ａ変換器に対して制御信号を出力する一方、前記信号計測用Ａ／Ｄ変換器から出力された検出信号が入力する制御部とを備えたことを特徴とするセンサ装置。
5. 前記請求項３または請求項４に記載のセンサ装置において、前記アドレスデータ入力手段は、第１の電源と第２の電源との間にセンサと同数の抵抗素子が直列接続されてなる抵抗ストリングからなることを特徴とするセンサ装置。
   

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