JP6094630B2 - 半導体装置 - Google Patents
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(付記1)
半導体ウエハ上にフォトレジスト膜を形成する工程と、
前記フォトレジスト膜に、露光用マスクを介して第1の露光を行う工程と、
前記フォトレジスト膜に、前記露光用マスクを介して第2の露光を行う工程と、
前記フォトレジスト膜に、前記露光用マスクを介して第3の露光を行う工程と
を有し、
前記第1の露光で前記フォトレジスト膜に投影される第1ショット領域に対し、前記第2の露光で前記フォトレジスト膜に投影される第2ショット領域は、第1の方向に隣接し、前記第2ショット領域に対し、前記第3の露光で前記フォトレジスト膜に投影される第3ショット領域は、前記第1の方向に隣接し、 前記露光用マスクは、1回の露光で前記半導体ウエハに投影されるショット領域が矩形状であり、
前記ショット領域は、外周部に配置された外周スクライブ領域と、前記外周スクライブ領域の内側に配置されたチップ領域とを含み、
前記外周スクライブ領域は、前記第1の方向に交差し、対向する第1の辺及び第2の辺と、前記第1の方向に平行で、対向する第3の辺及び第4の辺とを有し、
前記第1の辺上に第1パターンが配置されており、前記第2の辺上で、前記第1パターンと対向する位置に第2パターンが配置されており、
前記フォトレジスト膜がポジタイプであり、前記第1パターンは遮光パターンとして形成され、前記第2パターンは前記第1パターンを内包する大きさの透光領域として形成されているか、または、
前記フォトレジスト膜がネガタイプであり、前記第1パターンは透光パターンとして形成され、前記第2パターンは前記第1パターンを内包する大きさの透光領域として形成されており、
前記第1の露光及び前記第2の露光は、前記第1ショット領域と前記第2ショット領域とが重ならず、前記第1ショット領域及び前記第2ショット領域の一方のショット領域の前記第1パターンと、他方のショット領域の前記第2パターンとが重ならないように行われ、
前記第2の露光及び前記第3の露光は、前記第1パターンと前記第2パターンとが重なるように行われる、半導体装置の製造方法。
(付記2)
前記第1の露光に引き続き前記第2の露光が行われ、前記第2の露光に引き続き前記第3の露光が行われ、
前記第2の露光は、前記第1の露光で前記フォトレジスト膜に転写された前記第1パターンに、前記第2の露光で転写される前記第2パターンが重ならないように行われ、
前記第3の露光は、前記第2の露光で前記フォトレジスト膜に転写された前記第1パターンに、前記第3の露光で転写される前記第2パターンが重なるように行われる付記1に記載の半導体装置の製造方法。
(付記3)
前記第3の露光に引き続き前記第2の露光が行われ、前記第2の露光に引き続き前記第1の露光が行われ、
前記第2の露光は、前記第3の露光で前記フォトレジスト膜に転写された前記第1パターンに、前記第2の露光で転写される前記第2パターンが重なるように行われ、
前記第1の露光は、前記第2の露光で前記フォトレジスト膜に転写された前記第1パターンに、前記第1の露光で転写される前記第2パターンが重ならないように行われる付記1に記載の半導体装置の製造方法。
(付記4)
前記第1の露光に引き続き前記第2の露光が行われ、前記第2の露光に引き続き前記第3の露光が行われ、
前記第2の露光は、前記第1の露光で前記フォトレジスト膜に転写された前記第2パターンに、前記第2の露光で転写される前記第1パターンが重ならないように行われ、
前記第3の露光は、前記第2の露光で前記フォトレジスト膜に転写された前記第2パターンに、前記第3の露光で転写される前記第1パターンが重なるように行われる付記1に記載の半導体装置の製造方法。
(付記5)
前記第3の露光に引き続き前記第2の露光が行われ、前記第2の露光に引き続き前記第1の露光が行われ、
前記第2の露光は、前記第3の露光で前記フォトレジスト膜に転写された前記第2パターンに、前記第2の露光で転写される前記第1パターンが重なるように行われ、
前記第1の露光は、前記第2の露光で前記フォトレジスト膜に転写された前記第2パターンに、前記第1の露光で転写される前記第1パターンが重ならないように行われる付記1に記載の半導体装置の製造方法。
(付記6)
前記第1の露光及び前記第2の露光は、前記第1ショット領域と前記第2ショット領域とが接する付記1〜5のいずれか1つに記載の半導体装置の製造方法。
(付記7)
前記第1の露光及び前記第2の露光は、前記第1ショット領域の前記第2ショット領域側の縁と、前記第2ショット領域の前記第1ショット領域側の縁とが、前記チップ領域の幅だけ離れている付記1〜5のいずれか1つに記載の半導体装置の製造方法。
(付記8)
前記第1ショット領域は、前記半導体ウエハの縁と交差する位置に配置される付記1〜7のいずれか1つに記載の半導体装置の製造方法。
(付記9)
前記半導体ウエハは、第1の膜を有し、前記フォトレジスト膜は、前記第1の膜上方に形成され、さらに、
前記第1の露光及び前記第2の露光により前記第1パターンが転写された前記フォトレジスト膜を現像して、レジストパターンを形成する工程と、
前記レジストパターンをマスクとし、前記第1の膜をパターニングして、目印を形成する工程と
を有する付記1〜8のいずれか1つに記載の半導体装置の製造方法。
(付記10)
前記第1の膜は、配線材料で形成されている付記9に記載の半導体装置の製造方法。
(付記11)
前記第1の露光、前記第2の露光、及び前記第3の露光は、前記半導体ウエハに複数の半導体チップを形成するために行われる露光工程に含まれ、さらに、
前記目印に基づいて、前記複数の半導体チップのうちの基準チップを特定する工程を有する付記9または10に記載の半導体装置の製造方法。
(付記12)
さらに、前記基準チップに基づいて、他の前記半導体チップを特定し、前記複数の半導体チップに試験を行なう工程を有する付記11に記載の半導体装置の製造方法。
(付記13)
半導体ウエハ上に形成され、一方向に複数並んだチップ領域と、
隣接する前記チップ領域同士の間に配置された間隙と、
前記間隙に形成された目印と
を有し、
前記複数並んだチップ領域のうちの第1チップ領域より前記半導体ウエハ内側では、前記チップ領域同士の間隙が第1の幅であり、前記第1チップ領域と、前記半導体ウエハ外側で前記第1チップ領域と隣接する第2チップ領域との間隙は、前記第1の幅より広い第2の幅であり、
前記目印は、前記第2の幅を持つ前記第1チップ領域と前記第2チップ領域との間隙に形成され、前記第1の幅を持つ間隙には形成されていない半導体装置。
(付記14)
半導体ウエハを準備する工程であって、
一方向に複数並んだチップ領域を含む、複数のチップ領域と、
前記一方向に複数並んだチップ領域について、隣接する前記チップ領域同士の間に配置された間隙と、
前記間隙に形成された目印と
を有し、
前記一方向に複数並んだチップ領域のうちの第1チップ領域より前記半導体ウエハ内側では、前記チップ領域同士の間隙が第1の幅であり、前記第1チップ領域と、前記半導体ウエハ外側で前記第1チップ領域と隣接する第2チップ領域との間隙は、前記第1の幅より広い第2の幅であり、
前記目印は、前記第2の幅を持つ前記第1チップ領域と前記第2チップ領域との間隙に形成され、前記第1の幅を持つ間隙には形成されていない、半導体ウエハを準備する工程と、
前記目印に基づいて、前記複数のチップ領域のうちの基準のチップ領域を特定する工程を有する半導体装置の製造方法。
(付記15)
さらに、前記基準のチップ領域に基づいて、他の前記チップ領域を特定し、前記複数のチップ領域について試験を行なう工程を有する付記14に記載の半導体装置の製造方法。
R1〜R3 目印形成領域
2、2A〜2H ショット領域
3 外周スクライブ領域
3a〜3d 外周スクライブ領域の辺
4 (外周スクライブ領域の)内側領域
5 チップ領域
6 (チップ領域間の)スクライブ領域
7、7A〜7C 目印パターン
8、8B〜8D カバーパターン
AR1、AR2 走査方向
EXA〜EXD 露光
9 無効チップを定める境界
Claims (5)
- 複数のチップ領域が形成された半導体ウエハ上において、
前記複数のチップ領域のうちでウエハ外周縁からウエハ内部に向かう同一の方向に隣接する第1チップ領域と、第2チップ領域と、第3チップ領域を有し、
前記方向において前記第2チップ領域より前記ウエハ内部側に隣接して第1の幅を有する間隙を空けて配置された前記第3チップ領域と、
前記方向において前記第2チップ領域より前記ウエハ外周縁側に隣接して前記第1の幅よりも広い第2の幅を有する間隙を空けて配置された前記第1チップ領域と、
前記間隙に形成される目印と、
を有し、
前記目印は、前記第2の幅を有する間隙に形成され、前記第1の幅を有する間隙には形成されていないことを特徴とする半導体装置。 - 前記第2の幅は、前記複数並んだチップ領域のうちの1つのチップ領域の前記方向に平行な方向の幅と前記第1の幅との和と等しいことを特徴とする請求項1記載の半導体装置。
- 前記第2の幅を有する間隙は、前記ウエハ外周縁近傍に配置されていることを特徴とする請求項1または2記載の半導体装置。
- 前記第2の幅を有する間隙は、前記ウエハ外周縁に接することを特徴とする請求項3記載の半導体装置。
- 前記第2の幅を有する間隙は、前記半導体ウエハ上に複数配置されていることを特徴とする請求項1乃至4いずれか1項記載の半導体装置。
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