JP6066952B2 - 半導体モジュールの製造方法 - Google Patents

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Description

この発明は、半導体チップと基板との接合に金属粒子ペーストを用いる、半導体モジュールの製造方法に関するものである。
半導体モジュールは、半導体チップと基板などから構成されている。半導体モジュールを製造する際に、接合材として金属粒子を含有したペースト材料を用いて、加熱と加圧により強固な接合層を形成する方法が実施されている。ペースト材料には、金属粒子と有機溶剤の他に金属粒子の保護膜が含まれている。この方法では、金属粒子を含むペーストは基板に印刷または塗布される。その後、半導体チップと基板は加熱および加圧され、接合が完了する(例えば特許文献1)。
金属の微粒子をペースト化するために、ペースト材料は、有機保護膜と有機溶媒が組み合わせられている。接合時には、加熱と加圧によりこれらの有機成分を効率よく揮発させる(例えば特許文献2)。有機成分の揮発が不十分であると、加圧により接合層の厚みにバラつきが生じるため、外周部と中央部にスペーサーを入れて接合層の厚みを調整する方法が提案されている(例えば特許文献3、4)。
特開2012-94873号公報 特許第4635230号公報 特開2008-10703号公報 特開2011-71301号公報
金属粒子は粒子径が微細になるほどサイズ効果により低融点化し、室温でも金属粒子の間で反応が引き起こされる。金属粒子を安定化して保存するため、金属粒子ペーストは溶剤中に保護膜を付与した状態におかれている。金属粒子による接合を行う際には、この溶剤および保護膜を揮発させて除去し、金属粒子間の反応性を高める。このように金属の微粒子を焼結させる接合方法では、金属粒子ペーストに含まれている有機溶剤と有機保護膜を脱離させる必要がある。
有機溶剤や有機保護膜などの有機物は加熱により接合のプロセス中に金属粒子ペーストから揮発する。このような過程があるため、スペーサーなどの通気性の悪い材料を接合層の内部に使用した場合、その設置場所にガス溜まりが出来易くなり、金属接合層の緻密性が低下する。この発明はこのような課題を解決するためになされたものであり、高い信頼性が得られる接合方法の提供を目的にしている。
この発明に係る半導体モジュールの製造方法は、導板が形成されている絶縁基板のチップエリアに、有機成分を含有する金属粒子ペーストを塗布する第1工程と、金属粒子ペーストが塗布された絶縁基板に金属の発泡体を金属粒子ペーストと当接するように載置する第2工程と、発泡体が載置された絶縁基板を乾燥する第3工程と、乾燥された絶縁基板に、裏面に電極が形成されている半導体チップを裏面側を基板側に向けて搭載する第4工程と、絶縁基板に搭載された半導体チップを加圧しながら加熱し、絶縁基板と半導体チップを接合する第5工程と、を備えている。
この発明によれば、金属の発泡体をペースト印刷部の外周に載置することにより効率良く有機揮発物を外部へ排出する。同時に加熱および加圧により発泡体材料は緻密化して強固な接合層を形成する。
本発明の実施の形態にかかわる半導体モジュールの構成を示す断面図である。 本発明の実施の形態1にかかわるプロセスフローを示す図である。 本発明の実施の形態1にかかわる金属発泡体の配置を示す平面図である。 図4Aは本発明の実施の形態1にかかわる金属発泡体の配置を示す第1の断面図である。図4Bは本発明の実施の形態1にかかわる金属発泡体の配置を示す第2の断面図である。 図5Aは比較例にかかわる接合層の焼結前の構造を示す図である。図5Bは比較例にかかわる接合層の焼結後の構造を示す図である。 図6Aは本発明の実施の形態2にかかわる金属発泡体の構造を示す平面図である。図6Bは本発明の実施の形態2にかかわる金属発泡体の構造を示す側面図である。 図7Aは本発明の実施の形態3にかかわる金属発泡体の構造を示す平面図である。図7Bは本発明の実施の形態3にかかわる金属発泡体の構造を示す側面図である。 図8Aは本発明の実施の形態4にかかわる金属発泡体の構造を示す平面図である。図8Bは本発明の実施の形態4にかかわる金属発泡体の構造を示す側面図である。 図9Aは本発明の実施の形態5にかかわる金属発泡体の構造を示す平面図である。図9Bは本発明の実施の形態5にかかわる金属発泡体の構造を示す側面図である。 本発明の実施の形態6にかかわるプロセスフローを示す図である。
本発明の実施の形態に係る半導体モジュールについて、図を参照しながら以下に説明する。なお、各図において、同一または同様の構成部分については同じ符号を付している。各図間の図示では、対応する各構成部のサイズや縮尺はそれぞれ独立している。例えば構成の一部を変更した断面図の間で、変更されていない同一構成部分を図示する際に、同一構成部分のサイズや縮尺が異なっている場合もある。また、半導体モジュールの構成は、実際にはさらに複数の部材を備えているが、説明を簡単にするため、説明に必要な部分のみを記載し、他の部分については省略している。
実施の形態1.
本発明の実施の形態にかかわる半導体モジュールについて、図を参照して説明する。図1に、半導体モジュール100の全体構成を示す。半導体モジュール100は、半導体チップ2、絶縁基板5、封止樹脂部材11、ボンディングワイヤ12、導電端子(またはリードフレーム)13、ケース14、放熱部材15などから構成されている。半導体チップ2、絶縁基板5、ボンディングワイヤ12、導電端子13および放熱部材15は封止樹脂部材11で封止されている。絶縁基板5は、表側導板(または導電パターン)5pと絶縁セラミック5sと裏側導板(または導電パターン)5qより成る。半導体チップ2には電力用トランジスタ2aや電力用ダイオード2bが含まれる。絶縁基板5にはDBC(登録商標:Direct Bonded Copper)基板などが用いられる。
電力用トランジスタ2aには、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)などが用いられる。電力用トランジスタ2aと電力用ダイオード2bは逆並列に接続されている。半導体モジュール100は導電端子13などを使って外部機器に接続される。パッケージタイプの半導体モジュール100は、ワイヤボンディングの終わった仕掛品を金型にセットして、熱硬化性のエポキシ樹脂を流し込んで成形されている。半導体チップ2と絶縁基板5の間には接合層4が形成されている。
半導体チップ2は、珪素(Si)によって形成されたものの他、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成したものも好適に使用することができる。ワイドバンドギャップ半導体としては、炭化珪素(SiC)、窒化ガリウム系材料またはダイヤモンドなどがある。ワイドバンドギャップ半導体を用いた場合、許容電流密度が高く、電力損失も低いため、電力用半導体チップを用いた半導体モジュールの小型化が可能となる。
図2は本発明の実施の形態1による接合プロセスフローを示す図である。先ず、工程Aで示すように、絶縁基板5を用意する。絶縁セラミック5s(および絶縁基板5)は、表面となる第一主面5aに、表側余白5cを残して、表側導板(第一導板)5pが接合されている。同様に、絶縁セラミック5s(および絶縁基板5)は、裏面となる第二主面5bに、裏側余白5dを残して、裏側導板(第二導板)5qが接合されている。表側導板5pおよび裏側導板5qはろう材等を用いてあらかじめ絶縁セラミック5sと一体化されている。表側導板5pおよび裏側導板5qには、銅、アルミニウム等の電気および熱の良導体を用いることができる。半導体チップ2は表側導板5pに接合される。表側導板5pは放熱部材15と接合される。絶縁基板5(および表側導板5p)のチップエリア5tに半導体チップ2が搭載される。通常、チップエリア5tは角型形状を有する。
工程Bは、金属粒子ペースト1を下部被接合材となる表側導板5p(絶縁基板5)に印刷した状態を示している。チップエリア5tに塗布される金属粒子ペーストの金属粒子としては、Au, Ag, Cu, Ni, Ptなどの微粒子が候補として挙げられる。中でも、価格、熱伝導率、電気伝導率、粒子安定性などの総合的な観点から、Agの微粒子が最も望ましい。金属粒子の直径はナノオーダーからミクロンオーダーである。金属粒子の形状に関しては、球状が望ましいが、その限りでは無い。下部被接合材(表側導板5p)は、Au, Ag, Cu, Ni, Ptで構成されている必要がある。下部被接合材の大きさや形状はチップサイズやモジュールの構成によって異なる。
金属粒子ペースト1の塗布方法には、スクリーン印刷法、ディスペンス法、インクジェット法、グラビア印刷法などが挙げられる。中でも、メタルスクリーンを用いたスクリーン印刷法で行うのが望ましい。 工程Cは、金属発泡体3を金属粒子ペースト1の外周部へ載置した状態を示している。金属粒子ペースト1は金属発泡体3と当接している。金属発泡体3は、金属粒子ペースト1の金属粒子と同じ材料か、被接合材料および金属粒子ペーストと合金化出来る材料で形成され、かつmmオーダー以下の空隙径を有し、通気性が確保されている。金属発泡体3は、例えば、台所にある発泡ポリウレタン材料が金属材料に置き換わったような構造をしている。金属発泡体3は、加熱および加圧した後に金属粒子ペーストの焼結体と同じ厚みか、やや厚くなるように、初期厚みと空隙率が決定されている。
工程Dは金属粒子ペースト1を乾燥させるプロセスを示している。乾燥プロセスは接合時における溶剤の飛散を抑制し、加熱加圧時の焼結促進を助ける働きがある。乾燥プロセスは、溶剤のみを除去できる温度(50℃〜150℃)と時間(1分〜120分)の範囲で行う。
金属粒子ペーストの乾燥には、熱風循環式乾燥炉、ホットプレートなどを使用する。熱風循環式乾燥炉は装置内に送風機構を有する。乾燥雰囲気は、大気または窒素などの非酸素雰囲気下で行い、基板材料および金属粒子ペースト含有物の種類によって使い別ける。金属発泡体3は乾燥ペースト1dの全周を囲んでいる(図3参照)。
乾燥後に、工程Eに示すように、上部被接合材となる半導体チップ2を乾燥ペースト1dおよび金属発泡体3の上に裏面側を基板側に向けて搭載する。半導体チップ2の裏面にはチップ裏面電極2uが形成されている。このとき、金属発泡体3の一部に半導体チップ2のチップ裏面電極2uの端部が重なるように配置する。チップ裏面電極2uの面積は、金属粒子ペースト1(または乾燥ペースト1d)と金属発泡体3との合同面積と同じかやや大きいことが望ましい。金属粒子ペースト1の面積と金属発泡体3の面積の和が上部被接合材の面積よりも小さい場合は上部被接合材の外周が加圧されるため、割れなどの要因となる。また、金属発泡体3の上に上部被接合材が無い場合は、金属発泡体3は変形せず接着もされていないため、後工程で残渣物となり不具合の原因になる。
その後、仕掛品である絶縁基板5に搭載された半導体チップ2を加圧(1MPa以上50MPa以下)しながら加熱(200℃以上500℃以下)する。加熱時間は、1分以上120分以下とする。この時、金属粒子ペーストに含まれている有機保護膜および還元剤などの有機揮発物1aが脱離する。脱離した還元剤は接合層を通って外部へ排出される過程で金属発泡体3と下部被接合材(絶縁基板5)と上部被接合材(半導体チップ2)との界面を還元する。このことから、還元雰囲気下で加熱および加圧すること無く、工程Fに示すような接合層4が形成される。このメカニズムによって、加熱温度を上げると金属発泡体3が軟化し、この状態で加圧することで金属間の隙間が埋まって密になる。同時に金属間で固相拡散が誘起されて、原子レベルでの接合が生じて、緻密で強固な金属層となる。
接合層4は、金属焼結体6とペースト焼結体7から構成されている。ペースト焼結体7は、金属粒子ペースト1が焼結した結果、生じる焼結体である。金属焼結体6は、金属発泡体3が金属粒子ペースト1と合金化したものである。金属焼結体6とペースト焼結体7は強固に結合している。接合層4の外周部は密度が疎なペースト焼結体7(空隙率10%以上)から密度が密な金属焼結体6(空隙率10%未満)に変化している。すなわち、接合層4が有する発泡体の焼結体(金属焼結体6)は、接合層4が有する金属粒子の焼結体(ペースト焼結体7)の外側に配設され、金属粒子の焼結体(ペースト焼結体7)を構成する金属粒子と合金化している。
本実施の形態では、絶縁基板5に載置された金属発泡体3は、金属粒子ペースト1の全周を囲んでいる。図3は本実施の形態にかかわる金属発泡体3の形態を表している平面図である。金属発泡体3は乾燥ペースト1dの全周にわたって配置されている。乾燥ペースト1dは工程Eと工程Fに示した焼結プロセスによって密度が疎なペースト焼結体7(空隙率10%以上)に変化する。金属発泡体3は焼結プロセスによって密度が密な金属焼結体6(空隙率10%未満)に変化する。
半導体チップ2は金属発泡体3の一部にチップ裏面電極2uの端部が重なるように配置される。図4Aは、チップ裏面電極2uの面積が、金属粒子ペースト1と金属発泡体3との合同面積と同じ場合を表している。図4Bは、チップ裏面電極2uの面積が、金属粒子ペースト1と金属発泡体3との合同面積よりも小さい場合を表している。どちらの場合も金属焼結体6とペースト焼結体7は強固に結合している。ペースト焼結体7は金属焼結体6よりも密度が疎であるが、金属焼結体6が密な状態であるため、冷熱衝撃による材料の伸縮に対するクラック進展を抑制することができ、高い信頼性を有する接合が得られる。
比較のために、金属発泡体3を使わないで、金属微粒子単独で接合した場合の金属焼結体の形態を説明する。この場合、図5Aに示されているように半導体チップ2は絶縁基板5に形成された乾燥した金属粒子ペースト1に載置される。その後、仕掛品を加圧(1MPa以上50MPa以下)しながら加熱(200℃以上500℃以下)する。加熱時間は、1分以上120分以下とする。この時、金属粒子ペーストに含まれる有機保護膜および還元剤が脱離する。
ペースト焼結体7は空隙率が高いため、冷熱衝撃による材料の伸縮に対してクラック9が進展しやすい(図5B参照)。
実施の形態2.
加熱時および加圧時には、高い応力が被接合材に加わるため、それが接合層のクラック進展を引き起こす原因となる。そこで意図的にクラック進展が許容される領域を作り、応力緩和出来る構造も有効である。すなわち、ここでは金属発泡体の内周部の高さを外周部の高さより高くする。本実施の形態では、金属発泡体の形状を図6Aのように厚みを変えて段差を付けている。この断面は図6Bのように凹凸形状を有しており、金属発泡体外側3oが薄くなっている。金属発泡体内側3iの厚みは、金属粒子ペースト1の焼結体と同じ厚みか、またはやや厚くなるように空隙率および厚みを調整する。
金属発泡体の形状による違い以外は、実施の形態1と同じプロセスで接合を行う。金属発泡体外側3oは金属発泡体内側3iと同じ空隙率であれば、その厚みは金属粒子ペーストの焼結体の厚み以上で、金属発泡体外側3oの初期厚み未満であればよい。この状態で加熱および加圧を実施すると、金属発泡体内側3iを含んだ接合層内側は緻密になる。一方で、金属発泡体外側3oは疎な状態となり、クラック進展を許可する緩衝領域として機能する。応力緩和時に発生するクラック進展は金属発泡体外側3oまでに抑えられて金属発泡体内側3iより内へは進展しない。
実施の形態3.
加熱時および加圧時には、高い応力が被接合材に加わるため、それが接合層のクラック進展を引き起こす原因となる。そこで意図的にクラック進展が許容される領域を作り、応力緩和する構造も考えられる。クラックの進展は、被接合材が四角形の場合、4隅から進行するため、発泡体を角型形状を有するチップエリアの四隅に分けて載置する。実施の形態3では、図7Aと図7Bのように、四角形の被接合材の4隅にL字金属発泡体3bを分けて載置して強固な接合層を作るようにしている。L字金属発泡体3bは金属粒子ペースト1の焼結体の厚みと同じか、やや厚くなるように充填率および厚みを調整する。この状態で加熱および加圧すると、金属発泡体は疎な状態になり、この部分がクラック進展の許可領域となる。L字金属発泡体3bは各々がL字形状を有する。
実施の形態4.
四角形の被接合材を加熱および加圧した場合、応力緩和は四角形の四隅から進展し易い傾向がある。本実施の形態では、金属発泡体3の形状に先に述べた応力緩和の許可領域を設ける。すなわち図8Aと図8Bのように、四角形の被接合材の四隅にL字金属発泡体3bと四角形金属発泡体3aとを設置する。この結果、本実施の形態にかかわる金属発泡体は、内部側が隅側よりも高くなっている。四角形金属発泡体3aはL字金属発泡体3bのL字の内側に内接している。L字金属発泡体3bは金属粒子ペースト1の焼結体の厚みと同じか、やや厚くなるように充填率および厚みを調整する。一方、四角形金属発泡体3aは、焼結体の厚み以上で、L字金属発泡体3bの初期厚み未満であればよい。この状態で加熱および加圧すると、四角形金属発泡体3aは疎な状態になり、この部分がクラック進展の許可領域となる。クラック進展はL字金属発泡体3bより内側へは抑制される。
実施の形態5.
実施の形態5では、図9Aと図9Bに示すように、四角形の被接合材の対角線に垂直になるように直方体形状を有する縦長金属発泡体3cを配置する。この時、金属粒子ペーストは接合面の全面に印刷または塗布された状態である。縦長金属発泡体3cは、実施の形態1にかかわるプロセスフローにあるように金属粒子ペーストを印刷後、印刷面の上部からマウントする。この縦長金属発泡体3cの厚みは、金属粒子ペースト1の最終焼結体厚みと同じか10%の範囲で厚くなるように充填率および厚みを調整されている。加熱および加圧を実施して、縦長金属発泡体3cの外側四隅からのクラック進展を止めるような構造としている。
実施の形態6.
図10は本発明の実施の形態6による接合プロセスフローを示す図である。この実施の形態では、金属発泡体を金属粒子ペースト1とは異なる金属種で作製する。例えば、金属粒子ペースト1をAgペーストとし、金属発泡体3をSn(異種金属発泡体3d)から構成する。また、上部被接合材(チップ裏面電極2u)をTi/Ni/Au、下部被接合材(表側導板5p)をCuとする。この場合、SnはAgとAg3Sn相を形成し、強固な接合層が得られる。また、上部被接合材のAuはSnへ固溶して下地のNiとNi3Sn4合金相を形成する。下部被接合材のCuはCu6Sn5合金相やCu3Sn合金相を形成する。金属発泡体のSn単独相が残らないか、または初期から体積の50%以上の部分が合金化していることが望ましい。上記の条件の場
合、最終の接合層の厚さは50um以下にすることが望ましい。
なお、本発明は、その発明の範囲内において、実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
1 金属粒子ペースト、1a 有機揮発物、1d 乾燥ペースト、2 半導体チップ、2a 電力用トランジスタ、2b 電力用ダイオード、2u チップ裏面電極、3 金属発泡体、3a 四角形金属発泡体、3b L字金属発泡体、3c 縦長金属発泡体、3d 異種金属発泡体、3i 金属発泡体内側、3o 金属発泡体外側、4 接合層、5 絶縁基板、5a 第一主面、5b 第二主面、5c 表側余白、5d 裏側余白、5s 絶縁セラミック、5t チップエリア、5p 表側導板、5q 裏側導板、6 金属焼結体、7 ペースト焼結体、9 クラック、11 封止樹脂部材、12 ボンディングワイヤ、13 導電端子、14 ケース、15 放熱部材、100 半導体モジュール

Claims (9)

  1. 導板が形成されている絶縁基板のチップエリアに、有機成分を含有する金属粒子ペーストを塗布する第1工程と、
    前記金属粒子ペーストが塗布された絶縁基板に金属の発泡体を前記金属粒子ペーストと当接するように載置する第2工程と、
    前記発泡体が載置された絶縁基板を乾燥する第3工程と、
    前記乾燥された絶縁基板に、裏面に電極が形成されている半導体チップを裏面側を基板側に向けて搭載する第4工程と、
    前記絶縁基板に搭載された半導体チップを加圧しながら加熱し、前記絶縁基板と前記半導体チップを接合する第5工程と、を備えている半導体モジュールの製造方法。
  2. 前記第2工程で絶縁基板に載置された発泡体は、前記金属粒子ペーストの全周を囲んでいることを特徴とする請求項1に記載の半導体モジュールの製造方法。
  3. 前記第2工程で絶縁基板に載置された発泡体は、内周部の高さが外周部の高さより高くなっていることを特徴とする請求項2に記載の半導体モジュールの製造方法。
  4. 前記絶縁基板のチップエリアは、角型形状を有することを特徴とする請求項1に記載の半導体モジュールの製造方法。
  5. 前記第2工程で絶縁基板に載置された発泡体は、前記角型形状を有するチップエリアの四隅に分かれて載置されていることを特徴とする請求項4に記載の半導体モジュールの製造方法。
  6. 前記チップエリアの四隅に分かれて載置されている発泡体は、各々がL字形状を有することを特徴とする請求項5に記載の半導体モジュールの製造方法。
  7. 前記チップエリアの四隅に分かれて載置されている発泡体は、内部側が隅側よりも高くなっていることを特徴とする請求項5に記載の半導体モジュールの製造方法。
  8. 前記チップエリアの四隅に分かれて載置されている発泡体は、各々が直方体形状を有することを特徴とする請求項5に記載の半導体モジュールの製造方法。
  9. 前記絶縁基板に載置される金属の発泡体と前記金属粒子ペーストに含まれている金属粒子は、異種金属からなることを特徴とする請求項1から8のいずれか1項に記載の半導体モジュールの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593851B2 (en) 2017-04-28 2020-03-17 Nichia Corporation Metal powder sintering paste, method for producing the same, and method for producing conductive material

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098219A (ja) * 2015-03-18 2018-06-21 株式会社日立製作所 半導体装置及びその製造方法。
JP2017092389A (ja) * 2015-11-16 2017-05-25 シャープ株式会社 半導体装置
JP6619661B2 (ja) * 2016-02-04 2019-12-11 株式会社日立製作所 半導体装置、並びに半導体装置の製造方法
US9532448B1 (en) * 2016-03-03 2016-12-27 Ford Global Technologies, Llc Power electronics modules
CN106098564A (zh) * 2016-06-17 2016-11-09 重庆大学 用SiC作为基片的大功率半导体封装构造及其方法
JP7072462B2 (ja) 2018-07-30 2022-05-20 株式会社日立製作所 半導体装置、焼結金属シートおよび焼結金属シートの製造方法
WO2021130989A1 (ja) * 2019-12-26 2021-07-01 三菱電機株式会社 パワーモジュールおよび電力変換装置
NL2027068B1 (en) 2020-12-08 2022-07-07 Stichting Chip Integration Tech Centre Integrated circuit comprising improved die attachment layer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635230B2 (ja) * 2005-01-20 2011-02-23 日産自動車株式会社 接合方法及び接合構造
WO2012004876A1 (ja) * 2010-07-08 2012-01-12 三菱電機株式会社 接合体およびそれを備えた半導体装置、ならびに、接合方法およびそれを用いた製造方法
JP2012129330A (ja) * 2010-12-15 2012-07-05 Hitachi Automotive Systems Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593851B2 (en) 2017-04-28 2020-03-17 Nichia Corporation Metal powder sintering paste, method for producing the same, and method for producing conductive material

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