JP2015153881A - 半導体接合方法 - Google Patents
半導体接合方法 Download PDFInfo
- Publication number
- JP2015153881A JP2015153881A JP2014025812A JP2014025812A JP2015153881A JP 2015153881 A JP2015153881 A JP 2015153881A JP 2014025812 A JP2014025812 A JP 2014025812A JP 2014025812 A JP2014025812 A JP 2014025812A JP 2015153881 A JP2015153881 A JP 2015153881A
- Authority
- JP
- Japan
- Prior art keywords
- bonding material
- conductive bonding
- conductive
- semiconductor chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
Landscapes
- Die Bonding (AREA)
Abstract
【課題】金属ナノ接合材を焼結する時の揮発ガスや体積収縮によるボイドの発生や接合部の膜厚が不均一となることを防止する半導体接合方法を提供する。【解決手段】半導体チップ5を固定する支持体の接合領域上に、金属ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材1を、半導体チップ5の接合部の大きさ以上となるように塗布した後、加熱して仮硬化させる第1工程と、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材2を、第1導電性接合材1の上面に塗布する第2工程と、半導体チップ5を、接合部の全面が第1導電性接合材1の上面に接し、接合部の周囲の少なくとも一部が第2導電性接合材2と接するようにダイボンドする第3工程と、第1導電性接合材1と第2導電性接合材2を同時に加熱して硬化させる第4工程を有する半導体接合方法。【選択図】図1
Description
本発明は、パワー半導体装置等において、主として通電や放熱の機能を有するリードフレームや基板等と半導体チップを、金属ナノ粒子を含む導電性接合材を用いて接合する半導体接合方法に関するものである。
リードフレームや基板の上に半導体チップを接合する場合、Pbを85%以上含有するSn−Pb系高融点半田材が広く用いられている一方、近年では環境保全の観点からPbフリー化の動きが活発化している。
また、昨今のエコブームを背景に電力損失を低減する効果のあるSiCやGaNといった次世代パワー半導体の開発も活発化しているが、これらの材料を用いた半導体素子の特徴の一つである250℃以上の高温領域における動作を可能とするためには、導電性接合材についてもより高い耐熱性が要求される。
そして、従来の高融点半田材やPbフリー半田材では、その要求を満足できないため、従来利用してきた材料とは異なる接合材や接合方法の開発が進められている。
そして、従来の高融点半田材やPbフリー半田材では、その要求を満足できないため、従来利用してきた材料とは異なる接合材や接合方法の開発が進められている。
例えば、特許文献1(特開2005−32834号公報)では、液相拡散接合法によって次世代パワー半導体に対応する300℃以上の耐熱接合を可能とする接合技術が開示されている。
しかし、この接合技術は、接合プロセスにおいて450〜650℃の高温、真空状態で加圧しながら3時間程度保持する必要があるため、生産性の面で難点が多く存在し、また、450〜650℃の高温、真空状態とすることで半導体チップ表面の配線パターン等にダメージが発生するおそれがあるため、信頼性の面でも懸念材料が多い。
しかし、この接合技術は、接合プロセスにおいて450〜650℃の高温、真空状態で加圧しながら3時間程度保持する必要があるため、生産性の面で難点が多く存在し、また、450〜650℃の高温、真空状態とすることで半導体チップ表面の配線パターン等にダメージが発生するおそれがあるため、信頼性の面でも懸念材料が多い。
そこで、200℃程度の低温加熱により高耐熱接合(例えば、Agを主成分とした材料の場合960℃程度)を可能とする金属ナノ粒子を用いた導電性接合材の開発が進められ、そのような導電性接合材を利用した接合技術についても様々な検討がなされている。
ここで、金属ナノ粒子を用いた導電性接合材(以下「金属ナノ接合材」という。)について説明すると、5〜100nmサイズの金属ナノ粒子と、これらが常温で凝集してしまうことを防止するために各金属ナノ粒子の周囲を被覆する有機分散剤と、有機溶剤からなるものである。
この金属ナノ接合材は、量子サイズ効果により融点よりはるかに低い温度で焼結が可能であるとともに、焼結後は有機分散剤と有機溶剤が揮発して完全に金属化してしまうことから、その金属固有の融点に相当する耐熱性、電気抵抗値、放熱性を有するものとなる。
そのため、融点が高く、電気抵抗値が低く、放熱性が高い材料(例えば、Ag、Au、Cu)を選択することによって、パワー半導体等のさらなる性能向上や信頼性向上を達成できる接合が可能になるものと期待されている。
ここで、金属ナノ粒子を用いた導電性接合材(以下「金属ナノ接合材」という。)について説明すると、5〜100nmサイズの金属ナノ粒子と、これらが常温で凝集してしまうことを防止するために各金属ナノ粒子の周囲を被覆する有機分散剤と、有機溶剤からなるものである。
この金属ナノ接合材は、量子サイズ効果により融点よりはるかに低い温度で焼結が可能であるとともに、焼結後は有機分散剤と有機溶剤が揮発して完全に金属化してしまうことから、その金属固有の融点に相当する耐熱性、電気抵抗値、放熱性を有するものとなる。
そのため、融点が高く、電気抵抗値が低く、放熱性が高い材料(例えば、Ag、Au、Cu)を選択することによって、パワー半導体等のさらなる性能向上や信頼性向上を達成できる接合が可能になるものと期待されている。
しかし、金属ナノ接合材は、加熱により有機分散剤と有機溶剤が揮発するため、接合材を構成する組成比率が加熱前後で大きく変化してしまうという特性を有している。
そして、リードフレームや基板と半導体チップとの間に金属ナノ接合材が挟まれた状態において加熱すると、有機分散剤と有機溶剤が揮発する際に逃げきれなかった揮発ガスがボイドとして発生したり(特に大面積半導体チップの中央部)、硬化時の体積収縮によって焼結後の膜厚が不均一になったりするなどの課題があった。
金属ナノ接合材の焼結後にボイドが存在すると、裏面電極を有する半導体チップに適用した場合に熱抵抗が増加することで電力損失が大きくなり、膜厚が均一でないと、温度サイクルによってクラックや層間剥離が発生し易く信頼性が低下するなど、製品の性能や品質等に大きな影響を与えることとなる。
そして、リードフレームや基板と半導体チップとの間に金属ナノ接合材が挟まれた状態において加熱すると、有機分散剤と有機溶剤が揮発する際に逃げきれなかった揮発ガスがボイドとして発生したり(特に大面積半導体チップの中央部)、硬化時の体積収縮によって焼結後の膜厚が不均一になったりするなどの課題があった。
金属ナノ接合材の焼結後にボイドが存在すると、裏面電極を有する半導体チップに適用した場合に熱抵抗が増加することで電力損失が大きくなり、膜厚が均一でないと、温度サイクルによってクラックや層間剥離が発生し易く信頼性が低下するなど、製品の性能や品質等に大きな影響を与えることとなる。
そこで、特許文献2(特許第5331113号公報)では、図4(a)に示されるように、基板(1)の電極(2a)の上面に導電ペースト材料が塗布されて導電ペースト材料部(44)が形成され、図4(b)に示されるように、導電ペースト材料部(44)を覆うように金属ナノ粒子ペースト材料が電極(2a)、(2b)上に塗布されて接合材料部(13a)、(13b)が形成され、図4(c)に示されるように、導電ペースト材料が半硬化する温度で加熱され導電ペースト材料部(44)のみが半硬化して凸部(43)が形成され、図4(d)に示されるように、電子部品(3)が搭載ツール(16)で保持されて、接合材料部(13a)、(13b)上に載置され、図4(e)に示されるように、電子部品(3)の電極(21a)が凸部(43)の上端に当接するまで押し付けられ、図4(f)に示されるように、熱処理によって半硬化状態の凸部(43)及び接合材料部(13a)、(13b)の硬化が行われて接合部(15a)、(15b)が形成されることで、凸部(43)によって電極の間隔を確保するとともに、接合材料部(13a)から発生するガスを効率よく外部へ逃がすことができるようにしている。(特に、段落0082〜0087を参照。)
しかし、発明者らが特許文献2に記載の実施の形態2に基づいて実験を繰り返した結果、半硬化状態の凸部43によって接合材料部13aから発生するガスを効率よく外部へ逃がすことができるとは限らず、逆に先に硬化する凸部43により確保される間隔より接合材料部13aが体積収縮する場合には、ヒケ等の未接合部分(ボイド)が生じてしまう問題点を確認した。
本発明は、このような問題点を解決し、金属ナノ接合材を焼結する時の揮発ガスや体積収縮によるボイドの発生や接合部の膜厚が不均一となることの防止を目的とするものである。
請求項1に係る発明は、半導体接合方法において、半導体チップを固定する支持体の接合領域上に、金属ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材を、前記半導体チップの接合部の大きさ以上となるように塗布した後、加熱して仮硬化させる第1工程と、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材を、前記第1導電性接合材の上面に塗布する第2工程と、前記半導体チップを、前記接合部の全面が前記第1導電性接合材の上面に接し、前記接合部の周囲の少なくとも一部が前記第2導電性接合材と接するようにダイボンドする第3工程と、前記第1導電性接合材と前記第2導電性接合材を同時に加熱して硬化させる第4工程を有することを特徴とする。
請求項2に係る発明は、請求項1に記載の半導体接合方法において、前記第2導電性接合材の粘度が5mPa・s〜10Pa・sであることを特徴とする。
請求項3に係る発明は、請求項1又は2に記載の半導体接合方法において、前記第1導電性接合材の金属重量濃度が70〜99重量%、前記第2導電性接合材の金属重量濃度が40〜70重量%であることを特徴とする。
請求項4に係る発明は、請求項1ないし3に記載の半導体接合方法において、前記第1工程の後に前記第1導電性接合材の上面を研磨又は平坦面で加圧してレベリングする工程を有することを特徴とする。
請求項1に係る発明の半導体接合方法によれば、半導体チップを固定する支持体の接合領域上に、金属ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材を、前記半導体チップの接合部の大きさ以上となるように塗布した後、加熱して仮硬化させる第1工程によって、第1導電性接合材の有機分散剤及び有機溶剤がある程度揮発するので、第4工程において第1導電性接合材と前記第2導電性接合材を同時に加熱して硬化させる際に、第1導電性接合材から多量の有機分散剤及び有機溶剤が揮発することがなく、第1導電性接合材の体積収縮を小さくすることができるので、硬化後にボイドがなく、均一な膜厚の接合部を有する接合体を得ることができる。
また、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材を、前記第1導電性接合材の上面に塗布する第2工程と、前記半導体チップを、前記接合部の全面が前記第1導電性接合材の上面に接し、前記接合部の周囲の少なくとも一部が前記第2導電性接合材と接するようにダイボンドする第3工程によって、半導体チップの接合部全面が第1導電性接合材の上面に接するとともに、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材が半導体チップと第1導電性接合材の間に介在して接着剤的な役割を果たすので、接合体の電気抵抗値を下げることができるとともに、熱伝導度を上げることができる。
また、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材を、前記第1導電性接合材の上面に塗布する第2工程と、前記半導体チップを、前記接合部の全面が前記第1導電性接合材の上面に接し、前記接合部の周囲の少なくとも一部が前記第2導電性接合材と接するようにダイボンドする第3工程によって、半導体チップの接合部全面が第1導電性接合材の上面に接するとともに、金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材が半導体チップと第1導電性接合材の間に介在して接着剤的な役割を果たすので、接合体の電気抵抗値を下げることができるとともに、熱伝導度を上げることができる。
請求項2に係る発明の半導体接合方法によれば、第2導電性接合材の粘度が5mPa・s〜10Pa・sであるので、半導体チップをダイボンドする第3工程において、第1導電性接合材の上面に塗布された第2導電性接合材の上に半導体チップを載せた時に、特に加圧することなく重力のみで第2導電性接合材が押し出されて、接合部の全面が第1導電性接合材の上面に良好に接するという効果を奏する。
請求項3に係る発明の半導体接合方法によれば、第1導電性接合材の金属重量濃度が70〜99重量%であるため、第1工程における仮硬化時及び第4工程における加熱硬化時において、第1導電性接合材から揮発するガスが少なく、体積収縮も少ないという効果がある。
また、第2導電性接合材の金属重量濃度が40〜70重量%であるので、第2導電性接合材を塗布する第2工程及び半導体チップをダイボンドする第3工程において、第2導電性接合材の取り扱いが容易であるという効果を奏する。
また、第2導電性接合材の金属重量濃度が40〜70重量%であるので、第2導電性接合材を塗布する第2工程及び半導体チップをダイボンドする第3工程において、第2導電性接合材の取り扱いが容易であるという効果を奏する。
請求項4に係る発明の半導体接合方法によれば、第1工程の後に第1導電性接合材の上面を研磨又は平坦面で加圧してレベリングする工程を有することによって、仮硬化させた第1導電性接合材の上面が平坦化され、第1導電性接合材と半導体チップの接合部が密着し易くなるので、より良好な接合状態を得ることができるという効果を奏する。
さらに、第1導電性接合材と半導体チップの接合部が密着すると、第2導電性接合材の押し出される量が増えるので、第2工程における第2導電性接合材の塗布量を減らすことができる。
さらに、第1導電性接合材と半導体チップの接合部が密着すると、第2導電性接合材の押し出される量が増えるので、第2工程における第2導電性接合材の塗布量を減らすことができる。
以下、実施例によって本発明の実施形態を説明する。
図1(a)〜(d)は、本発明の半導体接合方法の工程を示す図である。
なお、図面の記載は模写的なものであり、厚みと平面寸法の比率、各層の厚みの比率等は現実のものとは異なる。
なお、図面の記載は模写的なものであり、厚みと平面寸法の比率、各層の厚みの比率等は現実のものとは異なる。
<第1工程>
図1(a)に示すように、基板となるリードフレーム3の銀メッキ層4の上面に銀ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材1を、約40μmの厚みで半導体チップ5の接合部の大きさ以上(2.0mm×2.5mm)となるようにスクリーン印刷により塗布し、その後大気開放型のホットプレート上で100℃×3分程度加熱することで溶剤を飛ばし仮硬化させる。
なお、リードフレーム3は、例えば銅を主成分とする合金からなり、半導体チップ5と接合される領域には銀めっき層4が施されている。
また、第1導電性接合材1は、平均粒径60nmの銀ナノ粒子と、これらが常温で凝集してしまうことを防止するために銀ナノ粒子の周りを覆う有機分散剤と、有機溶剤からなっており、金属含有量は80〜85重量%、粘度は70〜120Pa・sである。
図1(a)に示すように、基板となるリードフレーム3の銀メッキ層4の上面に銀ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材1を、約40μmの厚みで半導体チップ5の接合部の大きさ以上(2.0mm×2.5mm)となるようにスクリーン印刷により塗布し、その後大気開放型のホットプレート上で100℃×3分程度加熱することで溶剤を飛ばし仮硬化させる。
なお、リードフレーム3は、例えば銅を主成分とする合金からなり、半導体チップ5と接合される領域には銀めっき層4が施されている。
また、第1導電性接合材1は、平均粒径60nmの銀ナノ粒子と、これらが常温で凝集してしまうことを防止するために銀ナノ粒子の周りを覆う有機分散剤と、有機溶剤からなっており、金属含有量は80〜85重量%、粘度は70〜120Pa・sである。
<第2工程>
図1(b)に示すように、仮硬化させた第1導電性接合材1を覆うような大きさ(2.5mm×3.0mm)で、銀ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材2を、スクリーン印刷又はディスペンス等の方法で塗布する。
なお、第2導電性接合材2は、平均粒径12nmの銀ナノ粒子と、これらが常温で凝集してしまうことを防止するために銀ナノ粒子の周りを覆う有機分散剤と、有機溶剤からなり、金属含有量は62〜67重量%、粘度は7〜11mPa・sである。
図1(b)に示すように、仮硬化させた第1導電性接合材1を覆うような大きさ(2.5mm×3.0mm)で、銀ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材2を、スクリーン印刷又はディスペンス等の方法で塗布する。
なお、第2導電性接合材2は、平均粒径12nmの銀ナノ粒子と、これらが常温で凝集してしまうことを防止するために銀ナノ粒子の周りを覆う有機分散剤と、有機溶剤からなり、金属含有量は62〜67重量%、粘度は7〜11mPa・sである。
<第3工程>
半導体チップ5を適宜の手段によって第2導電性接合材2の上に載せ、図1(c)に示すように、半導体チップ5の接合部全面が仮硬化状態の第1導電性接合材1の上面に接するとともに、半導体チップ5の接合部及び第1導電性接合材1の周囲が第2導電性接合材2で取り囲まれる状態となるようにダイボンドを行う。
なお、第2導電性接合材2の粘度が低いので、半導体チップ5を第2導電性接合材2の上に載せただけで重力によって押し出されて周囲に広がる。そのため、半導体チップ5を加圧する必要はない。
半導体チップ5を適宜の手段によって第2導電性接合材2の上に載せ、図1(c)に示すように、半導体チップ5の接合部全面が仮硬化状態の第1導電性接合材1の上面に接するとともに、半導体チップ5の接合部及び第1導電性接合材1の周囲が第2導電性接合材2で取り囲まれる状態となるようにダイボンドを行う。
なお、第2導電性接合材2の粘度が低いので、半導体チップ5を第2導電性接合材2の上に載せただけで重力によって押し出されて周囲に広がる。そのため、半導体チップ5を加圧する必要はない。
<第4工程>
図1(c)に示す状態において、大気開放型のホットプレート上で加熱して第1導電性接合材1及び第2導電性接合材2を焼結すると接合が終了し、融点が高く(約960℃)電気抵抗率の低い(3〜5μΩ・cm)銀の結晶体でリードフレーム3と半導体チップ5が接合された図1(d)の接合体が得られる。
焼結は、ホットプレートの表面温度を50℃として加熱を開始し、毎分5℃ずつ昇温させ、250℃に到達した後、約10分間保持することで完了する。
図1(c)に示す状態において、大気開放型のホットプレート上で加熱して第1導電性接合材1及び第2導電性接合材2を焼結すると接合が終了し、融点が高く(約960℃)電気抵抗率の低い(3〜5μΩ・cm)銀の結晶体でリードフレーム3と半導体チップ5が接合された図1(d)の接合体が得られる。
焼結は、ホットプレートの表面温度を50℃として加熱を開始し、毎分5℃ずつ昇温させ、250℃に到達した後、約10分間保持することで完了する。
このようにして得られた接合体のX線写真が図2、同接合体の断面写真が図3である。
これらの写真から、半導体チップ5の下の接合部におけるボイドの発生が抑制されていること、同接合部の膜厚が均一化されていることが分かる。
これらの写真から、半導体チップ5の下の接合部におけるボイドの発生が抑制されていること、同接合部の膜厚が均一化されていることが分かる。
実施例の変形例を列記する。
(1)実施例においては、第1導電性接合材1を約40μmの厚みとなるように塗布したが、この厚みは一例であり、接合する半導体チップの大きさや用途によって、焼成後の厚みを考慮しつつ選択する。
また、実施例においては、第1導電性接合材1を仮硬化させる際に、大気開放型のホットプレート上で100℃×3分程度加熱したが、加熱手段や加熱時間も塗布する第1導電性接合材1の材質、厚み及び大きさに応じて適宜選択する。
(2)実施例において使用した第1導電性接合材1は、平均粒径60nmの銀ナノ粒子と、有機分散剤と、有機溶剤からなり、金属含有量は80〜85重量%、粘度は70〜120Pa・sであったが、第1導電性接合材1は銀ナノ粒子に限らず融点が高く電気抵抗値が低い金属(例えば、Au、Cu)のナノ粒子を含む金属ペーストであれば、どんなものであっても良い。
また、金属粒子の平均粒径は、量子サイズ効果により融点よりはるかに低い温度で焼結が可能な範囲であれば良いが、通常は5〜100nmである。
さらに、金属含有量や粘度については塗布した後にある程度の厚みを保つことができれば、第1工程における加熱を加減することによって仮硬化後の第1導電性接合材1の膜厚や硬さを適宜調整できるため、どのようなものでも利用可能ではあるが、第1工程における加熱時間を短くし、焼結後の厚みを制御しやすくするためには、いずれも比較的高めとした方が良い。金属含有量の適値は70〜99重量%、最適値は80〜90重量%であり、粘度の適値は10〜200Pa・s、最適値は50〜150Pa・sである。
なお、金属含有量が95重量%を超える金属ペーストは製造が難しく高価であり、粘度は180Pa・sを超えると塗布方法が限定されるので量産には適さない。
(3)実施例において使用した第2導電性接合材2は、平均粒径12nmの銀ナノ粒子と、有機分散剤と、有機溶剤からなり、金属含有量は62〜67重量%、粘度は7〜11mPa・sであったが、第1導電性接合材1と同様、第2導電性接合材2は銀ナノ粒子に限らず融点が高く電気抵抗値が低い金属のナノ粒子を含む金属ペーストであれば、どんなものであっても良く、金属粒子の平均粒径についても量子サイズ効果により融点よりはるかに低い温度で焼結が可能な範囲であれば良い。
また、金属含有量や粘度については半導体チップ5を載せて加圧することで押し出されて周囲に広がる範囲の値であれば良く、さらに半導体チップ5を載せただけで押し出されて周囲に広がる範囲の低めの値であればより良い。金属含有量の適値は40〜90重量%、最適値は40〜70重量%であり、粘度の適値は5mPa・s〜50Pa・s、最適値は5mPa・s〜10Pa・sである。
(4)実施例の第2工程においては、仮硬化させた第1導電性接合材1を覆うように2.5mm×3.0mmの大きさで第2導電性接合材2を塗布したが、必ずしも第1導電性接合材1全部が覆われる必要はない。
なぜなら、第1導電性接合材1の上面に適量の第2導電性接合材2が塗布されていれば、第3工程で第2導電性接合材2の上に半導体チップ5が載せられた時に、第2導電性接合材2が押し出されて半導体チップ5の周囲に広がるからである。
なお、第2導電性接合材2が押し出された後において、図1(c)のように第2導電性接合材2が第1導電性接合材1の周囲を覆う必要はなく、半導体チップ5の接合部の周囲の少なくとも一部が第2導電性接合材2と接する状態になっていれば十分である。
(5)実施例の第4工程における焼結は、ホットプレートの表面温度を50℃として加熱を開始し、毎分5℃ずつ昇温させ、250℃に到達した後、約10分間保持することで完了させたが、焼結の手順はこのような手順に限らず、初期加熱温度、昇温の幅、最高加熱温度、加熱保持時間等は、塗布する第1導電性接合材1及び第2導電性接合材2の材質、厚み及び大きさに応じて適宜選択する。
(6)実施例の第1工程と第2工程の間に、仮硬化させた第1導電性接合材1の上面を研磨又は平坦面で加圧してレベリングする工程を追加しても良い。
この工程を追加することによって、仮硬化させた第1導電性接合材1の上面が平坦化され、第1導電性接合材1と半導体チップ5の接合部が密着し易くなるので、より良好な接合状態を得ることができる。
さらに、第1導電性接合材1と半導体チップ5の接合部が密着すると、第2導電性接合材2の押し出される量が増えるので、第2工程における第2導電性接合材2の塗布量を減らすことができる。
(1)実施例においては、第1導電性接合材1を約40μmの厚みとなるように塗布したが、この厚みは一例であり、接合する半導体チップの大きさや用途によって、焼成後の厚みを考慮しつつ選択する。
また、実施例においては、第1導電性接合材1を仮硬化させる際に、大気開放型のホットプレート上で100℃×3分程度加熱したが、加熱手段や加熱時間も塗布する第1導電性接合材1の材質、厚み及び大きさに応じて適宜選択する。
(2)実施例において使用した第1導電性接合材1は、平均粒径60nmの銀ナノ粒子と、有機分散剤と、有機溶剤からなり、金属含有量は80〜85重量%、粘度は70〜120Pa・sであったが、第1導電性接合材1は銀ナノ粒子に限らず融点が高く電気抵抗値が低い金属(例えば、Au、Cu)のナノ粒子を含む金属ペーストであれば、どんなものであっても良い。
また、金属粒子の平均粒径は、量子サイズ効果により融点よりはるかに低い温度で焼結が可能な範囲であれば良いが、通常は5〜100nmである。
さらに、金属含有量や粘度については塗布した後にある程度の厚みを保つことができれば、第1工程における加熱を加減することによって仮硬化後の第1導電性接合材1の膜厚や硬さを適宜調整できるため、どのようなものでも利用可能ではあるが、第1工程における加熱時間を短くし、焼結後の厚みを制御しやすくするためには、いずれも比較的高めとした方が良い。金属含有量の適値は70〜99重量%、最適値は80〜90重量%であり、粘度の適値は10〜200Pa・s、最適値は50〜150Pa・sである。
なお、金属含有量が95重量%を超える金属ペーストは製造が難しく高価であり、粘度は180Pa・sを超えると塗布方法が限定されるので量産には適さない。
(3)実施例において使用した第2導電性接合材2は、平均粒径12nmの銀ナノ粒子と、有機分散剤と、有機溶剤からなり、金属含有量は62〜67重量%、粘度は7〜11mPa・sであったが、第1導電性接合材1と同様、第2導電性接合材2は銀ナノ粒子に限らず融点が高く電気抵抗値が低い金属のナノ粒子を含む金属ペーストであれば、どんなものであっても良く、金属粒子の平均粒径についても量子サイズ効果により融点よりはるかに低い温度で焼結が可能な範囲であれば良い。
また、金属含有量や粘度については半導体チップ5を載せて加圧することで押し出されて周囲に広がる範囲の値であれば良く、さらに半導体チップ5を載せただけで押し出されて周囲に広がる範囲の低めの値であればより良い。金属含有量の適値は40〜90重量%、最適値は40〜70重量%であり、粘度の適値は5mPa・s〜50Pa・s、最適値は5mPa・s〜10Pa・sである。
(4)実施例の第2工程においては、仮硬化させた第1導電性接合材1を覆うように2.5mm×3.0mmの大きさで第2導電性接合材2を塗布したが、必ずしも第1導電性接合材1全部が覆われる必要はない。
なぜなら、第1導電性接合材1の上面に適量の第2導電性接合材2が塗布されていれば、第3工程で第2導電性接合材2の上に半導体チップ5が載せられた時に、第2導電性接合材2が押し出されて半導体チップ5の周囲に広がるからである。
なお、第2導電性接合材2が押し出された後において、図1(c)のように第2導電性接合材2が第1導電性接合材1の周囲を覆う必要はなく、半導体チップ5の接合部の周囲の少なくとも一部が第2導電性接合材2と接する状態になっていれば十分である。
(5)実施例の第4工程における焼結は、ホットプレートの表面温度を50℃として加熱を開始し、毎分5℃ずつ昇温させ、250℃に到達した後、約10分間保持することで完了させたが、焼結の手順はこのような手順に限らず、初期加熱温度、昇温の幅、最高加熱温度、加熱保持時間等は、塗布する第1導電性接合材1及び第2導電性接合材2の材質、厚み及び大きさに応じて適宜選択する。
(6)実施例の第1工程と第2工程の間に、仮硬化させた第1導電性接合材1の上面を研磨又は平坦面で加圧してレベリングする工程を追加しても良い。
この工程を追加することによって、仮硬化させた第1導電性接合材1の上面が平坦化され、第1導電性接合材1と半導体チップ5の接合部が密着し易くなるので、より良好な接合状態を得ることができる。
さらに、第1導電性接合材1と半導体チップ5の接合部が密着すると、第2導電性接合材2の押し出される量が増えるので、第2工程における第2導電性接合材2の塗布量を減らすことができる。
1 第1導電性接合材 2 第2導電性接合材
3 リードフレーム 4 銀めっき層 5 半導体チップ
(1)基板 (2a)基板の電極 (2b)基板の電極
(3)電子部品 (13a)接合材料部 (13b)接合材料部
(15a)接合部 (15b)接合部 (16)搭載ツール
(21a)電子部品の電極 (43)凸部 (44)導電ペースト材料部
3 リードフレーム 4 銀めっき層 5 半導体チップ
(1)基板 (2a)基板の電極 (2b)基板の電極
(3)電子部品 (13a)接合材料部 (13b)接合材料部
(15a)接合部 (15b)接合部 (16)搭載ツール
(21a)電子部品の電極 (43)凸部 (44)導電ペースト材料部
Claims (4)
- 半導体チップを固定する支持体の接合領域上に、金属ナノ粒子、有機分散剤及び有機溶剤を含む第1導電性接合材を、前記半導体チップの接合部の大きさ以上となるように塗布した後、加熱して仮硬化させる第1工程と、
金属ナノ粒子、有機分散剤及び有機溶剤を含む第2導電性接合材を、前記第1導電性接合材の上面に塗布する第2工程と、
前記半導体チップを、前記接合部の全面が前記第1導電性接合材の上面に接し、前記接合部の周囲の少なくとも一部が前記第2導電性接合材と接するようにダイボンドする第3工程と、
前記第1導電性接合材と前記第2導電性接合材を同時に加熱して硬化させる第4工程
を有する半導体接合方法。 - 前記第2導電性接合材の粘度が5mPa・s〜10Pa・sである
ことを特徴とする請求項1に記載の半導体接合方法。 - 前記第1導電性接合材の金属重量濃度が70〜99重量%、
前記第2導電性接合材の金属重量濃度が40〜70重量%である
ことを特徴とする請求項1又は2に記載の半導体接合方法。 - 前記第1工程の後に前記第1導電性接合材の上面を研磨又は平坦面で加圧してレベリングする工程を有する
ことを特徴とする請求項1ないし3のいずれかに記載の半導体接合方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014025812A JP2015153881A (ja) | 2014-02-13 | 2014-02-13 | 半導体接合方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014025812A JP2015153881A (ja) | 2014-02-13 | 2014-02-13 | 半導体接合方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015153881A true JP2015153881A (ja) | 2015-08-24 |
Family
ID=53895848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014025812A Pending JP2015153881A (ja) | 2014-02-13 | 2014-02-13 | 半導体接合方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015153881A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021001371A (ja) * | 2019-06-21 | 2021-01-07 | 協立化学産業株式会社 | 接合体の製造方法、及び、半硬化膜の製造方法 |
US11536892B2 (en) | 2019-12-20 | 2022-12-27 | Nichia Corporation | Method for manufacturing light-emitting module |
-
2014
- 2014-02-13 JP JP2014025812A patent/JP2015153881A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021001371A (ja) * | 2019-06-21 | 2021-01-07 | 協立化学産業株式会社 | 接合体の製造方法、及び、半硬化膜の製造方法 |
JP7300156B2 (ja) | 2019-06-21 | 2023-06-29 | 協立化学産業株式会社 | 接合体の製造方法、及び、半硬化膜の製造方法 |
US11536892B2 (en) | 2019-12-20 | 2022-12-27 | Nichia Corporation | Method for manufacturing light-emitting module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4770533B2 (ja) | 半導体装置の製造方法および半導体装置 | |
WO2013021750A1 (ja) | 配線基板およびその製造方法ならびに半導体装置 | |
US20150123263A1 (en) | Two-step method for joining a semiconductor to a substrate with connecting material based on silver | |
JPWO2017002793A1 (ja) | 半導体装置および半導体装置の製造方法 | |
US8569109B2 (en) | Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module | |
JP2014097529A (ja) | 発泡金属による接合方法、半導体装置の製造方法、半導体装置 | |
JP6066952B2 (ja) | 半導体モジュールの製造方法 | |
JP6890520B2 (ja) | 電力用半導体装置 | |
JP2007019360A (ja) | 電子部品の実装方法 | |
JP6147176B2 (ja) | 半導体素子の基板への接合方法 | |
JP2013209720A (ja) | 金属体の接合方法 | |
JP2013211546A (ja) | セラミックス−銅接合体およびその製造方法 | |
JP2014135411A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006228804A (ja) | 半導体モジュール用セラミックス回路基板及びその製造方法 | |
JP6508193B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP6399906B2 (ja) | パワーモジュール | |
JP6142584B2 (ja) | 金属複合体、回路基板、半導体装置、及び金属複合体の製造方法 | |
JP2015153881A (ja) | 半導体接合方法 | |
JP6340215B2 (ja) | 半導体接合方法 | |
JP5866075B2 (ja) | 接合材の製造方法、接合方法、および電力用半導体装置 | |
JP6115215B2 (ja) | パワーモジュール用基板の製造方法及びパワーモジュールの製造方法 | |
JP6258954B2 (ja) | 金属体の接合方法及び金属体の接合構造 | |
JP2013012693A (ja) | 半導体モジュール実装方法 | |
JP2017005007A (ja) | 半導体装置、および半導体装置の製造方法 | |
JP5642312B1 (ja) | 半導体装置及びその製造方法 |