JP6058897B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子、特に、発光ダイオード（ＬＥＤ：Light Emitting Diode）及びその製造方法に関する。
ＬＥＤ素子を搭載した発光装置が、照明、バックライト、産業機器等に従来から用いられてきた。このような発光装置では、発光素子の高輝度化が進められている。ＬＥＤ素子は、ＧａＡｓ基板またはサファイヤ基板等の成長基板上にＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法等を用いてＡｌＧａＩｎＰまたはＧａＮ等の半導体層をエピタキシャル成長させることで製造される。このようにして、製造されたＬＥＤ素子においては、発光層からの発光が成長基板に吸収等されて、素子からの光の取り出し効率が低下するという問題があった。
上記問題を解決すべく、成長基板上に成長した半導体層を、光反射性材料を介して導電性の支持基板に貼り合わせた後、成長基板を除去した構成のＬＥＤ素子が製造されている（特許文献１）。
特開２００９−１０３５９号公報
上述のような支持基板を用いる半導体素子の製造においては、ＡｕＳｎ、ＩｎＡｕ等の共晶を利用して半導体層と導電性支持基板とを接合していた（共晶接合）。共晶接合を用いる場合、導電性支持基板とオーミックコンタクトを取っている金属や光反射性材料を腐食させる共晶材料に含まれるＳｎやＩｎの拡散を防止するために、バリアメタル層を半導体層及び導電性支持基板の両方に形成することで拡散を抑制していた。
しかし、バリアメタル層を導入すると、半導体素子の層構造が複雑になり、半導体素子の歩留まりの低下や製造コストの増加を招いてしまっていた。また、バリアメタル層を導入しても、共晶材料の拡散を完全に防止することは困難であり、半導体素子の信頼性に問題が生じていた。さらに、共晶接合においては、２８０℃−３５０℃程度の高温で共晶材料を溶解または軟化させなければならない上に、ウェハ面内で温度のムラが存在すると、溶解または軟化にムラが生じて、接合部に数μｍ以上の大きな空隙（ボイド）が発生する。また、高温で処理しなければならないので、半導体層と導電性支持基板との熱膨張係数の差の故にウェハの反り、剥離、破壊も発生する。そのため、共晶接合は、大口径のウェハの接合には使用が困難であった。
半導体層と導電性支持基板との接合には、Ａｕ、Ａｇ等の金属の接合表面の平坦度を０．５ｎｍ以下にしかつ接合表面を超高真空下で正常に保って接合することで、常温下で接合を行うフュージョン接合も用いられ得る。また、接合表面の平坦度を２．０ｎｍ以下にして、金属の拡散を用いて比較的低温で加熱圧着を行う金属拡散接合も用いられ得る。
これら２つの方法は、接合時に高温下での処理を必要としないが、接合表面を平坦化するプロセスが必要であり、フュージョン接合に関しては、高真空条件下にて接合処理を行わなければならない故に、非常にコストがかかり、半導体素子の製造における半導体層と導電性支持基板との接合には使用が困難である。
本発明は、上述の点に鑑みてなされたものであり、導電性支持基板を使用するＬＥＤ素子等の半導体素子の製造における半導体層と導電性支持基板との接合において、バリアメタル層を必要とせず、特に、大口径の半導体ウェハと支持基板との低温でボイドの少ない均一な貼り合わせを可能としかつ接合処理による半導体ウェハ及び支持基板の反りまたは破壊を防止し、生産性、歩留まり及び信頼性に優れた半導体素子及びその製造方法を提供することを目的とする。
本発明の半導体素子の製造方法は、第１の基板上に、半導体層を含む素子構造層を形成するステップと、素子構造層上に第１の金属層を形成するステップと、第２の基板上に第１の金属層と同一の材料からなる第２の金属層を形成するステップと、第１の金属層と第２の金属層を対向させつつ加熱圧着して、第１の金属層と第２の金属層との間に接合界面を維持しつつ接合を行う第１の処理ステップと、第１の金属層と第２の金属層を加熱して、接合界面を消失させる第２の処理ステップと、を含み、第１の金属層及び第２の金属層のいずれか一方は、その表面に複数の錐状突起を有する粗面が形成されていることを特徴とする。
また、本発明の半導体素子は、基板と、各々が結晶粒を有する２つの金属層の加熱圧着により接合され、２つの金属層の結晶粒の再結晶化により形成された結晶粒からなり、基板上に形成された接合層と、接合層と基板との間に設けられ、接合層との間で錐状突起を有する界面を形成する接合補助層と、接合層の上に形成された素子構造層と、を有することを特徴とする。
本発明の半導体素子及びその製造方法によれば、半導体ウェハと支持基板との低温でボイドの少ない均一な貼り合わせによる接合が可能でありかつ半導体ウェハ及び支持基板の接合後の反りまたは破壊の発生を防止することが可能であり、ＬＥＤ素子等の半導体素子の生産性及び信頼性を向上させることが可能である。
本発明の実施例１に係る製造方法で接合する半導体ウェハの断面図である。 本発明の実施例１に係る製造方法で接合する支持構造体の断面図である。 本発明の実施例１に係る製造方法において形成される錐状突起のＳＥＭ画像である。 本発明の実施例１に係る製造方法を用いて製造されるＬＥＤ素子の断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の第１の加熱処理後の断面ＳＥＭ画像である。 本発明の実施例１に係る製造方法の第２の加熱処理後の断面ＳＥＭ画像である。 本発明の実施例１に係る製造方法によって形成された接合部のボイド率である。 本発明の実施例１に係る製造方法によって形成された接合部のボイド率である。 本発明の実施例２に係る製造方法で接合する半導体ウェハの断面図である。
＜実施例１＞
以下に、本発明の実施例１に係る発光素子の製造方法について、図１ａ、図１ｂ、図２及び図３を参照しつつ説明する。図１ａ及び図１ｂは、それぞれ本発明の実施例１に係る発光素子の製造方法で接合される半導体ウェハ及び支持構造体の断面図である。図２は、接合部に形成される錐状突起のＳＥＭ（Scanning Electron Microscopy）画像である。図３は、接合されて完成された発光素子の断面図である。
実施例１として、ＡｌＧａＩｎＰ系のＬＥＤを例に説明する。半導体ウェハ１は、成長基板１１、成長基板１１上に成長されたデバイス層（素子構造層）１３、及びデバイス層１３の上面に形成された第１の接合層１５からなっている。図１ａ、図３において、第１の接合層１５内部の結晶粒を破線で模式的に示している。
最初に、デバイス層１３の形成方法を説明する。まず、例えば、オフ角１５°、厚さ３５０μｍ、直径４インチのｎ型ＧａＡｓ（ガリウムヒ素）成長基板１１の（１００）面上に、組成が（ＡｌｚＧａ１−ｚ）０．５Ｉｎ０．５Ｐの厚さ３．０μｍのｎ型クラッド層３１、厚さ０．５μｍの発光層３２、組成が（ＡｌｚＧａ１−ｚ）０．５Ｉｎ０．５Ｐの厚さ１．０μｍのｐ型クラッド層３３をＭＯＣＶＤ法により順次エピタキシャル成長させて半導体層を形成する。なお、発光層は多重量子井戸(ＭＱＷ)、単一量子井戸(ＳＱＷ)、あるいは単層（いわゆるバルク層）でもよい。この場合、ｎクラッド層３１、発光層３２及びｐクラッド層３３は、ＧａＡｓ基板と格子整合する。
多重量子井戸構造は、例えば、井戸層を（ＡｌＺＧａ１−Ｚ）０．５Ｉｎ０．５Ｐ層（組成ｚ＝０．１０、厚さ２０ｎｍ）、バリア層を（ＡｌＺＧａ１−Ｚ）０．５Ｉｎ０．５Ｐ層（組成ｚ＝０．５６、厚さ１０ｎｍ）とし、１５ペアの井戸層とバリア層から構成される。なお、井戸層のＡｌ組成ｚは発光波長に合わせて０≦ｚ≦０．４の範囲で調整され、また、ｎクラッド層１２及びｐクラッド層１５のＡｌ組成ｚは０．４≦ｚ≦１．０の範囲で調整される。
次に、厚さ１．５μｍのＧａ１−ｘＩｎｘＰ（ｘ＝０．１）の組成を有するコンタクト層３４をｐクラッド層上にエピタキシャル成長させる。この場合、Ｇａ１−ｘＩｎｘＰコンタクト層の組成ｘは発光層からの発光を吸収しないことを条件に定められる。
次に、ＧａＩｎＰコンタクト層３４上に透明誘電体層３５を形成する。透明誘電体層３５は後述する反射電極層３６と共に、発光層３２から出射される光のうち光取り出し側と反対側に向かう光を反射し、光取り出し効率を向上させる為の反射層を構成する。透明誘電体層３５は、たとえばＳｉＯ２をプラズマＣＶＤ、熱ＣＶＤ、スパッタ等を用いて１０７ｎｍ成膜した後、フォトリソグラフィおよびバッファードフッ酸(ＢＨＦ)を用いたエッチングにより、反射電極層３６とコンタクト層３４とのコンタクトを形成したい部分に所望の形状に穴あけ加工をして形成する。エッチングはウェットエッチングの他ドライエッチングで行ってもよい。誘電体層の膜厚は、真空中の発光波長λ０に対しｄ＝λ０／（４ｎ）×ｍ（ｎはＳｉＯ２の屈折率でｍは整数）で構成される。すなわち、本実施例では、λ０＝６２５ｎｍ、ｎ＝１．４５、ｍ＝１．０としｄ＝１０７ｎｍとした。
その後、反射電極層３６を形成する。反射電極層３６はコンタクト層とオーミック接合を形成可能な金属であるＡｕＺｎを、ＳｉＯ２層３５上に、例えば、スパッタ法にて３００ｎｍ成膜して形成する。スパッタ法の他にも、抵抗加熱蒸着法、ＥＢ蒸着法等を用いることが可能である。反射電極は後述の合金工程により、ＳｉＯ２層３５の開口部を介してコンタクト層３４とオーミック接触を形成し、オーミック電極として働く。なお、誘電体層３５はＩＴＯ、Ｓｉ３Ｎ４、ＺｎＯ、Ａｌ２Ｏ３等の他の透明な誘電体材料でもよく、反射電極層もＡｇ等の他の高反射性金属でもよい。
その後、窒素雰囲気下、約５００℃での熱処理を行った。これにより、ＳｉＯ２層の開口部を介して、コンタクト層３４と反射電極層３６（ｐ型電極）間の良好なオーミック接触が形成される。
反射電極層３６とコンタクト層３４との間に誘電体層３５を形成するのは、反射層を金属膜である反射電極層３６のみで構成した場合、オーミック接触を得るための合金工程において、半導体層と電極層との界面での合金層形成によるモフォロジーの悪化、または電極材料の拡散による反射率の低下が起きてしまう故である。
なお、ここでは、ｐ型半導体層、ｎ型半導体層、発光層等から構成された半導体構造層、及び／または半導体構造層に電極、絶縁層、反射層等のデバイス要素を付加したものの全体を素子構造層またはデバイス層と称する。
上述のように形成されたデバイス層１３上に、半導体ウェハ１の接合層である第１の接合層１５を形成する。第１の接合層１５は、例えば、デバイス層１３上に展延性の高い金属であるＡｕをＥＢ蒸着により成膜して形成する。接合層１５を構成するＡｕは、結晶粒の平均サイズが１００ｎｍ〜５００ｎｍ、膜厚が５００ｎｍとなるように形成した。なお、第１の接合層１５の材料は展延性の高い金属であればＡｕ以外の金属でもよく、例えば、Ａｇ、Ｃｕ、Ｐｔ、Ａｌ等の金属も使用可能である。
第１の接合層１５を構成するＡｕの膜厚は後の加熱工程での結晶粒の成長を促進するために、第１の接合層１５を構成するＡｕの結晶粒のサイズに鑑みて１００ｎｍ以上が好ましく、２００ｎｍ以上であるのがさらに好ましい。
支持構造体２は、支持基板１７、支持基板１７上に形成された突起形成補助層１９、及び突起形成補助層１９上に形成された第２の接合層２１からなっている。図１ｂにおいて、接合層１５内部の結晶粒を破線で模式的に示している。
支持基板１７は、Ｓｉ等の導電性基板及び当該導電性基板の両面に蒸着等で形成されているＰｔ等のオーミック金属層（図示せず）からなっている。なお、支持基板１１は、導電性を有し熱伝導率が高い材料であれば、Ｇｅ、Ａｌ、Ｃｕ等の他の材料を用いてもよい。
突起形成補助層１９はＴｉからなり、錐状の突起を表面に有する層である。この錐状の突起は後に形成される第２の接合層２１表面の錐状の突起部２１Ａの形成を補助するための補助構造として使用される。また、後述する接合層同士の加圧密着工程において、錐状の突起部２１Ａの均一な圧壊を補助する役割も果たす。
第２の接合層突起形成補助層１９は、支持基板１７のオーミック金属層上にＴｉを３次元成長させて形成されている。突起形成補助層１９は、５００ｎｍの膜厚で形成し、錐状の突起を有する表面の平均粗さＲａを１１．２ｎｍ、突起の密度を５〜８×１０８個／ｃｍ２、突起高さｈ１の平均値を５０ｎｍ、突起高さｈ１の最大値を約１００ｎｍとした。突起形成補助層１９の錐状突起を有する表面は、後に形成される接合層２１の表面を所望の形状に形成するために、平均粗さＲａは５〜５０ｎｍ、突起高さｈ１の最大値は５〜５００ｎｍの範囲で調整され得る。
なお、突起構造を有する突起形成補助層１９は、支持基板１７と別個に形成せずに、支持基板１７を構成するＳｉ等の導電性基板部表面を加工して形成してもよい。その場合、例えば、導電性基板部表面にエッチング加工を行って粗面化してもよいし、ナノインプリントやEB露光法により表面にパターニングをしてもよい。また、突起の配置は、特定の配置に限定されるものではなく、三角格子配列や正方格子配列など規則的な配置でもランダムな配置でもいずれでもよい。また、突起は３次元構造に限定されず、エッチング加工等により２次元突起構造を形成してもよい。
支持構造体２の接合層である第２の接合層２１は、第１の接合層１５と同一の金属であるＡｕからなり、表面に突起形成補助層１９と同様の突起構造を有する突起部２１Ａを含んでいる。第２の接合層２１は、例えば、ＥＢ蒸着によって、突起形成補助層１９の突起表面にＡｕを堆積することによって形成される。接合層２１は、膜厚を５００ｎｍとし、突起の密度を５〜８×１０８個／ｃｍ２、突起高さｈ２の平均値を５０ｎｍ、突起高さｈ２の最大値を約１００ｎｍとした。
形成された錐状突起を有する第２の接合層２１の表面のＳＥＭ画像を図２に示す。この画像は、突起部２１Ａの表面の１０μｍ×１０μｍの範囲を撮影したものである。画像中、基板からの高さは、図中右側部の縦長のバーに示すように、色が濃い方が低く、色が薄い方が高くなっており、最も色の薄い部分の高さが約１００ｎｍ（１０２．４７ｎｍ）になっている。当該縦長のバーの右のグラフは画像内の第２の接合層２１の表面の高さ分布を示している。図２の画像から、第２の接合層２１の表面の突起部２１Ａに多数の錐状の突起が形成されているのが確認できる。
突起部２１Ａの表面の平均粗さＲａは５〜５０ｎｍ、突起高さｈ２の最大値は１０〜５００ｎｍの範囲であるのが好ましく、平均粗さＲａが１０〜２５ｎｍ、突起高さｈ２の最大値が１００〜３００ｎｍであるのがさらに好ましい。平均粗さや最大高さが大きすぎると、後の圧着において必要な温度及び圧力が増加し、また接合層間の接合界面に空隙が多く発生することによる接合不良が発生する可能性が大きくなる。また、第２の接合層２１の結晶粒のサイズは１００ｎｍ〜５００ｎｍとなるように形成した。なお、後の加熱工程での結晶粒の成長を促進するために、接合層２１の厚さは第２の接合層２１を構成するＡｕの結晶粒のサイズに鑑みて１００ｎｍ以上が好ましく、２００ｎｍ以上であるのがさらに好ましい。また、錘状突起の頂角は、突起部２１Ａの表面積が、錐状突起を形成しない場合の表面積の１．５倍以上となる４０°以下、好ましくは、２．０倍以上となる３０°以下であるのが好ましい。
また、第１の接合層１５及び第２の接合層２１内の平均結晶粒サイズは３００ｎｍ以下であるのがよい。結晶粒サイズが小さいほど（結晶粒の表面積が大きいほど）低温で結晶粒成長が進行するため低温での接合が可能となることに加え、結晶粒の成長により接合界面のボイドを減少させることが可能になる。
尚、第２の接合層２１の表面の錐状突起は、突起形成補助層１９に形成された錐状突起と同一形状に形成されるため、突起形成補助層１９に形成される錐状突起は、接合層２１に形成される錐状突起と同様に、平均粗さＲａは５〜５０、突起高さｈ１の最大値は１０〜５００ｎｍの範囲であるのが好ましく、平均粗さＲａが１０〜２５ｎｍ、突起高さｈ１の最大値が１００〜３００ｎｍであるのがさらに好ましい。また、突起形成補助層１９の錐状突起の頂角は、突起部の表面積が錐状突起を形成しない場合の表面積の１，５倍以上となる４０°以下、好ましくは、２．０倍以上となる３０°以下であるのが好ましい。
以上のように形成された半導体ウェハ１と支持構造体２とを、接合層１５及び接合層２１を介して接合して、成長基板１１を除去し、図３に示す半導体発光素子３を製造する。なお、半導体発光素子３の接合には共晶材料を使用していないので、ＳｎやＩｎ等の拡散が発生せず、バリアメタル層を形成する必要はない。
以下に半導体ウェハ１と支持構造体２とを接着して、発光素子３を製造する方法について、図４ａ−ｄを用いて説明する。図４ａ−ｄは、本発明の実施例１に係る発光素子の製造方法の各工程における断面図である。図４ａ−ｄにおいて、第１及び第２の接合層１５、２１内の結晶粒を破線で模式的に示している。また、デバイス層１３内の層構造は省略している。
まず、図４ａに示すように、半導体ウェハ１と支持構造体２とを、各々の接合層１５、２１が互いに向き合うように配置する。次に、図４ｂに示すように、第１の接合層１５の表面と第２の接合層２１の突起部２１Ａとを接触させて互いに対向する方向（矢印で示す方向）に１．５ＭＰａの圧力を印加して加圧し、突起部２１Ａの先端を圧壊させ、第１の接合層１５の表面と第２の接合層２１とを密着させる。この加圧の際に印加される圧力は、突起部２１Ａの先端を圧壊させて第１の接合層１５の表面と第２の接合層２１の表面とを密着させるために０．５ＭＰａ以上であるのが好ましく、半導体ウェハ１のデバイス層１３に破損を生じさせないために５．０ＭＰａ以下であるのが好ましい。また、第１の接合層１５の表面と第２の接合層２１の表面との密着が接合面に亘って均等になされるように、加圧は接合面に亘って一定の圧力でなされるのが好ましい。
この加圧密着工程において、接合面に接している突起部２１Ａが圧壊して、第１の接合層１５の表面と第２の接合層２１の表面とが密着することによって、接合面近傍に小さな結晶粒が多数存在しかつ結晶粒界が多く存在することになる。金属の拡散係数Ｄは一般に、Ｄ＝Ｄ０ｅｘｐ（−Ｑ／ＲＴ）で与えられる。ここでＤ０は振動数項（エントロピー項）、Ｑは活性化エネルギー、Ｔは絶対温度である。本発明は接合層の粒界と接合層の表面積を制御することにより低温での接着を可能とする。拡散係数は粒界ではバルク中に比べＱが１／２〜１／３に低下するため、拡散係数はバルク中よりも１０〜２０ケタ大きくなる。従って、接合面近傍に結晶粒界を多く存在させることにより、後の加熱工程において、絶対温度が低くても拡散係数を大きくでき、接合面近傍において結晶粒の成長が発生しやすくすることができる。
次に、図４ｃに示すように、上記加圧を行ったまま、密着させた半導体ウェハ１及び支持構造体２を、印加圧力１．５ＭＰａ、２００℃で３０分保持する第１の加熱処理を行う。この加熱により、第１の接合層１５及び第２の接合層２１を接合させて、第１の接合状態にする。尚、第１の加熱処理の温度は、発光素子３を載置するステージの温度を測定したものであり、ステージには熱容量の大きな材料を用いているためサンプル（発光素子３）の温度とみなすことができる。
第１の加熱処理は、半導体ウェハ１を第１及び第２の接合層１５、２１を構成するＡｕの結晶粒の成長が進行する標準的な再結晶温度の最大値Ｔｒ（＝約２００℃）の１／２である、約１００℃以上の温度で行うのが好ましい。なお、第１の加熱処理は、半導体ウェハ１が反って割れてしまわないように、約２５０℃以下の温度で行うのが好ましい。第１の加熱処理によって、第１の接合層１５と第２の接合層２１との接合界面において、結晶粒の成長が進行することで、第１の接合層１５と第２の接合層２１とが接着し、第１の接合状態となる。
図５ａに第１の加熱処理後の第１の接合状態における接合層断面ＳＥＭ像（×１０，０００）を示す。この第１の加熱処理の後、第１の接合層１５と第２の接合層２１とは互いに接合しているが、接合層内には多数のボイドが存在し、図４ｃ及び図５ａに示すように第１の接合層１５と第２の接合層２１との間の接合部分には、比較的強度の低い結晶粒界が線状に存在する接合界面（図４ｃの矢印Ａで示す部分及び図５ａのＡ、Ａ′を結ぶ線上）が形成されており、強固な接合とはなっていない。なお、第１の加熱処理後の半導体ウェハ１の反りは、１００μｍ以下になっており、応力による破損はない程度の反りに抑えられている。
次に、図４ｄに示すように、半導体ウェハ１及び支持構造体２を室温まで冷却し、第１の加熱処理において外的に印加されていた圧力を除去し、半導体ウェハ１から成長基板１１を除去することで第１及び第２の接合層１５、２１内に内部応力を蓄積させる。この応力蓄積工程における成長基板１１の除去は、例えば、アンモニア・過酸化水素混合エッチャントを用いたウェットエッチングにより行う。なお、成長基板１１の除去は、ウェットエッチングに限らず、ドライエッチング、機械研磨法、もしくは化学機械研磨（ＣＭＰ）、またはこれらの方法の少なくとも１つを組み合わせた方法によって行ってもよい。この成長基板１１の除去によって、デバイス層１３が露出する。
この応力蓄積工程の後において、第１の接合層１５及び第２の接合層２１内部には、加熱温度からの冷却、印加されていた圧力からの解放及び基板の取り外しの故に、内部応力が蓄積している。金属の再結晶及び結晶粒成長は、内部応力を緩和するように進行する故に内部応力が蓄積されている状態において促進されるので、以下に説明する第２の加熱処理は、再結晶及び結晶粒成長が促進される状態下で進行することになる。
その後、この再結晶及び結晶粒成長が促進される状態の下で、半導体ウェハ１及び支持構造体２を、印加圧力無し、Ａｕの標準的な再結晶温度の最大値であるＴｒの１／２である１００℃の条件下で３０分加熱する第２の加熱処理を行う。この加熱によって、第１の接合層１５及び第２の接合層２１内部、特に、結晶粒界及び小さな結晶粒が多数存在する接合面近傍において再結晶、続いて結晶粒成長が発生する。この接合面近傍における再結晶及び結晶粒成長により、接合面に存在するボイドが消失し（断面積比で２０％以下になり）、接合部分にあった比較的強度の低い結晶粒界部分が消失し、半導体ウェハ１と支持構造体２との非常に強固な結合が形成される。
この第２の加熱処理後の第１の接合層１５及び第２の接合層２１の断面ＳＥＭ像（×１０，０００）を図５ｂに示す。図４ｄ及び図５ｂに示すように、第１の加熱工程後に接合部分に存在した線状の結晶粒界を含む接合界面が第２の加熱工程後に消失している。
第２の加熱工程は、加熱温度が高温になるほど短時間で行うことが可能であり、少なくとも再結晶温度の最大値であるＴｒの１／２以上（Ａｕならば１００℃）の温度で行い、強固な接合をＴｒ（Ａｕならば２００℃）以上で行うのが好ましい。上記のように、Ｔｒの１／２程度の温度で第２の加熱処理を行う場合は、少なくとも５分間加熱処理を行い、３０分以上加熱処理を行うことが好ましい。
なお、加熱する時間は連続でなくともよく、断続的に数回に分けて行ってもよい。また、成長基板１１の除去後の処理工程で再結晶温度以上となるような高温の処理工程が必要な場合には、第２の加熱処理をその処理に替えてもよい。例えば、フォトリソグラフィや合金処理等の熱処理工程を第２の加熱処理に替えることが可能である。
本実施例の発光素子製造工程においては、成長基板を除去後にｎ型クラッド層上に電極を形成するための合金処理で４００℃程度の加熱を行うので、第２の加熱処理を当該合金処理に替えることが可能である。
上記処理の終了後、成長基板の除去によって露出したデバイス層１３の表面のｎ型クラッド層上に、ｎ型クラッド層とオーミック接合をする光取り出し面側のオーミック電極（図示せず）を形成する。ｎ型半導体とオーミック接合を形成することが可能な材料としては、ＡｕＧｅＮｉ、ＡｕＧｅ、ＡｕＳｎ、ＡｕＳｎＮｉ等が使用可能である
次いで、オーミック電極を外部と電気的接続するためのボンディングパッド（図示せず）を、Ｔａ、Ｔｉ、Ｗ、ＷＳｉ、Ｐｔ、Ｃｕまたはこれらのいずれかを含む合金及び窒化膜からなる５０〜３００ｎｍの厚さの層を形成し、その上にＡｕを厚さ１．５μｍで形成することで形成し、ショットキー電極（ボンディングパッドを含む）（図示せず）を形成する。
オーミック電極、ショットキー電極は、たとえばリフトオフ法を用いて形成され、蒸着方法は、抵抗加熱蒸着法のほか、ＥＢ蒸着法、スパッタ法などを用いてもよい。さらに、ｎ型クラッド層と光取り出し面側オーミック電極との間の良好なオーミック接合を構成する為に、窒素雰囲気下、約４００℃での熱処理による合金化を行う。以上の工程を経て、発光素子３が完成する。
図６ａ、ｂに実施例１を用いて接合を行った場合の接合結果を示す。図６ａ、ｂは、第２の加熱工程において１００℃で３０分加熱した場合の、第１の接合層及び第２の接合層の各々の膜厚、第１の加熱工程における熱処理温度（図中、ＷＢ温度）、及び第２の加熱工程の前後における接合界面のボイド（空隙）との関係を示す。
図６ａに示すように、各々の接合層の厚さが２００ｎｍの場合では、第１の加熱工程において１５０℃以上で加熱すると、第２の加熱工程を行えばボイド率２０％以下の強固な接合が可能であることがわかる。また、図６ｂに示すように、各々の接合層の厚さが４００ｎｍの場合、第１の加熱工程において１００℃以上で加熱すると、第２の加熱工程を行えばボイド率１５％以下の強固な接合が可能であることがわかる。特に、第２の加熱工程での加熱温度が２００℃以上ではほぼボイドのない接合が可能である。
実施例１に係るＬＥＤ素子の製造方法によれば、半導体ウェハ１と支持構造体２との接合において、バリアメタルを必要とせず、デバイス層１３の破壊が生ずるほどの反りが生ずる高温の処理をすることなく、接合面のボイドが少なくかつ接合面に結晶粒界が存在しない強固な接合を行うことが可能である。また、高熱に対する耐性がない材料を用いた場合であっても、それらの材料を劣化させることなく強固な接合を行うことが可能である。従って、ＬＥＤ素子の歩留まり及びＬＥＤ素子の品質を向上させることが可能である。
＜実施例２＞
以下に、本発明の実施例２に係る発光素子の製造方法について、図７を参照しつつ説明する。図７は、実施例２に係る発光素子の製造方法で接合される半導体ウェハ４の断面図である。
実施例２として、ＧａＮ系のＬＥＤを例に説明する。
半導体ウェハ４は、成長基板４１、成長基板４１上に成長形成させられたデバイス層４３、及びデバイス層４３の上面に形成された第１の接合層４５からなっている。図７において、第１の接合層４５内部の結晶粒を破線で模式的に示している。
最初に、デバイス層４３の形成方法を説明する。まず、例えば、厚さ６００μｍ、直径４インチのサファイヤ基板４１の（００１）面上に、ＧａＮの厚さ５．０μｍのｎ型クラッド層５１、厚さ７５ｎｍの発光層５２、組成が（Ａｌ０．２Ｇａ０．８Ｎの厚さ４０ｎｍのｐ型バリア層５３、ＧａＮの厚さ１００ｎｍのｐ型クラッド層５４をＭＯＣＶＤ法により順次エピタキシャル成長させて半導体層を形成する。なお、発光層は多重量子井戸(ＭＱＷ)、単一量子井戸(ＳＱＷ)、あるいは単層（いわゆるバルク層）でもよい。この場合、ｎクラッド層５１、発光層５２、ｐ型バリア層５３及びｐクラッド層５４は、サファイヤ成長基板４１と格子整合する。
多重量子井戸構造は、例えば、井戸層をＩｎｘＧａ１―ｘＮ層（組成ｘ＝０．３５、厚さ２ｎｍ）、バリア層をＧａＮ層（厚さ１４ｎｍ）とし、５ペアの井戸層とバリア層から構成される。なお、井戸層のＩｎ組成ｘは発光波長に合わせて０≦ｘ≦１．０の範囲で調整される。
次に、ｐクラッド層５４上に透明誘電体層５５を形成する。透明誘電体層５５は後述する反射電極層５６と共に、発光層５２から出射される光のうち光取り出し側と反対側に向かう光を反射し、光取り出し効率を向上させる為の反射層を構成する。透明誘電体層５５は、例えば、スパッタ法等を用いてＩＴＯを１０ｎｍ成膜した後、フォトリソグラフィ等により、所望の形状に穴あけ加工をして形成する。実施例２においては、透明誘電体層５５の膜厚は、１０ｎｍとした。
その後、Ａｇからなる反射電極層５６を形成する。反射電極層５６は、透明誘電体層５５上に、例えば、スパッタ法にてＡｇを３００ｎｍ成膜して形成する。スパッタ法の他にも、抵抗加熱蒸着法、ＥＢ蒸着法等を用いることが可能である。
最後に、反射電極層５６を形成するＡｇの拡散防止のために、反射電極層５６上に拡散防止バリア層５７としてＴｉ層２００ｎｍ／Ｐｔ層１００ｎｍを形成した。
上述のように形成されたデバイス層４３上に、半導体ウェハ４の接合層である第１の接合層４５を形成する。第１の接合層４５は、例えば、デバイス層４３上に展延性の高い金属であるＡｕをＥＢ蒸着により成膜して形成する。接合層４５を構成するＡｕは、結晶粒の平均サイズが１００ｎｍ〜５００ｎｍ、膜厚が５００ｎｍとなるように形成した。なお、第１の接合層４５の材料は展延性の高い金属であればＡｕ以外の金属でもよく、例えば、Ａｇ、Ｃｕ、Ｐｔ、Ａｌ等の金属も使用可能である。
第１の接合層４５を構成するＡｕの膜厚は後の加熱工程での結晶粒の成長を促進するために、第１の接合層４５を構成するＡｕの結晶粒のサイズより大きい１００ｎｍ以上が好ましく、２５０ｎｍ以上であるのがさらに好ましい。
実施例２において、支持体構造は実施例１の支持体構造２と全く同じ構成をとる。
また、実施例２において、半導体ウェハ４と支持体構造との接合方法は、実施例１における接合方法とほぼ同一である。実施例２においては、２００℃以上の熱によって、透明誘電体層５５に用いられているＩＴＯとデバイス層との間の接触抵抗の高抵抗化やＩＴＯの光透過率低下を招くため、第１の加熱処理及び第２の加熱処理における加熱温度が１５０℃である点が異なっている。
実施例２に係るＬＥＤ素子の製造方法によれば、半導体ウェハ１と支持構造体２との接合において、実施例１と同様にデバイス層４３の破壊が生ずるほどの反りが生ずる高温の処理をすることなく、接合面のボイドが少なくかつ接合面に結晶粒界が存在しない強固な接合を行うことが可能である。また、実施例２では、２００℃という比較的低温環境下で変性してしまうＩＴＯを用いているので、高温処理を必要としない接合工程を有する本発明の製造方法の特性の効果が非常に大きく発揮される。
上記実施例では、突起形成補助層及び突起部を有する接合層を支持構造体の接合面に形成することとしたが、突起形成補助層及び突起部を有する接合層は、半導体ウェハの接合面に形成することとしてもよい。
上記実施例においては、応力蓄積工程において、半導体ウェハ及び支持構造体を冷却し、成長基板を除去しかつ第１の加熱工程において印加していた圧力を除去することで接合層内に内部応力を蓄積することとしたが、冷却、成長基板の除去または圧力の除去の少なくとも１つの処理を行うことによって内部応力を蓄積させることとしても良い。
また、上記実施例では、半導体ウェハ及び支持構造体を室温にまで冷却することとしたが、第２の加熱処理において接合界面に存在する結晶粒界が消滅する程度に、接合層内の再結晶及び結晶粒成長が促進されるように内部応力を蓄積することが可能ならば、室温まで冷却する必要はない。また、第１の加熱処理において印加されていた圧力を完全に除去せずに増減させたり、外部から機械的応力を加えたりすることとしてもよい。
また、上記実施例では、発光素子を例に説明をしたが、本発明の製造方法は、他の電子デバイスの製造にも応用可能である。
上述した実施例における種々の数値、寸法、材料等は、例示に過ぎず、用途及び製造される発光素子等に応じて、適宜選択することができる。
１ 半導体ウェハ
２ 支持構造体
３ 発光素子
４ 半導体ウェハ
１１、４１ 成長基板
１３、４３ デバイス層
１５、２１、４５ 接合層
２１Ａ 突起部

Claims (7)

  1. 第１の基板上に、半導体層を含む素子構造層を形成するステップと、
    前記素子構造層上に第１の金属層を形成するステップと、
    第２の基板上に前記第１の金属層と同一の材料からなる第２の金属層を形成するステップと、
    前記第１の金属層と前記第２の金属層を対向させつつ加熱圧着して、前記第１の金属層と前記第２の金属層との間に接合界面を維持しつつ接合を行う第１の処理ステップと、
    前記第１の金属層及び前記第２の金属層内の内部応力を増大させるステップ、及び、その後に前記第１の金属層と前記第２の金属層を加熱するステップを含む前記接合界面を消失させる第２の処理ステップと、を含み、
    前記第１の金属層及び前記第２の金属層のいずれか一方は、その表面に複数の錐状突起を有する粗面が形成されていることを特徴とする半導体素子の製造方法。
  2. 前記内部応力を増大させるステップは、前記第１の金属層及び前記第２の金属層を、前記第１の処理ステップにおける加熱温度より低い温度に冷却するステップを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記内部応力を増大させるステップは、前記第１の処理ステップにおける印加圧力を減少させるステップを含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
  4. 前記内部応力を増大させるステップは、前記第１の基板を除去するステップを含むことを特徴とする請求項１乃至３のいずれか１つに記載の半導体素子の製造方法。
  5. 前記第１の処理ステップは、前記錐状突起を圧壊させるステップを含むことを特徴とする請求項１乃至４のいずれか１つに記載の半導体素子の製造方法。
  6. 前記錐状突起を有する金属層は、前記素子構造層または前記第２の基板上に錐状突起を有する突起形成補助層を形成し、前記突起形成補助層上に前記金属層を形成することによって形成されることを特徴とする請求項１乃至５のいずれか１つに記載の半導体素子の製造方法。
  7. 前記金属層は、Ａｕ、Ａｇ、Ａｌ、Ｃｕ及びＰｔのうちのいずれか１つによって形成することを特徴とする請求項１乃至６のいずれか１つに記載の半導体素子の製造方法。
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