JP6015963B2 - 半導体パッケージ、その製造方法及び金型 - Google Patents

半導体パッケージ、その製造方法及び金型 Download PDF

Info

Publication number
JP6015963B2
JP6015963B2 JP2013550079A JP2013550079A JP6015963B2 JP 6015963 B2 JP6015963 B2 JP 6015963B2 JP 2013550079 A JP2013550079 A JP 2013550079A JP 2013550079 A JP2013550079 A JP 2013550079A JP 6015963 B2 JP6015963 B2 JP 6015963B2
Authority
JP
Japan
Prior art keywords
lead
die pad
resin
main surface
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013550079A
Other languages
English (en)
Other versions
JPWO2013094101A1 (ja
Inventor
高史 夘野
高史 夘野
光 池田
光 池田
八幡　和宏
和宏 八幡
基良 岩田
基良 岩田
浩 内藤
浩 内藤
智英 神山
智英 神山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2013094101A1 publication Critical patent/JPWO2013094101A1/ja
Application granted granted Critical
Publication of JP6015963B2 publication Critical patent/JP6015963B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体パッケージ、その製造方法及び金型、ならびに半導体パッケージの入出力端子に関し、特に高周波信号を高いレベルで出力する高周波半導体デバイス用の樹脂封止型半導体パッケージに関する。
樹脂封止型パッケージは、安価で大量に生産できるため、民生用の半導体素子のパッケージとして、最も一般的に使用されている。
しかし、封止樹脂は誘電率が低いため、高周波信号を半導体素子へ入出力するリード端子の特性インピーダンスの設計自由度が低く、数百ＭＨｚ以上の高い周波数用途においては、樹脂封止型パッケージの使用例は少ない。特に、高出力用の半導体素子はチップサイズが大きいため、半導体素子そのものの入出力インピーダンスが低く、当該入出力インピーダンスとパッケージのリード端子の特性インピーダンスを含めた負荷回路とのインピーダンス不整合が生じ易い。
特許文献１には、リード端子の特性インピーダンスを設計する手法として、信号用リードの両側に接地用リードを備え、信号用リード及び接地用リードの幅と相互間隔とを調整し、信号用リードをコプレーナ型の分布定数線路として作用させる方法が開示されている。
また、特許文献２には、リード端子を、マイクロストリップ型の分布定数線路として作用させるためのパッケージ構造が開示されている。
図８は、特許文献２に記載されたモールドパッケージの構造を示す断面図である。同図に記載された従来のモールドパッケージ５００では、半導体素子５０１の電極と接続される第１の外部導出リード５０２が、第１の樹脂５０３により一次モールドされている。そして、当該一次モールド上に、金属層である第２の外部導出リード５０４が載置され、第１の外部導出リード５０２及び第２の外部導出リード５０４が、一次モールドと共に第２の樹脂５０５により二次モールドされている。つまり、モールドパッケージ５００では、信号用のインナーリードであるモールド内部の第１の外部導出リード５０２と接地用の金属層である第２の外部導出リード５０４とが対向することにより、マイクロストリップ型の分布定数線路として作用するリード端子が構成されている。
特許第２５８０６７４号公報 特許第２６５５５０１号公報
しかしながら、特許文献１に開示されたリード端子の構造では、信号用リードをコプレーナ型の分布定数線路として作用させるために、対向する接地用リードの幅は、信号用リードの幅の３倍以上が必要となる。
また、特許文献２に開示されたリード端子の構造では、パッケージを小型化することが可能であるが、例えば、１ＧＨｚ以上の高い周波数帯域において、リード端子に大きな伝送損失が生じる恐れがある。
また、特許文献２に記載されたモールドパッケージ５００では、特性インピーダンスの調整及び変更のためには、設備投資が必要となる。
本発明は、上記課題に鑑みてなされたものであり、高周波用の高出力半導体素子が実装された、安価でかつ高周波特性に優れた半導体パッケージ、その製造方法及び金型、ならびに半導体パッケージの入出力端子を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体パッケージは、高周波信号が入力または出力される半導体素子と、一端が前記半導体素子の入力端子または出力端子と電気的に接続され、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、前記リードの他端が露出するように、前記リードと前記半導体素子とを封止する樹脂と、第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記樹脂を介して前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを備え、前記導電体は、前記第２主面と平行な前記導電体の断面であって前記第１主面よりも面積の小さい前記断面が存在するような構造を有することを特徴とする。
本発明によれば、樹脂封止型パッケージにおいて接地強化用の導電体を強固に接地させることが可能となり、かつ接地面からの位相進みも低減できる。よって、高周波用の高出力半導体素子が実装された、安価でかつ高周波特性に優れた半導体パッケージを提供することが可能となる。
図１は、本発明の実施の形態１に係る半導体パッケージの構造断面図である。 図２は、本発明の実施の形態１に係る半導体パッケージの上面透視図及び側面透視図である。 図３は、本発明の実施の形態２に係る半導体パッケージの上面透視図である。 図４は、本発明の半導体パッケージを製造するためのリードフレームの工程フロー図である。 図５は、リードフレームから本発明の半導体パッケージを製造する工程フロー図である。 図６Ａは、本発明の半導体パッケージを樹脂封止するための樹脂成形型の断面図である。 図６Ｂは、リードフレーム及び接地強化用金属体が載置された状態の樹脂成形型の断面図である。 図７は、本発明の実施の形態１に係る半導体パッケージの変形例を示す構造断面図である。 図８は、特許文献２に記載されたモールドパッケージの構造を示す断面図である。
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した半導体パッケージに関し、以下の問題が生じることを見出した。
特許文献１に開示されたリード端子の構造では、信号用リードをコプレーナ型の分布定数線路として作用させるために、対向する接地用リードの幅は、信号用リードの幅の３倍以上が必要となる。通常、信号用リードの幅は、半導体素子のチップサイズとほぼ等しく、特に、高出力用の半導体素子は、チップサイズが５ｍｍ以上の大きなチップを使用する必要があり、必然的にパッケージが大きくなってしまう。
また、特許文献２に開示されたリード端子の構造では、パッケージを小型化することが可能であるが、例えば、１ＧＨｚ以上の高い周波数信号を扱う場合に問題がある。この場合、信号用リードをマイクロストリップ型の分布定数線路として作用させるためには、信号周波数において強固な接地層が必要となる。しかしながら、特許文献２に記載されたモールドパッケージ５００では、信号用のインナーリードと対向している第２の外部導出リード５０４の抵抗成分及び位相成分により、接地層として機能すべき第２の外部導出リード５０４の接地強度が不十分となる。この不十分な接地強度により、リード端子において大きな伝送損失が生じる恐れがある。
また、特許文献２に記載されたモールドパッケージ５００では、インナーリードの特性インピーダンスは第１の樹脂５０３の厚みで規定されるため、特性インピーダンスを調整する際には、第１の樹脂５０３の厚みを変更する必要がある。つまり、特性インピーダンスの調整及び変更のためには、第１の樹脂５０３を成形する金型を変更しなければならず、その都度設備投資が必要となる。
このような問題を解決するために、本発明の一態様に係る半導体パッケージは、高周波信号が入力または出力される半導体素子と、一端が前記半導体素子の入力端子または出力端子と電気的に接続され、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、前記リードの他端が露出するように、前記リードと前記半導体素子とを封止する樹脂と、第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記樹脂を介して前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを備え、前記導電体は、前記第２主面と平行な前記導電体の断面であって前記第１主面よりも面積の小さい前記断面が存在するような構造を有することを特徴とする。
本態様によれば、第１主面が樹脂を介してリードと対向することにより当該リードとともにマイクロストリップ線路を構成する接地強化用の導電体において、当該導電体の第２主面は樹脂から露出している。これにより、導電体の第２主面は、パッケージが実装される接地面と直接接触するので、マイクロストリップ線路の伝送特性に影響する接地強度を向上させることが可能となる。よって、低損失な高周波特性を有する半導体パッケージを、安価な樹脂を用いて提供できる。
また、さらに、上面に前記半導体素子が配置される平板状のダイパッドを有し、前記ダイパッドは、下面の少なくとも一部が露出するように、前記樹脂により封止されていることが好ましい。
これにより、樹脂から露出したダイパッドの下面を、直接モジュールケースもしくはヒートシンクへ、ネジ止めまたは半田付けすることで、半導体素子の発熱を効果的に放熱させることが可能となる。
また、前記リードの上面と前記ダイパッドの上面とは、同一平面状に位置してもよい。
これにより、半導体素子と平板状のリードの上面とが、略同一平面となり、それらの間に段差を有さないので、リードフレームの構成やボンディングワイヤの形成が容易となり、製造工程の簡素化が図られる。
また、前記リードと向かい合う前記ダイパッドの側面から、前記ダイパッドと向かい合う前記リードの側面までの距離と、前記導電体と向かい合う前記ダイパッドの側面から、前記ダイパッドと向かい合う前記導電体の側面までの距離は等しくてもよい。
これにより、平板状のリード、導電体及びこれらに挟まれた樹脂で構成されるマイクロストリップ線路の、ダイパッドと近接する側の端部における特性インピーダンスの変化を最小にできるので、境界領域における伝送ロスを低減できる。
また、前記リードと前記ダイパッドとは、同一材料で構成されてもよい。
これにより、リードとダイパッドとが一体化され、リードとダイパッドの位置関係が固定されたリードフレームを用いて本発明の半導体パッケージを製造することが可能となる。よって、実装工程におけるワイヤボンディングが安定し、樹脂封止工程におけるリード及びダイパッドの位置決めが容易となるので、製造工程の簡素化が図られる。
また、前記導電体の前記第２主面は、前記リードを基準にして、前記ダイパッドの前記下面と同じ側に位置してもよい。
これにより、導電体の第２主面とダイパッドの下面とを、半導体パッケージが実装される高周波基板やアルミケース、ヒートシンクなどの同一実装面に接触させることが可能となるので、高周波伝送特性における接地強化及び半導体素子の放熱のための実装工程を効果的かつ簡易的に実現できる。
また、前記導電体の前記第２主面は、前記ダイパッドの前記下面と同一平面状に位置してもよい。
これにより、導電体の第２主面及びダイパッドの裏面と、パッケージが実装される接地面との実装時の密着性が向上し、均一な放熱特性が実現される。
また、前記導電体は、前記ダイパッドの一部であってもよい。
これにより、導電体とダイパッドとが一体化されたリードフレームを用いて本発明の半導体パッケージを製造することが可能となる。また、一体化された導電体及びダイパッドを、半導体パッケージが実装される高周波基板の同一実装面に、同時に接触させることが可能となるので、高周波伝送特性における接地強化及び半導体素子の放熱のための実装工程を効果的かつ簡易的に実現できる。
また、前記リードの厚みは、前記ダイパッドの厚みよりも小さいことが好ましい。
これにより、リードと導電体との間隔を確保できるので、マイクロストリップ線路の特性インピーダンスに影響を与えるリードと導電体との間の樹脂の厚みを調整する自由度が増える。
また、前記リードと前記導電体とが対向している部分において、前記第１主面と平行で前記高周波信号の伝達方向と垂直な方向を幅方向とした場合、前記導電体の幅は前記リードの幅よりも大きいことが好ましい。
これにより、リードと導電体と樹脂とで構成されるマイクロストリップ線路において、リードから導電体への電気力線の密度が均等となり、低損失な伝送特性を確保できる。
また、前記ダイパッドは、前記下面と平行な前記ダイパッドの断面であって前記上面よりも面積の小さい前記断面が存在するような構造を有することが好ましい。
これにより、樹脂がダイパッドを抱え込み、ダイパッドが樹脂から剥がれること及び脱落することを防止することが可能となる。
また、前記導電体は、前記第２主面と平行な前記導電体の断面であって前記第１主面よりも面積の小さい前記断面が存在するような構造を有することが好ましい。
これにより、樹脂が接地強化用の導電体を抱え込み、導電体が樹脂から剥がれること及び脱落することを防止することが可能となる。
また、前記ダイパッドの下面のうち前記樹脂から露出した部分は、当該部分の周辺の前記樹脂の表面から突出していることが好ましい。
本態様によれば、樹脂成形の際に、ダイパッドの下面への樹脂の回り込みを、より確実に防ぐことが可能となる。樹脂成形の際に、樹脂がダイパッドの下面へ回り込むと、ヒートシンク等の放熱面とダイパッドの下面との間に熱伝導率の低い樹脂が介在してしまう。そうすると、ヒートシンク等の放熱面とダイパッドとが直接接触する実効面積が減少し、半導体素子の発熱を効果的に放熱することができなくなる場合がある。
また、前記導電体の前記第２主面は、当該第２主面の周辺の前記樹脂の表面から突出していることが好ましい。
本態様によれば、樹脂成形の際に、導電体の第２主面への樹脂の回り込みを、より確実に防ぐことが可能となる。樹脂成形の際に、樹脂が接地強化用の導電体の第２主面へ回り込むと、ヒートシンク等の接地面と導電体との間に絶縁層である樹脂が介在してしまう。そうすると、ヒートシンク等の接地面と導電体とが直接接触する実効面積が減少し、導電体を接地面とする効果が低下する場合がある。
なお、本発明は、このような特徴的な手段を備える半導体パッケージとして実現することができるだけでなく、半導体パッケージに含まれる特徴的な手段を工程とする半導体パッケージの製造方法として実現することができる。
上記の課題を解決するために、本発明の半導体パッケージの製造方法は、高周波信号が入力または出力される半導体素子の入力端子または出力端子と、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードとを電気的に接続させる接続工程と、第１主面及び当該第１主面と対向する第２主面とを有する接地強化用の導電体を、前記第２主面が金型の内面に接触するように前記金型の所定位置に配置する導電体接触工程と、前記リードが前記第１主面と対向するように、前記リードの一部及び前記半導体素子を前記金型の内部空間に配置するリード配置工程と、前記金型の前記内部空間に樹脂を注入する樹脂注入工程とを含み、前記リード配置工程では、前記リードと前記第１主面との間に前記樹脂が介在するように、前記リードが配置されることを特徴とする。
本態様によれば、樹脂注入工程の準備工程において、導電体の第２主面を樹脂成形用の金型の内面に接触させて配置するので、樹脂成形後、当該第２主面を樹脂から露出させることが可能となる。よって、第２主面は、パッケージが実装される接地面と直接接触するので、マイクロストリップ線路の伝送特性に重要な接地強度を向上させることが可能となり、低損失な高周波特性を有する半導体パッケージを、安価な樹脂を用いて提供できる。
また、さらに、前記接続工程の前に、平板状のダイパッドと前記リードとを一体として含むリードフレームを準備する準備工程と、前記ダイパッドの上面に前記半導体素子をダイボンディングするダイボンド工程とを含み、前記リード配置工程では、前記リードフレームを、前記ダイパッドの下面の少なくとも一部が前記金型の内面に接触するように前記金型の所定位置に配置することが好ましい。
これにより、樹脂注入工程の準備工程において、ダイパッドの下面の少なくとも一部を樹脂成形用の金型の内面に接触させて配置するので、樹脂成形後、当該下面を樹脂から露出させることが可能となる。これにより、樹脂から露出したダイパッドの下面を、直接モジュールケースもしくはヒートシンクへ、ネジ止めまたは半田付けすることで、半導体素子の発熱を効果的に放熱させることが可能となる。
また、前記リード配置工程では、前記ダイパッドの下面が前記金型の内面に接触するように、前記金型の内面に形成された凹部に前記ダイパッドを嵌め込んでもよい。
これにより、樹脂注入工程の準備工程において、ダイパッドの下面の少なくとも一部を樹脂成形用の金型の内面に接触させて配置できるとともに、ダイパッドの位置決めも可能となる。同時に、樹脂注入工程において、ダイパッドの下面を樹脂の注入空間から突出させられるため、ダイパッドの下面への樹脂の回り込みを、より確実に防ぐことが可能となる。
また、前記リード配置工程では、前記ダイパッドの下面が前記金型の内面に接触するように、前記金型に形成された吸引口より前記ダイパッドを吸引してもよい。
これにより、樹脂注入工程の準備工程において、ダイパッドの下面の少なくとも一部を樹脂成形用の金型の内面に吸着させて配置できるとともに、ダイパッドの位置決めも可能となる。
また、前記導電体接触工程では、前記第２主面が前記金型の内面に接触するように、前記金型の内面に形成された凹部に前記導電体を嵌め込んでもよい。
これにより、樹脂注入工程の準備工程において、導電体の第２主面を樹脂成形用の金型の内面に接触させて配置できるとともに、導電体の位置決めも可能となる。同時に、樹脂注入工程において、第２主面を樹脂の注入空間から突出させられるため、導電体の第２主面への樹脂の回り込みを、より確実に防ぐことが可能となる。
また、前記導電体接触工程では、前記第２主面が前記金型の内面に接触するように、前記金型に形成された吸引口より前記導電体を吸引してもよい。
これにより、樹脂注入工程の準備工程において、導電体の第２主面を樹脂成形用の金型の内面に吸着させて配置できるとともに、導電体の位置決めも可能となる。
なお、本発明は、上記特徴的な手段を備える半導体パッケージ及び上記特徴的な工程を備える半導体パッケージの製造方法として実現することができるだけでなく、特徴的な構造を備える半導体パッケージの金型として実現することができる。
上記の課題を解決するために、本発明の半導体パッケージの金型は、高周波信号が入力または出力される半導体素子と、一端が前記半導体素子の入力端子または出力端子と電気的に接続され前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、前記リードの他端が露出するように前記リードと前記半導体素子とを封止する樹脂と、第１主面が前記リードに対向し前記第１主面と対向する第２主面が前記樹脂から露出するように前記樹脂により封止された接地強化用の導電体とを備える半導体パッケージを製造するための金型であって、前記金型の内面には、前記第２主面を前記内面に接触させるための凹部が形成されていることを特徴とする。
本態様の金型を、本発明の半導体パッケージの製造工程において用いることにより、導電体の第２主面を樹脂成形用の金型の内面に容易に接触させて配置できる。同時に、樹脂注入工程において、第２主面を樹脂の注入空間から突出させられるため、導電体の第２主面への樹脂の回り込みを、より確実に防ぐことが可能となる。よって、第２主面は、パッケージが実装される接地面と直接接触するので、マイクロストリップ線路の伝送特性に重要な接地強度を向上させることが可能となる。また、樹脂注入工程の準備工程において、導電体の位置決めが容易であるので、製造工程の簡略化が図られる。
また、マイクロストリップ線路を構成するリードの特性インピーダンスは、導電体の第１主面とリード平面との間の樹脂の厚さに依存する。本態様によれば、樹脂の成形金型を変更せずとも、接地強化用の導電体の厚さのみを調整して、リードと導電体とを樹脂の成形金型内の所定の位置に設置することにより、リードの特性インピーダンスを、変更することが可能である。よって、樹脂の成形金型の変更が不要となるので、製品価格への影響が少ない状態で半導体パッケージ製品のバリエーションを増やすことが可能となる。
また、本発明は、上述した特徴的な手段を備える半導体パッケージとして実現することができるだけでなく、半導体パッケージに含まれる特徴的な構造を備える半導体パッケージの入出力端子として実現することができる。
上記の課題を解決するために、本発明の半導体パッケージの入出力端子は、半導体素子を樹脂により封止する半導体パッケージの入出力端子であって、高周波信号を伝搬する平板状のリードと、前記リードの一端が露出するように、前記半導体素子とともに前記リードを封止する樹脂と、第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを有し、前記リードと前記導電体と前記樹脂とは、ストリップ線路またはマイクロストリップ線路を構成することを特徴とする。
これによれば、接地強化用の導電体の裏面は、接地面と直接接触可能となるので、マイクロストリップ線路の伝送特性に影響する接地強度を向上させることが可能となる。よって、半導体パッケージの安価な構成材料である樹脂を用いて、低損失な高周波信号伝送を実現できる。
以下、本発明の実施の形態における半導体パッケージについて、図面を参照しながら説明する。また、以下の図面において同一の構成要素には同一の符号を用いている。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体パッケージの構造断面図である。同図に記載された半導体パッケージ１は、樹脂封止型のパッケージであり、ダイパッド１１と、半導体素子１２と、複数のリード端子１３と、半導体素子１２とインナーリード部１３ａとを接続するボンディングワイヤ１４と、接地強化用金属体１５と、封止用樹脂１６とを備える。なお、リード端子１３のうち、封止用樹脂１６の内側に位置する部分をインナーリード部１３ａとし、封止用樹脂の外側に位置する部分をアウターリード部１３ｂとする。
半導体素子１２は、ダイパッド１１の主面１１ａにダイボンディングされ、一方のリード端子１３を介して入力された高周波信号を電力増幅し、当該電力増幅された高周波信号を他方のリード端子１３を介して出力する高周波電力増幅素子である。なお、本発明の半導体パッケージに実装される半導体素子としては、上述した電力増幅機能を有するものだけでなく、高周波信号のスイッチング機能を有するもの等も適用可能である。つまり、本発明の半導体パッケージに実装される半導体素子は、高周波信号が入力または出力される半導体素子であればよい。
半導体素子１２としては、例えば、ＧａＮ−ＨＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ−ＨＦＥＴ、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＬＤＭＯＳ（Ｌａｔｅｒａｌ ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）及び、ＧａＡｓ−ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。
ダイパッド１１は、例えば、銅などの熱伝導率の高い材料で構成され、半導体素子１２が実装される上面に相当する主面１１ａと、封止用樹脂１６から露出した下面に相当する裏面１１ｂとを有する平板である。封止用樹脂１６から露出したダイパッド１１の裏面１１ｂを、直接モジュールケースもしくはヒートシンクへ、ネジ止めまたは半田付けすることで、半導体素子１２の発熱を効果的に放熱させることが可能となる。一般的に、封止用樹脂材料は、例えば、エポキシ樹脂などが使用されるため、銅などの金属材料に比べ、２桁以上熱伝導率が低い。よって、封止用樹脂１６を介しての放熱では、高出力時の半導体素子の発熱を効果的に放熱することは困難である。
接地強化用金属体１５は、第１主面である主面１５ａと、封止用樹脂１６から露出した第２主面である裏面１５ｂとを有する接地強化用の導電体である。接地強化用金属体１５の主面１５ａは、封止用樹脂１６の一部を介してリード端子１３のインナーリード部１３ａと対向している。接地強化用金属体１５は、例えば、銅などの電気伝導の良い材料で構成される。
リード端子１３は、ダイパッド１１の側方に配置され、インナーリード部１３ａが半導体素子１２の入力端子または出力端子とボンディングワイヤ１４により電気的に接続された、平板状のリードである。上記接続により、リード端子１３は、入力高周波信号または増幅された出力高周波信号を半導体素子１２または外部回路へ伝達する。ここで、リード端子１３の厚みは、ダイパッド１１の厚みよりも小さいことが好ましい。これにより、リード端子１３と接地強化用金属体１５との間隔を確保できるので、マイクロストリップ線路の特性インピーダンスに影響を与える当該間隔内での封止用樹脂１６の厚みを調整する自由度が増える。
封止用樹脂１６は、ダイパッド１１の裏面１１ｂ、アウターリード部１３ｂ、及び接地強化用金属体１５の裏面１５ｂが露出するように、ダイパッド１１と、半導体素子１２と、インナーリード部１３ａと、ボンディングワイヤ１４と、接地強化用金属体１５とを封止する樹脂である。
インナーリード部１３ａの特性インピーダンスは、封止用樹脂１６の比誘電率と、インナーリード部１３ａの幅と、接地強化用金属体１５の主面１５ａとインナーリード部１３ａの裏面との距離によって決定される。
上記構成により、高周波電力増幅用途の半導体パッケージを、安価な樹脂を用いて実現することが可能となる。また、リード端子１３とともにマイクロストリップ線路を構成する接地強化用金属体１５の裏面１５ｂを封止用樹脂１６から露出させているので、接地強化用金属体１５の裏面１５ｂを半導体パッケージ１が実装される高周波基板やモジュールケース等の接地面と直接接触させる、または、半田付けすることにより、高周波伝送特性に重要な接地強度を向上させることが可能となり、接地面からの位相進みも低減できる。よって、高周波用の高出力半導体素子を実装するための、安価でかつ高周波特性に優れた半導体パッケージを提供することが可能となる。
また、インナーリード部１３ａの特性インピーダンスは、封止用樹脂１６の成形金型を変更せずとも、接地強化用金属体１５の厚さを調整することにより変更することが可能である。よって、封止用樹脂１６を成形する金型の変更が不要となり、製品価格への影響が少ない状態で製品のバリエーションを増やすことが可能となる。
また、本実施の形態では、接地強化用金属体１５の裏面１５ｂは、リード端子１３を基準にして、ダイパッド１１の裏面１１ｂと同じ側に位置している。これにより、接地強化用金属体１５の裏面１５ｂとダイパッド１１の裏面１１ｂとを、半導体パッケージ１が実装される高周波基板やモジュールケース等の同一実装面に接触させることが可能となるので、高周波伝送特性における接地強化及び半導体素子１２の放熱のための実装工程を効果的かつ簡易的に実現できる。
さらに、接地強化用金属体１５の裏面１５ｂは、ダイパッド１１の裏面１１ｂと同一平面上に位置していることが好ましい。これにより、裏面１５ｂ及び裏面１１ｂと、上記高周波基板やモジュールケース等との実装時の密着性が向上し、均一な放熱特性が実現される。
なお、本発明の半導体パッケージにおいて、接地強化用金属体１５の裏面１５ｂが、リード端子１３を基準にして、ダイパッド１１の裏面１１ｂと反対側に位置していてもよい。本発明の半導体パッケージが実装される高周波回路基板は多層構造をとる場合が多く、例えば、半導体パッケージが実装される層の直上層が接地層となっている場合がある。つまり、この場合に対応する本発明の半導体パッケージは、当該半導体パッケージの底面からダイパッドの裏面を露出させて当該裏面と実装層とを接着し、一方、当該半導体パッケージの上面から接地強化用金属体の裏面を露出させて当該裏面と接地層とを接着させるという態様であってもよい。
さらに、図１に示すように、ダイパッド１１の裏面１１ｂは、封止用樹脂１６の裏面１６ｂよりも突出していることが好ましい。これにより、封止用樹脂１６を成形する際に、ダイパッド１１の裏面１１ｂへの封止用樹脂１６の回り込みを、より確実に防ぐことが可能となる。封止用樹脂１６を成形する際に、封止用樹脂１６がダイパッド１１の裏面１１ｂへ回り込むと、ヒートシンク等の放熱面とダイパッド１１の裏面１１ｂとの間に熱伝導率の低い封止用樹脂１６が介在してしまう。これにより、ヒートシンク等の放熱面と裏面１１ｂとが直接接触、または接着する実効面積が減少し、半導体素子１２の発熱を効果的に放熱することができなくなる場合がある。
また、接地強化用金属体１５の裏面１５ｂは、封止用樹脂１６の裏面１６ｂよりも突出していることが好ましい。これにより、封止用樹脂１６を成形する際に、接地強化用金属体１５の裏面１５ｂへの封止用樹脂１６の回り込みを、より確実に防ぐことが可能となる。封止用樹脂１６を成形する際に、封止用樹脂１６が接地強化用金属体１５の裏面１５ｂへ回り込むと、ヒートシンク等の接地面と接地強化用金属体１５との間に絶縁層である封止用樹脂１６が介在してしまう。これにより、ヒートシンク等の接地面と接地強化用金属体１５とが直接接触、または接着する実効面積が減少し、接地強化用金属体１５を接地面とする効果が低下する場合がある。
なお、上記のように、ダイパッド１１の裏面１１ｂを封止用樹脂１６の裏面１６ｂに対して突出させる構造をとるには、封止用樹脂１６を成形するための下金型に、ダイパッド１１の裏面１１ｂが嵌り込むような形状の凹部を形成することが好ましい。これにより、封止用樹脂１６の成形時における金型とダイパッド１１との位置決めも可能となる。
同様に、接地強化用金属体１５の裏面１５ｂを封止用樹脂１６の裏面１６ｂに対して突出させる構造をとるには、上記下金型に、接地強化用金属体１５の裏面１５ｂが嵌り込むような形状の凹部を形成することが好ましい。これにより、封止用樹脂１６の成形時における金型と接地強化用金属体１５との位置決めも可能となる。
また、ダイパッド１１の底面端部に段差を形成し、上記下金型にも同じ形状の段差を形成することが好ましい。これにより、ダイパッド１１の裏面１１ｂに封止用樹脂１６が回りこむのを、より効果的に防止することが可能となる。
同様に、接地強化用金属体１５の底面端部に段差を形成し、上記下金型にも同じ形状の段差を形成することが好ましい。これにより、接地強化用金属体１５の裏面１５ｂ底面に封止用樹脂１６が回りこむのを、より効果的に防止することが可能となる。
また、図１に示すように、ダイパッド１１の裏面１１ｂの端部に、切り欠き１１ｃを設けることが好ましい。切り欠き１１ｃを封止用樹脂１６に埋もれるように設けることで、封止用樹脂１６がダイパッド１１を抱え込み、ダイパッド１１が封止用樹脂１６から剥がれること及び脱落することを防止することが可能となる。ここで、切り欠き１１ｃとは、ダイパッド１１の側面に設けられた凹部である。図１に記載された半導体パッケージ１においては、封止用樹脂１６で被覆される切り欠き１１ｃは、ダイパッド１１の底面端部の段差と一致しており、切り欠き１１ｃの構造は、例えば、上記下金型においてダイパッド１１の裏面１１ｂを嵌め込むために設けられる段差の高さを、ダイパッド１１の底面端部に形成された段差の高さよりも低く設定することにより実現される。
同様に、図１に示すように、接地強化用金属体１５の裏面１５ｂの端部に、切り欠き１５ｃを封止用樹脂１６に埋もれるように設けることで、封止用樹脂１６が接地強化用金属体１５を抱え込み、接地強化用金属体１５が封止用樹脂１６から剥がれること及び脱落することを防止することが可能となる。ここで、切り欠き１５ｃとは、接地強化用金属体１５の側面に設けられた凹部である。図１に記載の半導体パッケージ１においては、封止用樹脂１６で被覆される切り欠き１５ｃは、接地強化用金属体１５の底面端部の段差と一致しており、切り欠き１５ｃの構造は、例えば、上記下金型において接地強化用金属体１５の裏面１５ｂを嵌め込むために設けられる段差の高さを、接地強化用金属体１５の底面端部に形成された段差の高さよりも低く設定することにより実現される。
なお、ダイパッド１１の裏面１１ｂの端部に設けられる切り欠き１１ｃ、及び、接地強化用金属体１５の裏面１５ｂの端部に設けられる切り欠き１５ｃの形状は、図１に記載されたような段差形状に限られない。ダイパッド１１の封止用樹脂１６からの剥がれ、または、脱落を防止するには、切り欠き１１ｃは、封止用樹脂１６で被覆されるように設けられ、ダイパッド１１の主面１１ａよりも面積の小さい裏面１１ｂの端部から主面１１ａの端部にかけて直線状または滑らかに変化する部分であってもよい。また、同様に、接地強化用金属体１５の封止用樹脂１６からの剥がれ、または、脱落を防止するには、切り欠き１５ｃは、封止用樹脂１６で被覆されるように設けられ、接地強化用金属体１５の主面１５ａよりも面積の小さい裏面１５ｂの端部から主面１５ａの端部にかけて直線状または滑らかに変化する部分であってもよい。
つまり、ダイパッド１１の封止用樹脂１６からの剥がれ、または、脱落を防止するには、ダイパッド１１は、ダイパッド１１の裏面１１ｂと平行なダイパッド１１の断面であって主面１１ａよりも面積の小さい当該断面が存在し、主面１１ａよりも面積の小さい当該断面部分が封止用樹脂１６で被覆されるように設けられている構造を有すればよい。言い換えれば、ダイパッド１１の裏面１１ｂの面積が主面１１ａの面積以上であっても、主面１１ａから裏面１１ｂまでの間にくびれ形状を有する切り欠きがあり、当該切り欠きが封止用樹脂１６で被覆されるように設けられていればよい。また、同様に、接地強化用金属体１５の封止用樹脂１６からの剥がれ、または、脱落を防止するには、接地強化用金属体１５は、接地強化用金属体１５の裏面１５ｂと平行な接地強化用金属体１５の断面であって主面１５ａよりも面積の小さい当該断面が存在し、主面１５ａよりも面積の小さい当該断面部分が封止用樹脂１６で被覆されるように設けられている構造を有すればよい。言い換えれば、接地強化用金属体１５の裏面１５ｂの面積が主面１５ａの面積以上であっても、主面１５ａから裏面１５ｂまでの間にくびれ形状を有する切り欠きがあり、当該切り欠きが封止用樹脂１６で被覆されるように設けられていればよい。
また、リード端子１３の上面とダイパッド１１の主面１１ａとは、同一平面上に位置することが好ましい。これにより、半導体素子１２とリード端子１３の上面とが、略同一平面となり、それらの間に段差を有さないので、ボンディングワイヤ１４の形成が容易となり、製造工程の簡素化が図られる。
また、リード端子１３と向かい合うダイパッド１１の側面から、ダイパッド１１と向かい合うリード端子１３の側面までの距離と、接地強化用金属体１５と向かい合うダイパッド１１の側面から、ダイパッド１１と向かい合う接地強化用金属体１５の側面までの距離は等しいことが好ましい。これにより、リード端子１３、接地強化用金属体１５及びこれらに挟まれた封止用樹脂１６で構成されるマイクロストリップ線路の、ダイパッド１１と近接する側の端部における特性インピーダンスの変化を最小にできるので、境界領域における伝送ロスを低減できる。
図２は、本発明の実施の形態１に係る半導体パッケージの上面透視図及び側面透視図である。なお、図１に記載された半導体パッケージ１の構造断面図は、図２に記載された半導体パッケージ１の上面透視図におけるＸ−Ｘ’断面図に対応している。また、図２に記載された半導体パッケージ１の側面透視図は、高周波信号の入出力方向（図中ではＹ方向に対応）から見た透視図に対応している。
図２の上面透視図に示されるように、本実施の形態１に係る半導体パッケージ１において、半導体素子１２に設けられた複数の入力パッド及び複数の出力パッドに対応して、複数のボンディングワイヤ１４が、略等間隔かつ略同じ長さでリード端子１３のインナーリード部１３ａと半導体素子１２とを接続している。また、図２の側面透視図に示されるように、リード端子１３と接地強化用金属体１５とは、誘電材料である封止用樹脂１６の一部を介して対向している。
以下、図２の上面図において、リード端子１３の一方を入力、リード端子１３の他方を出力としたとき、入力から出力へ高周波信号の流れる方向を長さ方向、高周波信号の流れと垂直な方向を幅方向と定義する。
ここで、リード端子１３と接地強化用金属体１５とが対向している部分において、接地強化用金属体１５は、インナーリード部１３ａよりも幅が広い方が好ましい。インナーリード部１３ａをマイクロストリップ型の分布定数線路として利用するためには、インナーリード部１３ａから接地強化用金属体１５への電気力線の密度を均等にする必要がある。インナーリード部１３ａよりも接地強化用金属体１５の幅が狭い場合には、接地層の面積が不足して伝送損失の原因となる。さらに、半導体パッケージの上面から見た、接地強化用金属体１５のインナーリード部１３ａからの幅方向のはみ出し量は、インナーリード部１３ａと接地強化用金属体１５との対向距離よりも大きくすることが好ましい。
なお、図２に示された半導体パッケージ１では、接地強化用金属体１５の幅は封止用樹脂１６の幅よりも狭く、幅方向において封止用樹脂１６の内部に収まっているが、接地強化用金属体１５の幅を封止用樹脂１６の幅と同等、または封止用樹脂１６の幅よりも広く設定してもよい。これにより、ヒートシンク等の接地面と接地強化用金属体１５との接触面積が増加し、密着度が強化されるので、接触抵抗をさらに低減でき伝送損失をさらに低減することが可能となる。
また、図２に示された半導体パッケージ１では、ダイパッド１１と封止用樹脂１６の幅とを同じ広さで構成したが、ダイパッド１１の幅が封止用樹脂１６よりも広くダイパッド１１が幅方向に露出する構成、またはその逆に、ダイパッド１１の幅が封止用樹脂１６よりも狭くダイパッド１１が幅方向において封止用樹脂１６の内部に収まる構成としてもよい。
また、図２に示された半導体パッケージ１では、接地強化用金属体１５の長さは、インナーリード部１３ａの長さよりも短く、長さ方向において封止用樹脂１６の内部に収まっているが、接地強化用金属体１５の長さをインナーリード部１３ａの長さよりも長くし、長さ方向において封止用樹脂１６の外に露出し、アウターリード部１３ｂの方へ伸びていてもよい。これにより、インナーリード部１３ａの特性インピーダンスが一定になり、インピーダンス不整合による伝送損失を抑制できる。また、ヒートシンク等の接地面と接地強化用金属体１５との接触面積が増加するので、接触抵抗をさらに低減でき伝送損失をさらに低減することが可能となる。
なお、図１、図２に示された半導体パッケージ１では、半導体素子１２とリード端子１３をボンディングワイヤ１４により、直接接続して構成したが、半導体素子１２とリード端子１３の間に整合用の回路基板を配置し、ボンディングワイヤにより、整合用の回路基板を介して半導体素子１２とリード端子１３を接続してもよい。
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体パッケージの上面透視図である。同図に記載された半導体パッケージ２は、樹脂封止型のパッケージであり、ダイパッド２１と、半導体素子１２と、複数のリード端子１３と、ボンディングワイヤ１４と、接地強化用金属体１５と、封止用樹脂１６とを備える。本実施の形態に係る半導体パッケージ２は、実施の形態１に係る半導体パッケージ１と比較して、ダイパッド２１の幅が封止用樹脂１６の幅よりも広い点、及び、幅方向に封止用樹脂１６から突出したダイパッド２１の領域にネジ止め用の切り欠き１１ｄが設けられている点が構造として異なる。実施の形態１に係る半導体パッケージ１と同じ点は説明を省略し、以下、半導体パッケージ１と異なる点のみ説明する。
ダイパッド２１は、例えば、銅などの熱伝導率の高い材料で構成され、半導体素子１２が実装される主面と、封止用樹脂１６から露出した裏面とを有する平板である。
上記構成により、高周波電力増幅用途の半導体パッケージを、安価な樹脂を用いて実現することが可能となる。また、リード端子１３とともにマイクロストリップ線路を構成する接地強化用金属体１５の裏面１５ｂを、封止用樹脂１６から露出させているので、高周波伝送特性に重要な接地強度を向上させることが可能となり、同時に、接地面からの位相進みも低減できる。よって、高周波用の高出力半導体素子を実装するための、安価でかつ高周波特性に優れた半導体パッケージを提供することが可能となる。
さらに、封止用樹脂１６から露出したダイパッド２１の裏面は、モジュールケースもしくはヒートシンクと直接接するように切り欠き１１ｄにおいてネジ止めされ、または、モジュールケースもしくはヒートシンクに対し半田付けされる。これにより、密着面積が増加し、及び、密着度が強化されるので、接触熱抵抗が低減され、半導体素子１２の発熱を効果的に放熱させることが可能となる。
なお、図３に示された半導体パッケージ２では、ダイパッド２１の幅のみを封止用樹脂１６の幅より広くして、ネジ止め用の切り欠き１１ｄを構成したが、同様に、接地強化用金属体１５の幅を封止用樹脂１６の幅よりも広くして、ネジ止め用の切り欠きを設けてもよい。これにより、ヒートシンクと接地強化用金属体１５との密着面積が増加し、及び、密着度が強化されるので、接触抵抗をさらに低減でき伝送損失をさらに低減することが可能となる。
（実施の形態３）
本実施の形態では、本発明の半導体パッケージの製造方法について説明する。
図４は、本発明の半導体パッケージを製造するためのリードフレームの作製工程フロー図である。また、図５は、リードフレームから本発明の半導体パッケージを製造する工程フロー図である。本発明の半導体パッケージの製造方法は、図４の（ａ）〜（ｃ）の工程が実行された後、図５の（ａ）〜（ｄ）の工程が実行される。具体的には、図４の（ａ）〜（ｃ）は、実施の形態１に係る半導体パッケージ１が備えるダイパッド１１及びリード端子１３の前段階であるリードフレームの製造工程を表す。また、図５の（ａ）及び（ｂ）は、リードフレームへの実装工程を表し、図５の（ｃ）は、封止用樹脂１６による封止工程を表し、図５の（ｄ）は、半導体パッケージの個片化工程を表す。
また、図４及び図５に記載された製造方法では、４個の半導体パッケージが備えるダイパッド１１及びリード端子１３が連なったものを１個のリードフレームとして各工程を実行する例を示している。図４及び図５には、工程毎の断面図と上面図とが示されている。
まず、図４の（ａ）に示すように、ダイパッド１１及びリード端子１３の構成材料であるリードフレーム板５を準備する。以降の工程により、１枚のリードフレーム板５には、４個の半導体パッケージ分のダイパッド１１及びリード端子１３が形成される。リードフレーム板５は、例えば、無酸素銅などの直方体の銅素地で構成される。
次に、図４の（ｂ）に示すように、厚さの異なるリード端子１３とダイパッド１１とを、リードフレーム板５を用いて一体構成するために、リードフレーム板５の対向する２辺である端部領域を圧延加工する。これにより、リードフレーム板５は、リード端子１３となる領域が薄肉化されたリードフレーム板５ｘへと加工される。一方、高出力な半導体素子１２の発熱を効果的に放熱するためには、ダイパッド１１となるリードフレーム板５ｘの中央部領域を０．５ｍｍ以上の厚さに確保しておく必要がある。
なお、圧延加工により形成可能な段差には限界があり、ダイパッド１１となる領域の厚さに対して、リード端子１３となる領域の厚さを６分の１程度まで薄肉化することが可能である。例えば、準備されたリードフレーム板５の厚さが１．２ｍｍである場合には、リード端子１３となる部分を、０．２〜１．２ｍｍの範囲に薄肉化することが可能である。
次に、図４の（ｃ）に示すように、リードフレーム板５ｘに対して、ダイパッドとなる領域１１ｘとリード端子となる領域１３ｘとの間の領域をプレス加工または切削加工などにより切除することによりリードフレームを形成する。ただし、封止用樹脂１６が形成される領域以外は加工せず、形成されたリードフレームは一体的につながった状態を維持している。
なお、プレス加工または切削加工が容易となるように薄肉化した部分を加工するため、ダイパッドとなる領域１１ｘの両端部には、局所的に薄い領域が発生する。この局所的に薄い領域と、リードフレーム中央部の圧延加工されていない厚い領域との段差を、図１に記載されたダイパッド１１の切り欠き１１ｃとして利用してもよい。
なお、プレス機の荷重設定に余裕があれば、ダイパッドとなる領域１１ｘのうち圧延加工されていない領域を加工することも可能であり、ダイパッドとなる領域１１ｘ及びリード端子となる領域１３ｘの間の加工領域は図４の（ｃ）に表された領域に限るものではない。これによれば、ダイパッドとなる領域１１ｘは、局所的に薄い領域がなく厚みが均一となる。
上述した図４の（ａ）〜（ｃ）に示された工程は、平板状のダイパッド１１とリード端子１３とを一体として含むリードフレームを準備する準備工程である。
次に、図５の（ａ）に示すように、図４の（ｃ）で示された工程により形成されたリードフレームに、半導体素子１２をダイボンディングする。図５の（ａ）に示された工程は、ダイパッド１１の主面１１ａに半導体素子１２をダイボンディングするダイボンド工程である。
次に、図５の（ｂ）に示すように、図５の（ａ）で示された工程によりダイボンディングされた半導体素子１２とリード端子１３とをボンディングワイヤ１４により接続する。ここで、リード端子１３とダイパッド１１とは、同一材料のリードフレームで一体形成されるので、半導体素子１２とリード端子１３の位置関係が維持されるため、当該工程におけるワイヤボンディングが安定し、また、次工程におけるリード端子１３及びダイパッド１１の金型内での位置決めが容易となるので、製造工程の簡素化が図られる。図５の（ｂ）に示された工程は、高周波信号を増幅する半導体素子１２の入力端子または出力端子と、入力高周波信号または増幅された出力高周波信号を半導体素子１２または外部回路へ伝達するためのリード端子１３とを電気的に接続させる接続工程である。
次に、図５の（ｃ）に示すように、図５の（ａ）及び（ｂ）に示される工程により半導体素子１２及びボンディングワイヤ１４が実装されたリードフレームと、接地強化用金属体１５とを、封止用樹脂１６により封止成形する。このとき、上記リードフレームと接地強化用金属体１５とが、図６Ａ及び図６Ｂで後述する金型により位置決めが行われることにより、図１及び図２で説明した封止後の所定の構造が実現される。つまり、封止用樹脂１６を成形する際に、上記リードフレームと接地強化用金属体１５とは同時に樹脂成形される。
上記図５の（ｃ）に示された工程は、接地強化用金属体１５を、裏面１５ｂが金型の内面に接触するように金型の所定位置に配置する導電体接触工程と、リード端子１３が接地強化用金属体１５の主面１５ａと対向するように、また、ダイパッド１１の裏面１１ｂが金型の内面に接触するように、リードフレームの一部を金型の内部空間に配置するリード配置工程と、金型の内部空間に封止用樹脂１６を注入する樹脂注入工程とを含む。
最後に、図５の（ｄ）に示すように、一体的につながっているリードフレームを所定の位置で切断する。これにより、半導体パッケージ１を個片化する。
上述した製造方法によれば、封止用樹脂１６の成形後、接地強化用金属体１５の裏面１５ｂを封止用樹脂１６から露出させることが可能となる。よって、裏面１５ｂは、半導体パッケージ１が実装される接地面と直接接触するので、マイクロストリップ線路の伝送特性に影響する接地強度を向上させることが可能となる。よって、低損失な高周波特性を有する半導体パッケージを、樹脂封止型の安価なパッケージとして提供できる。
さらに、封止用樹脂１６の成形後、ダイパッド１１の裏面１１ｂを封止用樹脂１６から露出させることが可能となる。これにより、封止用樹脂１６から露出したダイパッド１１の裏面１１ｂを、直接モジュールケースもしくはヒートシンクへ、ネジ止めまたは半田付けすることで、半導体素子１２の発熱を効果的に放熱させることが可能となる。
ここで、図５の（ｃ）に示される封止工程において使用される樹脂成形型について説明する。
図６Ａは、本発明の半導体パッケージを樹脂封止するための金型の断面図である。同図に記載された金型３０は、半導体パッケージ１の製造装置であり、上部半型３１と、下部半型３２とを備える。金型３０は、半導体素子１２が実装されたリードフレームと接地強化用金属体１５とを、封止用樹脂１６により同時に樹脂成形により封止するための成形型である。上部半型３１と下部半型３２とを重ね合わせることにより、これらの間に空間３４が確保される。また、下部半型３２の内面には、リードフレームの位置決めのための凹部３２ａと、接地強化用金属体１５の位置決めのための凹部３２ｂとが設けられている。さらに、下部半型３２には、接地強化用金属体１５を真空吸着するための吸引口３３が設けられている。また、図示していないが、少なくとも上部半型３１及び下部半型３２の一方には、加圧下で、封止用樹脂１６となる熱硬化性エポキシ樹脂等の液状プラスチックを、空間３４に注入及び充填できるように適当な流路が設けられている。
上述した図５の（ｃ）に示された工程では、ダイパッド１１の裏面１１ｂが下部半型３２の内面に接触するように、下部半型３２の内面に形成された凹部３２ａにダイパッド１１を嵌め込む。また、接地強化用金属体１５の裏面１５ｂが下部半型３２の内面に接触するように、下部半型３２の内面に形成された凹部３２ｂに接地強化用金属体１５を嵌め込む。
さらに、図５の（ｃ）に示された工程では、接地強化用金属体１５の裏面１５ｂが下部半型３２の内面に接触するように、下部半型３２に形成された吸引口３３より接地強化用金属体１５を吸引してもよい。また、ダイパッド１１の裏面１１ｂが下部半型３２の内面に接触するように、下部半型３２に形成された吸引口（図示せず）よりダイパッド１１を吸引してもよい。
図５の（ｃ）に示された工程において、凹部３２ａ及び３２ｂならびに吸引口３３を利用することにより、接地強化用金属体１５及びダイパッド１１を金型３０の内面に接触させることができるとともに、接地強化用金属体１５及びダイパッド１１の位置決めも容易となる。
図６Ｂは、リードフレーム及び接地強化用金属体が設置された状態の樹脂成形型の断面図である。同図には、半導体素子１２が実装されたリードフレームと接地強化用金属体１５とが空間３４の所定の位置に配置された状態で、上部半型３１と下部半型３２とが重ね合わされた金型３０が描かれている。より具体的には、インナーリード部１３ａ、ダイパッド１１、半導体素子１２、ボンディングワイヤ１４及び接地強化用金属体１５が金型３０の空間３４の内部に配置されている。この配置状態において、加圧下で液状のプラスチックを空間３４に注入及び充填させて樹脂成形することにより、図５の（ｃ）に示された、４個の半導体パッケージ１が一体化された状態が実現される。
なお、図６Ｂに示すように、アウターリード部１３ｂを上部半型３１と下部半型３２とで挟み込むことにより、アウターリード部１３ｂに封止用樹脂１６が形成されないようにする必要がある。
また、ダイパッド１１の裏面１１ｂに封止用樹脂１６が形成されないように、裏面１１ｂを下部半型３２に密着させる必要がある。
また、接地強化用金属体１５の裏面１５ｂに封止用樹脂１６が形成されないように、裏面１５ｂを下部半型３２に密着させる必要がある。
ダイパッド１１及び接地強化用金属体１５を、下部半型３２に密着させる方法としては、例えば、図６Ｂに示すように、下部半型３２に吸引口３３を設け、ダイパッド１１及び接地強化用金属体１５を真空吸着する方法が挙げられる。
また、上述した真空吸着のための吸引口３３を設けるのではなく、上部半型３１の内面に突起物を設け、上部半型３１及び下部半型３２を重ね合わせた際に当該突起物がダイパッド１１及び接地強化用金属体１５の一部を押さえ込むことにより、裏面１１ｂ及び１５ｂを下部半型３２に密着させるようにしても良い。
本実施の形態に係る金型３０を、本発明の半導体パッケージの製造工程において用いることにより、接地強化用金属体１５の裏面１５ｂを金型３０の内面に容易に接触させて配置できる。よって、インナーリード部１３ａをマイクロストリップ線路として使用するための、接地層に相当する接地強化用金属体１５の裏面１５ｂが、半導体パッケージが実装される接地面と直接接触するので、マイクロストリップ線路の伝送特性に重要な接地強度を向上させることが可能となる。また、樹脂注入工程の準備工程において、導電体の位置決めが容易であるので、製造工程の簡略化が図られる。
以上、本発明の半導体パッケージ、その製造方法及び金型について、実施の形態に基づいて説明したが、本発明は、上述した実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
なお、実施の形態３では、実施の形態１に係る半導体パッケージ１の製造方法を実現する一例として、ダイパッド１１とリード端子１３とを、同じ材料であるリードフレームにより一体形成しているが、本発明の半導体パッケージ１の製造方法は、これに限られない。本発明の半導体パッケージの製造方法を実現する別態様として、ダイパッドと接地強化用金属体とがリードフレームにて一体形成され、リード端子が別形成されてもよい。以下、この態様について説明する。
図７は、本発明の実施の形態１に係る半導体パッケージの変形例を示す構造断面図である。同図に記載された半導体パッケージ３は、樹脂封止型のパッケージであり、ダイパッド３６と、半導体素子１２と、複数のリード端子１３と、ボンディングワイヤ１４と、封止用樹脂１６とを備える。本実施の形態に係る半導体パッケージ３は、実施の形態１に係る半導体パッケージ１と比較して、接地強化用金属体がダイパッド３６の一部となっている点が構造として異なる。
封止用樹脂１６は、ダイパッド３６の裏面３６ｂ、アウターリード部１３ｂが露出するように、ダイパッド３６と、半導体素子１２と、インナーリード部１３ａと、ボンディングワイヤ１４とを封止する樹脂である。
ダイパッド３６は、２つの主面３５ａ及び３６ａを含み、裏面３６ｂの端部に、切り欠き３５ｃが設けられている。
インナーリード部１３ａの特性インピーダンスは、封止用樹脂１６の比誘電率と、インナーリード部１３ａの幅と、ダイパッド３６の主面３５ａとインナーリード部１３ａの裏面との距離によって決定される。
上記構造を有する半導体パッケージ３は、接地強化用金属体とダイパッドとが一体化されたリードフレームを用いることにより実現される。具体的には、このリードフレームを用いて、半導体素子１２のダイボンド工程、ワイヤボンディング工程、リードフレーム及びリード端子１３の配置工程、ならびに樹脂注入工程を経ることにより半導体パッケージ３が製造される。本発明の実施の形態１に係る変形例である半導体パッケージ３によれば、一体化された接地強化用金属体及びダイパッドを、半導体パッケージ３が実装される高周波基板の同一実装面に、同時に接触させることが可能となるので、高周波伝送特性における接地強化及び半導体素子の放熱ための実装工程を効果的かつ簡易的に実現できる。
なお、実施の形態１〜３において、高周波信号とは、数百ＭＨｚ以上の周波数を有する信号である。
また、本発明は、上述した半導体パッケージ、その製造方法及び金型だけでなく、半導体パッケージの入出力端子として実現することができる。すなわち、本発明の半導体パッケージの入出力端子は、高周波信号を伝搬する平板状のリード端子１３と、リード端子１３の一端が露出するように、半導体素子１２とともにリード端子１３を封止する封止用樹脂１６と、第１主面である主面１５ａ及び主面１５ａと対向する第２主面である裏面１５ｂとを有し、主面１５ａがリード端子１３に対向し裏面１５ｂが封止用樹脂１６から露出するように、封止用樹脂１６により封止された接地強化用金属体１５とを有し、リード端子１５と接地強化用金属体１５と封止用樹脂１６とは、ストリップ線路またはマイクロストリップ線路を構成する。これによれば、接地強化用金属体１５の裏面１５ｂは、接地面と直接接触可能となるので、マイクロストリップ線路の伝送特性に影響する接地強度を向上させることが可能となる。よって、半導体パッケージの安価な構成材料である樹脂を用いて、低損失な高周波信号伝送を実現できる。上記半導体パッケージの入出力端子も、本発明の技術的範囲に含まれる。
本発明の半導体パッケージは、高周波信号を高出力で扱う移動体通信用の基地局、あるいは電子レンジなどのマイクロ波家電等に適用できる。
１、２、３ 半導体パッケージ
５、５ｘ リードフレーム板
１１、２１、３６ ダイパッド
１１ａ、１５ａ、３５ａ、３６ａ 主面
１１ｂ、１５ｂ、１６ｂ、３６ｂ 裏面
１１ｃ、１１ｄ、１５ｃ、３５ｃ 切り欠き
１１ｘ ダイパッドとなる領域
１２、５０１ 半導体素子
１３ リード端子
１３ａ インナーリード部
１３ｂ アウターリード部
１３ｘ リード端子となる領域
１４ ボンディングワイヤ
１５ 接地強化用金属体
１６ 封止用樹脂
３０ 金型
３１ 上部半型
３２ 下部半型
３２ａ、３２ｂ 凹部
３３ 吸引口
３４ 空間
５００ モールドパッケージ
５０２ 第１の外部導出リード
５０３ 第１の樹脂
５０４ 第２の外部導出リード
５０５ 第２の樹脂

Claims (16)

  1. 高周波信号が入力または出力される半導体素子と、
    一端が前記半導体素子の入力端子または出力端子と電気的に接続され、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、
    前記リードの他端が露出するように、前記リードと前記半導体素子とを封止する樹脂と、
    第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記樹脂を介して前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを備え、
    前記導電体は、前記第２主面と平行な前記導電体の断面であって前記第１主面よりも面積の小さい前記断面が存在するような構造を有する
    半導体パッケージ。
  2. 高周波信号が入力または出力される半導体素子と、
    一端が前記半導体素子の入力端子または出力端子と電気的に接続され、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、
    前記リードの他端が露出するように、前記リードと前記半導体素子とを封止する樹脂と、
    第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記樹脂を介して前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを備え、
    前記導電体の前記第２主面は、当該第２主面の周辺の前記樹脂の表面から突出している
    半導体パッケージ。
  3. 高周波信号が入力または出力される半導体素子と、
    一端が前記半導体素子の入力端子または出力端子と電気的に接続され、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードと、
    前記リードの他端が露出するように、前記リードと前記半導体素子とを封止する樹脂と、
    第１主面及び当該第１主面と対向する第２主面とを有し、前記第１主面が前記樹脂を介して前記リードに対向し前記第２主面が前記樹脂から露出するように、前記樹脂により封止された接地強化用の導電体とを備え、
    さらに、
    上面に前記半導体素子が配置され、前記導電体とは別体の平板状のダイパッドを有し、
    前記ダイパッドは、下面の少なくとも一部が露出するように、前記樹脂により封止されており、
    前記ダイパッドの下面のうち前記樹脂から露出した部分は、当該部分の周辺の前記樹脂の表面から突出している
    半導体パッケージ。
  4. さらに、
    上面に前記半導体素子が配置される平板状のダイパッドを有し、
    前記ダイパッドは、下面の少なくとも一部が露出するように、前記樹脂により封止されている
    請求項１または２に記載の半導体パッケージ。
  5. 前記リードの上面と前記ダイパッドの上面とは、同一平面上に位置する
    請求項３または４に記載の半導体パッケージ。
  6. 前記リードと向かい合う前記ダイパッドの側面から、前記ダイパッドと向かい合う前記リードの側面までの距離と、前記導電体と向かい合う前記ダイパッドの側面から、前記ダイパッドと向かい合う前記導電体の側面までの距離は等しい
    請求項３または４に記載の半導体パッケージ。
  7. 前記リードと前記ダイパッドとは、同一材料で構成されている
    請求項３または４に記載の半導体パッケージ。
  8. 前記導電体の前記第２主面は、前記リードを基準にして、前記ダイパッドの前記下面と同じ側に位置する
    請求項３または４に記載の半導体パッケージ。
  9. 前記導電体の前記第２主面は、前記ダイパッドの前記下面と同一平面上に位置する
    請求項８に記載の半導体パッケージ。
  10. 前記リードの厚みは、前記ダイパッドの厚みよりも小さい
    請求項３または４に記載の半導体パッケージ。
  11. 前記リードと前記導電体とが対向している部分において、前記第１主面と平行で前記高周波信号の伝達方向と垂直な方向を幅方向とした場合、前記導電体の幅は前記リードの幅よりも大きい
    請求項１〜３のいずれか１項に記載の半導体パッケージ。
  12. 前記ダイパッドは、前記下面と平行な前記ダイパッドの断面であって前記上面よりも面積の小さい前記断面が存在するような構造を有する
    請求項３または４に記載の半導体パッケージ。
  13. 高周波信号が入力または出力される半導体素子の入力端子または出力端子と、前記高周波信号を前記半導体素子または外部回路へ伝達するための平板状のリードとを電気的に接続させる接続工程と、
    第１主面及び当該第１主面と対向する第２主面とを有する接地強化用の導電体を、前記第２主面が金型の内面に接触するように前記金型の所定位置に配置する導電体接触工程と、
    前記リードが前記第１主面と対向するように、前記リードの一部及び前記半導体素子を前記金型の内部空間に配置するリード配置工程と、
    前記金型の前記内部空間に樹脂を注入する樹脂注入工程とを含み、
    前記リード配置工程では、前記リードと前記第１主面との間に前記樹脂が介在するように、前記リードが配置され、
    さらに、
    前記接続工程の前に、
    平板状のダイパッドと前記リードとを一体として含むリードフレームを準備する準備工程と、
    前記ダイパッドの上面に前記半導体素子をダイボンディングするダイボンド工程とを含み、
    前記リード配置工程では、前記リードフレームを、前記ダイパッドの下面の少なくとも一部が前記金型の内面に接触するように前記金型の所定位置に配置し、
    前記リード配置工程では、前記ダイパッドの下面が前記金型の内面に接触するように、前記金型の内面に形成された凹部に前記ダイパッドを嵌め込む
    半導体パッケージの製造方法。
  14. 前記リード配置工程では、前記ダイパッドの下面が前記金型の内面に接触するように、前記金型に形成された吸引口より前記ダイパッドを吸引する
    請求項１３に記載の半導体パッケージの製造方法。
  15. 前記導電体接触工程では、前記第２主面が前記金型の内面に接触するように、前記金型の内面に形成された凹部に前記導電体を嵌め込む
    請求項１３または１４に記載の半導体パッケージの製造方法。
  16. 前記導電体接触工程では、前記第２主面が前記金型の内面に接触するように、前記金型に形成された吸引口より前記導電体を吸引する
    請求項１３〜１５のいずれか１項に記載の半導体パッケージの製造方法。
JP2013550079A 2011-12-22 2012-10-24 半導体パッケージ、その製造方法及び金型 Active JP6015963B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011282121 2011-12-22
JP2011282121 2011-12-22
PCT/JP2012/006798 WO2013094101A1 (ja) 2011-12-22 2012-10-24 半導体パッケージ、その製造方法及び金型、半導体パッケージの入出力端子

Publications (2)

Publication Number Publication Date
JPWO2013094101A1 JPWO2013094101A1 (ja) 2015-04-27
JP6015963B2 true JP6015963B2 (ja) 2016-11-02

Family

ID=48668022

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013550079A Active JP6015963B2 (ja) 2011-12-22 2012-10-24 半導体パッケージ、その製造方法及び金型

Country Status (4)

Country Link
US (1) US8937374B2 (ja)
JP (1) JP6015963B2 (ja)
CN (1) CN104025292B (ja)
WO (1) WO2013094101A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013219571B4 (de) * 2013-09-27 2019-05-23 Infineon Technologies Ag Leistungshalbleitermodul mit vertikalem Shunt-Widerstand
US9490173B2 (en) * 2013-10-30 2016-11-08 Infineon Technologies Ag Method for processing wafer
US9472480B2 (en) * 2014-05-28 2016-10-18 Cree, Inc. Over-mold packaging for wide band-gap semiconductor devices
US9515011B2 (en) * 2014-05-28 2016-12-06 Cree, Inc. Over-mold plastic packaged wide band-gap power transistors and MMICS
US9515032B1 (en) * 2015-08-13 2016-12-06 Win Semiconductors Corp. High-frequency package
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US9881862B1 (en) * 2016-09-20 2018-01-30 Infineon Technologies Austria Ag Top side cooling for GaN power device
US10483178B2 (en) * 2017-01-03 2019-11-19 Infineon Technologies Ag Semiconductor device including an encapsulation material defining notches
US10943800B2 (en) * 2017-04-18 2021-03-09 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of forming package body
US10923444B1 (en) 2017-05-26 2021-02-16 Mitsubishi Electric Corporation Semiconductor device
CN111133571B (zh) * 2017-09-28 2024-03-08 三菱电机株式会社 半导体装置、高频功率放大器及半导体装置的制造方法
US11309274B2 (en) * 2017-11-10 2022-04-19 Shindengen Electric Manufacturing Co., Ltd. Electronic module
DE112018008188B4 (de) * 2018-12-05 2024-03-21 Mitsubishi Electric Corporation Halbleitervorrichtung und Antennenvorrichtung
NL2025182B1 (en) * 2020-03-20 2021-10-20 Ampleon Netherlands Bv Electronic package and electronic device comprising the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6326905A (ja) 1986-07-21 1988-02-04 帝人株式会社 エンボスフイルム
JPH04181764A (ja) * 1990-11-16 1992-06-29 Hitachi Ltd 半導体集積回路装置
JP2704055B2 (ja) * 1991-03-23 1998-01-26 福島日本電気株式会社 高周波半導体装置
JPH05183098A (ja) * 1991-10-30 1993-07-23 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JPH06302769A (ja) 1993-04-16 1994-10-28 Sony Corp 半導体集積回路の製造方法
JP3395918B2 (ja) * 1994-01-20 2003-04-14 新光電気工業株式会社 半導体装置と半導体装置形成体及びその形成体の製造方法
JP3309686B2 (ja) 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
JPH104169A (ja) * 1996-06-18 1998-01-06 Hitachi Cable Ltd 放熱型リードフレーム
JP3616469B2 (ja) * 1997-01-24 2005-02-02 ローム株式会社 半導体装置およびその製造方法
WO1998035382A1 (en) * 1997-02-10 1998-08-13 Matsushita Electronics Corporation Resin sealed semiconductor device and method for manufacturing the same
US6201292B1 (en) 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
US6025640A (en) 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
JP3947292B2 (ja) * 1998-02-10 2007-07-18 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JPH11243166A (ja) 1998-02-24 1999-09-07 Fuji Electric Co Ltd 樹脂封止型半導体装置
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
JP3507819B2 (ja) * 2001-10-29 2004-03-15 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
JP2004200264A (ja) * 2002-12-17 2004-07-15 Renesas Technology Corp 半導体装置およびその製造方法
JP4418373B2 (ja) * 2005-01-11 2010-02-17 パナソニック株式会社 半導体装置
JP2006310425A (ja) * 2005-04-27 2006-11-09 Renesas Technology Corp 電子装置およびその製造方法
JP5103731B2 (ja) * 2005-12-12 2012-12-19 三菱電機株式会社 モールドパッケージ
US7556987B2 (en) * 2006-06-30 2009-07-07 Stats Chippac Ltd. Method of fabricating an integrated circuit with etched ring and die paddle
US8058720B2 (en) * 2008-11-19 2011-11-15 Mediatek Inc. Semiconductor package
JP2011187684A (ja) * 2010-03-09 2011-09-22 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP5217039B2 (ja) * 2010-03-23 2013-06-19 三菱電機株式会社 電子部品の樹脂封止方法およびそれを用いて製造された電子部品封止成形品

Also Published As

Publication number Publication date
US8937374B2 (en) 2015-01-20
CN104025292A (zh) 2014-09-03
JPWO2013094101A1 (ja) 2015-04-27
US20140077345A1 (en) 2014-03-20
WO2013094101A1 (ja) 2013-06-27
CN104025292B (zh) 2018-03-09

Similar Documents

Publication Publication Date Title
JP6015963B2 (ja) 半導体パッケージ、その製造方法及び金型
US8987877B2 (en) Semiconductor device
CN103117254B (zh) 封装
US9111920B2 (en) Semiconductor device
KR101631232B1 (ko) 클립을 이용한 적층 패키지
US10037945B2 (en) Package structure and three dimensional package structure
US9203358B2 (en) Radio frequency amplifier circuit
JP2017220922A (ja) 信号伝送装置、及び、その製造方法
JP2012074543A (ja) 半導体装置
US10923444B1 (en) Semiconductor device
CN210403716U (zh) 射频功放模组封装结构及通信基站
US6982479B2 (en) Semiconductor package with leadframe inductors
CN113764373B (zh) 模制的空气腔封装及包括该封装的装置
JP5181424B2 (ja) 高出力増幅器
EP3057124A1 (en) Rf package
KR102305952B1 (ko) 플립 칩 본딩 기반 반도체 디바이스 패키지
JP7193008B2 (ja) 半導体装置
US9245837B1 (en) Radio frequency power device
CN116230672A (zh) 封装结构、封装系统及封装结构的成型方法
JP4164013B2 (ja) 半導体装置
JP2013197176A (ja) 中空樹脂パッケージ及びその製造方法
JP2005044999A (ja) 半導体装置
KR20120045208A (ko) 반도체 패키지 및 이의 제조 방법
JPH10321766A (ja) 高周波用半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160913

R151 Written notification of patent or utility model registration

Ref document number: 6015963

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250