JP7193008B2 - 半導体装置 - Google Patents

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Description

本発明は、樹脂モールドパッケージ型の半導体装置に関する。
樹脂モールドパッケージ型の半導体装置では、ヒートシンク上に半導体チップを設け、半導体チップとリード端子をワイヤで接続し、これらをモールド樹脂で覆う。このような半導体装置において、側面の下部が凹んでモールド樹脂で充填されたアンカー構造を有するヒートシンクが用いられていた。これによりヒートシンクがモールド樹脂から脱落するのを防ぎ、信頼性を確保することができる。
リード端子の下方にアンカー構造があるとインダクタンスが大きくなるため、リード端子のインピーダンスを所望のレベルまで下げることができない。従って、半導体装置を高周波増幅器として用いた場合などで高性能化が阻害される。この問題を解決するため、リード端子の下方において側面の一部がモールド樹脂から突き出たヒートシンクを用いることでリード端子のインピーダンスを下げた半導体装置が提案されている（例えば、特許文献１参照）。
日本特許第６２８９７９２号公報
モールド成型では、半導体装置のリード端子を境界として上下方向で分けた２枚のモールド成型用の金型を用いる。注入口から金型内にモールド樹脂を注入して充填させた後、２枚の金型を上下方向に分離する。しかし、ヒートシンクの側面の一部がモールド樹脂から突き出た従来の半導体装置の製造では、突き出たヒートシンクの一部が物理的な障害となるために、一般的なモールド成型用の金型よりも複雑な形状の成型金型が必要になる。さらに、モールド樹脂充填後の半導体装置と成型金型とを分離させる工程も複雑になる。従って、製造コストが上昇し、生産性が悪化し、製品歩留が悪化するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は信頼性を確保し、リード端子のインピーダンスを下げ、製造コストを低減し、生産性と製品歩留を向上させることができる半導体装置を得るものである。
本発明に係る半導体装置は、ヒートシンクと、前記ヒートシンクの上面に設けられた半導体チップと、前記半導体チップと電気的に接続され、前記ヒートシンクの第１の側面の上方には延在せず、前記ヒートシンクの第２の側面の上方に延在するリード端子と、前記ヒートシンクの前記上面と前記第１及び第２の側面、前記半導体チップ、及び前記リード端子の一部を覆うモールド樹脂とを備え、前記ヒートシンクの下面は前記モールド樹脂から露出し、前記ヒートシンクの前記第１の側面の下部が凹んで前記モールド樹脂で充填されたアンカー構造が設けられ、前記ヒートシンクの前記第２の側面には前記アンカー構造が無く、前記ヒートシンクは前記モールド樹脂の側面から突出しておらず、前記ヒートシンクの前記第２の側面に突起物が設けられていることを特徴とする。
本発明では、ヒートシンクの第１の側面にアンカー構造が設けられている。これによりヒートシンクがモールド樹脂から脱落するのを防ぎ、信頼性を確保することができる。また、リード端子が上方に延在するヒートシンクの第２の側面にはアンカー構造が無い。これにより、リード端子のインピーダンスを下げることができる。また、ヒートシンクはモールド樹脂の側面から突出していない。これにより一般的なモールド成型を適用できるため、製造コストを低減し、生産性と製品歩留を向上させることができる。
実施の形態１に係る半導体装置を示す平面図である。 図１のＩ－ＩＩに沿った断面図である。 図１のＩＩＩ－ＩＶに沿った断面図である。 実施の形態１に係る半導体装置の変形例を示す断面図である。 実施の形態１に係る半導体装置を実装した状態を示す断面図である。 図５の一部を拡大した断面図である。 比較例１に係る半導体装置を示す断面図である。 比較例２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＩ－ＩＩに沿った断面図である。図３は、図１のＩＩＩ－ＩＶに沿った断面図である。ヒートシンク１は、実装面である上面１ａと、放熱面である下面１ｂと、互いに直交する第１の側面１ｃと第２の側面１ｄとを有する。図面においてヒートシンク１の上面１ａと下面１ｂはＺ方向で互いに対向する。第１の側面１ｃはＹ方向で互いに対向する２つの側面である。第２の側面１ｄはＸ方向で互いに対向する２つの側面である。
ヒートシンク１の上面１ａに半導体チップ２と回路基板３がダイボンド材４により設けられている。ダイボンド材４はＡｇペースト樹脂、はんだ、焼結Ａｇ等である。半導体チップ２は、高周波電力増幅器用途に適したＳｉ－ＬＤＭＯＳチップ、ＧａＡｓ ＦＥＴチップ、ＧａＮ ＨＥＭＴなどの電界効果トランジスタである。
リード端子５，６がヒートシンク１の上方に配置されている。リード端子５，６は、ヒートシンク１の第１の側面１ｃの上方には延在せず、ヒートシンク１の第２の側面１ｄの上方に延在する。リード端子５は回路基板３にボンディングワイヤ７で電気的に接続されている。回路基板３は半導体チップ２の上面のゲート電極パッドとボンディングワイヤ８で電気的に接続されている。リード端子６は半導体チップ２の上面のドレイン電極パッドにボンディングワイヤ９で電気的に接続されている。ボンディングワイヤ７，８，９はＡｕ、Ａｇ、Ａｌ等の金属材料からなる。
回路基板３は、半導体装置が高周波電力増幅器として高い効率で動作し、高い高周波電力が出力されるように、半導体チップ２に対して最適な負荷インピーダンスに設定されている。回路基板３は半導体チップ２のゲート側に設けられているが、これに限らず半導体チップ２のドレイン電極パッドとリード端子６との間に設けてもよいし、ゲート側とドレイン側の両方に設けてもよい。
ヒートシンク１は、半導体チップ２の上面のソース電極と電気的に接続されており、ソース電極端子を兼ねている。ヒートシンク１とソース電極の接続方法として、半導体チップ２の上面から下面まで貫通したスルーホールを経由して接続させる方法、ソース電極に接続されたパッドとヒートシンク１とをボンディングワイヤで接続させる方法がある。
モールド樹脂１０がヒートシンク１の上面と第１の側面１ｃ及び第２の側面１ｄ、半導体チップ２、及びリード端子５，６の一部を覆う。ヒートシンク１の全ての側面と上面はモールド樹脂１０によって内包され、放熱面であるヒートシンク１の下面１ｂのみがモールド樹脂１０から露出している。ヒートシンク１はモールド樹脂１０の側面１０ａから突出していない。
半導体チップ２と回路基板３から放出された熱はヒートシンク１の下面１ｂから外部に伝導される。従って、ヒートシンク１は２００Ｗ／ｍＫ以上の熱伝導率を有していることが好ましく、例えば３９８Ｗ／ｍＫという高い熱伝導率を有するＣｕからなる。このような構成の半導体装置は、周波数１ＧＨｚ以上、１Ｗ以上の高周波電力を出力するのに適している。
ヒートシンク１の第１の側面１ｃの下部が凹んでモールド樹脂１０で充填されたアンカー構造１１が設けられている。ヒートシンク１の第２の側面１ｄにはアンカー構造１１が無い。なお、ヒートシンクの一般的な製法では、例えば母材であるＣｕ材を上金型と下金型とを用いた圧縮加工によってヒートシンクを所望の寸法に成型する。圧縮加工後にヒートシンクと金型とを分離できるようにすることが必要であり、成型後のヒートシンクの形状にはこの制約が生じる。本実施の形態のヒートシンク１の形状は、このような一般的な製法を複雑にすることなく成型することができる。
半導体装置の外形を成型する方法として、リード端子５，６を境界として上下方向で分けた２枚のモールド成型用の金型を用いて所定の注入口からモールド樹脂１０を注入して充填させた後、当該２枚の成型金型を上下方向（Ｚ方向）に分離する方法が一般的である。成型金型から半導体装置を引き抜き易くするために、上側の成型金型にも、下側の成型金型にも、テーパーを設けることが一般的である。このため、モールド樹脂１０の側面１０ａはテーパー状に傾斜している。一般的なテーパー角は、３°から１５°程度である。
図４は、実施の形態１に係る半導体装置の変形例を示す断面図である。図２ではリード端子５，６の下方においてヒートシンク１の第２の側面１ｄの下端とモールド樹脂１０の側面１０ａの下端が同一位置にある。ただし、実際には、ヒートシンク１はモールド成型用の下側金型に確実に収まることが必要であり、寸法公差を考慮する必要がある。考慮すべき寸法公差は、主として、ヒートシンク１の寸法、モールド成型用の下側金型の寸法などである。
一般的な製造方法では、ヒートシンク１の第２の側面１ｄの下端をモールド樹脂１０の側面１０ａの下端から最大でも０．２ｍｍ内側に位置させれば、ヒートシンク１をモールド成型用の下側金型に確実に収めることができる。従って、ヒートシンク１の第２の側面１ｄの下端とモールド樹脂１０の側面１０ａの下端の距離Ｄを０．２ｍｍ以下に設定する。
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図５は、実施の形態１に係る半導体装置を実装した状態を示す断面図である。図６は、図５の一部を拡大した断面図である。半導体チップ２のソース電極と電気的に接続しているヒートシンク１の下面１ｂが導体１２と接続されている。半導体装置のリード端子５，６の下面は、整合に用いる基板１３と電気的に接続している。
図７は、比較例１に係る半導体装置を示す断面図である。比較例１では、リード端子５，６の下方にもアンカー構造１１が設けられている。比較例１では、ヒートシンク１が接地された際にヒートシンク１側の寄生インダクタンス成分が重畳される。そのため、リード端子５，６のインピーダンスを所望のレベルまで下げることができない。
一方、本実施の形態では、リード端子５，６が上方に延在するヒートシンク１の第２の側面１ｄにはアンカー構造１１が無く、ヒートシンク１の第２の側面１ｄの下端とモールド樹脂１０の側面１０ａの下端が同一位置にある。これにより、ヒートシンク１側の寄生インダクタンス成分の影響を小さくできるため、リード端子５，６のインピーダンスを下げることができる。また、ヒートシンク１の第１の側面１ｃにアンカー構造１１が設けられている。これによりヒートシンク１がモールド樹脂１０から脱落するのを防ぎ、信頼性を確保することができる。
図８は、比較例２に係る半導体装置を示す断面図である。比較例２では、ヒートシンク１がモールド樹脂１０の側面から突出している。このために、複雑な形状の成型金型が必要になり、モールド樹脂充填後の半導体装置と成型金型とを分離させる工程も複雑になる。一方、本実施の形態では、ヒートシンク１はモールド樹脂１０の側面から突出していない。これにより一般的なモールド成型を適用できるため、製造コストを低減し、生産性と製品歩留を向上させることができる。従って、本実施の形態は低価格が要求される市場分野への適用に適している。
続いて、本実施の形態の効果を確認するためにシミュレーションを行った。モールド樹脂１０として一般的なエポキシ樹脂を想定し、比誘電率は３．７に設定した。モールド樹脂１０の側面部のテーパー角θは８°、ヒートシンク１の下面１ｂからリード端子５，６の下面までの距離Ｌは１．６ｍｍ、ヒートシンク１の厚みｔは１．０ｍｍに設定した。このとき、基板１３の下端部とヒートシンク１の第２の側面１ｄの下端との間の距離Ｘは幾何学的に決定される。実施の形態１でＤ＝０の場合には距離Ｘは０．２２ｍｍ、Ｄ＝０．２ｍｍの場合には距離Ｘは０．４２ｍｍとなる。比較例１では距離Ｄは１．１６ｍｍ、距離Ｘは１．３ｍｍとなる。比較例２では距離Ｘは０ｍｍとなる。
各半導体装置のリード端子のインピーダンスＺを計算した結果を表１にまとめる。
［表１］
Figure 0007193008000001
比較例１のリード端子５，６のインピーダンスＺが最も高く３１Ωとなり、比較例２の２．２１倍大きくなった。インピーダンスＺが高くなると、半導体装置を高周波電力増幅器として用いる上で重要となる使用周波数の帯域特性が悪化する。比較例２のリード端子５，６のインピーダンスＺが最も低く１４Ωであった。しかし、上記のように比較例２は半導体装置の製造方法が極めて難しいこと、さらにコスト上昇が避けられないという問題がある。
一方、本実施の形態でＤ＝０の場合にはインピーダンスＺは１８Ωとなり、比較例２よりも１．２９倍大きくなるものの、比較例１よりも大幅に低減できる。また、本実施の形態でＤ＝０．２ｍｍの場合にはリード端子５，６のインピーダンスＺは２０．５Ωとなった。インピーダンスＺは、Ｄ＝０の場合の１．１４倍大きくなったものの、比較例１よりも十分に低い値が得られた。従って、Ｄ＝０．２ｍｍの場合でも使用周波数の帯域特性の悪化を抑制することができた。
なお、モールド樹脂１０の側面１０ａのテーパー角θ、ヒートシンク１の下面からリード端子５，６の下面までの距離Ｌによって距離Ｘは変化する。テーパー角θが小さく、距離Ｌが小さいほど距離Ｘが小さくなる。距離Ｘが小さいほど、リード端子５，６のインピーダンスＺを小さくできる。しかし、テーパー角θと距離Ｌは製造方法等の制約を受ける設計パラメータである。
実施の形態２．
図９は、実施の形態２に係る半導体装置を示す断面図である。この断面図は実施の形態１の図２に対応する。実施の形態１では放熱面であるヒートシンク１の下面は平坦である。一方、本実施の形態ではヒートシンク１の下面に凹部１４が設けられている。凹部１４はモールド樹脂１０で充填されている。これにより、アンカー効果を更に高めることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図１０は、実施の形態３に係る半導体装置を示す断面図である。この断面図は実施の形態１の図２に対応する。本実施の形態では、リード端子５，６の下方においてヒートシンク１の第２の側面１ｄに突起物１５が設けられている。ヒートシンク１をモールド成型用の下側金型内にセットする際に、突起物１５によりセルフアライメント機能が働く。従って、ヒートシンク１の第２の側面１ｄの下端とモールド樹脂１０の側面１０ａの下端との距離Ｄの制御性が向上するため、リード端子５，６のインピーダンスのバラつきを抑えることができる。その他の構成及び効果は実施の形態１と同様である。
１ ヒートシンク、１ａ 上面、１ｂ 下面、１ｃ 第１の側面、１ｄ 第２の側面、２ 半導体チップ、５，６ リード端子、１０ モールド樹脂、１１ アンカー構造、１４ 凹部、１５ 突起物

Claims (4)

  1. ヒートシンクと、
    前記ヒートシンクの上面に設けられた半導体チップと、
    前記半導体チップと電気的に接続され、前記ヒートシンクの第１の側面の上方には延在せず、前記ヒートシンクの第２の側面の上方に延在するリード端子と、
    前記ヒートシンクの前記上面と前記第１及び第２の側面、前記半導体チップ、及び前記リード端子の一部を覆うモールド樹脂とを備え、
    前記ヒートシンクの下面は前記モールド樹脂から露出し、
    前記ヒートシンクの前記第１の側面の下部が凹んで前記モールド樹脂で充填されたアンカー構造が設けられ、
    前記ヒートシンクの前記第２の側面には前記アンカー構造が無く、
    前記ヒートシンクは前記モールド樹脂の側面から突出しておらず、
    前記ヒートシンクの前記第２の側面に突起物が設けられていることを特徴とする半導体装置。
  2. 前記ヒートシンクの前記第２の側面の下端と前記モールド樹脂の前記側面の下端の距離が０．２ｍｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ヒートシンクの前記下面に凹部が設けられ、
    前記凹部は前記モールド樹脂で充填されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記モールド樹脂の前記側面はテーパー状に傾斜していることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053212A (ja) 1999-08-10 2001-02-23 Motorola Inc Ｉｃパッケージおよびその製造方法
JP2012033665A (ja) 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置及びその製造方法
WO2018154635A1 (ja) 2017-02-21 2018-08-30 三菱電機株式会社 半導体装置
WO2018216219A1 (ja) 2017-05-26 2018-11-29 三菱電機株式会社 半導体装置
WO2019064431A1 (ja) 2017-09-28 2019-04-04 三菱電機株式会社 半導体装置、高周波電力増幅器、および、半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6289792U (ja) 1985-11-25 1987-06-09
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
KR100432715B1 (ko) * 2001-07-18 2004-05-24 엘지전자 주식회사 방열부재를 갖는 인쇄회로기판 및 그 제조방법
JP2012028744A (ja) * 2010-06-22 2012-02-09 Panasonic Corp 半導体装置用パッケージおよびその製造方法ならびに半導体装置
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
TWI509759B (zh) * 2013-08-19 2015-11-21 Powertech Technology Inc 切割道在散熱片之無基板封裝構造及其製造方法
TWI759279B (zh) * 2017-01-26 2022-04-01 日商昭和電工材料股份有限公司 無加壓接合用銅糊、接合體與其製造方法及半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053212A (ja) 1999-08-10 2001-02-23 Motorola Inc Ｉｃパッケージおよびその製造方法
JP2012033665A (ja) 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置及びその製造方法
WO2018154635A1 (ja) 2017-02-21 2018-08-30 三菱電機株式会社 半導体装置
WO2018216219A1 (ja) 2017-05-26 2018-11-29 三菱電機株式会社 半導体装置
WO2019064431A1 (ja) 2017-09-28 2019-04-04 三菱電機株式会社 半導体装置、高周波電力増幅器、および、半導体装置の製造方法

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