JPH06302769A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06302769A JPH06302769A JP9025093A JP9025093A JPH06302769A JP H06302769 A JPH06302769 A JP H06302769A JP 9025093 A JP9025093 A JP 9025093A JP 9025093 A JP9025093 A JP 9025093A JP H06302769 A JPH06302769 A JP H06302769A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｂｉ−ＣＭＯＳの製造の簡易化と、各素子に
おける超浅接合の形成を可能にして、ｆT ，ｈfe，短チ
ャネル化を改善し、充分な集積密度、高速度化の向上、
信頼性の向上をはかることができるようにする。 【構成】 同一半導体基板に、バイポーラトランジスタ
と、互いに導電型を異にする第１及び第２の絶縁ゲート
型電界効果トランジスタとを形成するＢｉ−ＣＭＯＳの
製造方法において、半導体基板に、バイポーラトランジ
スタと、互いに導電型を異にする第１及び第２の絶縁ゲ
ート型電界効果トランジスタとを形成する工程における
バイポーラトランジスタのエミッタ領域形成時の不純物
の予備ドープ後のアニールと、第１及び第２の絶縁ゲー
ト型トランジスタの各ソース領域及びドレイン領域形成
時の不純物のイオン注入後のアニールとをパルスレーザ
光による紫外線照射アニール処理で同時に行う。
おける超浅接合の形成を可能にして、ｆT ，ｈfe，短チ
ャネル化を改善し、充分な集積密度、高速度化の向上、
信頼性の向上をはかることができるようにする。 【構成】 同一半導体基板に、バイポーラトランジスタ
と、互いに導電型を異にする第１及び第２の絶縁ゲート
型電界効果トランジスタとを形成するＢｉ−ＣＭＯＳの
製造方法において、半導体基板に、バイポーラトランジ
スタと、互いに導電型を異にする第１及び第２の絶縁ゲ
ート型電界効果トランジスタとを形成する工程における
バイポーラトランジスタのエミッタ領域形成時の不純物
の予備ドープ後のアニールと、第１及び第２の絶縁ゲー
ト型トランジスタの各ソース領域及びドレイン領域形成
時の不純物のイオン注入後のアニールとをパルスレーザ
光による紫外線照射アニール処理で同時に行う。
Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板に、バ
イポーラトランジスタと、互いに導電型を異にする第１
及び第２の絶縁ゲート型電界効果トランジスタすなわち
ｎチャネル型ＭＯＳ及びｐチャネル型ＭＯＳとを有する
半導体集積回路、いわゆるＢｉ−ＣＭＯＳの製造方法に
係わる。
イポーラトランジスタと、互いに導電型を異にする第１
及び第２の絶縁ゲート型電界効果トランジスタすなわち
ｎチャネル型ＭＯＳ及びｐチャネル型ＭＯＳとを有する
半導体集積回路、いわゆるＢｉ−ＣＭＯＳの製造方法に
係わる。
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳを製造方法におい
ては、通常ｎチャネル型ＭＯＳとｐチャネル型ＭＯＳの
各ソース領域及びドレイン領域は、それぞれｎ型不純物
のイオン注入とその不純物の活性化のアニール、ｐ型不
純物のイオン注入とその不純物の活性化のアニールによ
って形成される。これらのアニールは、一般に電気炉ア
ニールによっている。
ては、通常ｎチャネル型ＭＯＳとｐチャネル型ＭＯＳの
各ソース領域及びドレイン領域は、それぞれｎ型不純物
のイオン注入とその不純物の活性化のアニール、ｐ型不
純物のイオン注入とその不純物の活性化のアニールによ
って形成される。これらのアニールは、一般に電気炉ア
ニールによっている。
【０００３】一方、バイポーラトランジスタの形成にお
いて、エミッタ領域とこれに対する電極を自己整合（セ
ルフアライン）して形成することができるように、上述
した各ＭＯＳのソース領域及びドレイン領域とは独立し
た工程で、例えばエミッタ領域形成部に多結晶半導体層
を形成してこれに予めドープした不純物を拡散させるア
ニールを行うという多くのアニール処理を経るものであ
る。
いて、エミッタ領域とこれに対する電極を自己整合（セ
ルフアライン）して形成することができるように、上述
した各ＭＯＳのソース領域及びドレイン領域とは独立し
た工程で、例えばエミッタ領域形成部に多結晶半導体層
を形成してこれに予めドープした不純物を拡散させるア
ニールを行うという多くのアニール処理を経るものであ
る。
【０００４】したがって、従来のＢｉ−ＣＭＯＳの製造
方法では、その工程が煩雑であるばかりでなく、多くの
アニールを経ることによって、先に形成した領域の不純
物の再拡散によって、充分浅い接合の形成、微細化を阻
害し、バイポーラトランジスタにおいては、その特性特
にｆT ，ｈfeの低下を来し、ＭＯＳにおいては、短チャ
ネル化を阻害し、充分な集積密度、高速度化の向上がは
かれない。また、信頼性に問題が生じる。
方法では、その工程が煩雑であるばかりでなく、多くの
アニールを経ることによって、先に形成した領域の不純
物の再拡散によって、充分浅い接合の形成、微細化を阻
害し、バイポーラトランジスタにおいては、その特性特
にｆT ，ｈfeの低下を来し、ＭＯＳにおいては、短チャ
ネル化を阻害し、充分な集積密度、高速度化の向上がは
かれない。また、信頼性に問題が生じる。
【０００５】
【発明が解決しようとする課題】本発明は、Ｂｉ−ＣＭ
ＯＳの製造方法において、製造の簡易化と、各素子にお
ける超浅接合の形成を可能にして、上述した課題の解決
をはかって各特性、すなわち例えばｆT ，ｈfe，短チャ
ネル化を改善し、充分な集積密度、高速度化の向上、信
頼性の向上をはかることができるようにする。
ＯＳの製造方法において、製造の簡易化と、各素子にお
ける超浅接合の形成を可能にして、上述した課題の解決
をはかって各特性、すなわち例えばｆT ，ｈfe，短チャ
ネル化を改善し、充分な集積密度、高速度化の向上、信
頼性の向上をはかることができるようにする。
【０００６】
【課題を解決するための手段】本発明は、同一半導体基
板に、バイポーラトランジスタと、互いに導電型を異に
する第１及び第２の絶縁ゲート型電界効果トランジスタ
とを有する半導体集積回路すなわちＢｉ−ＣＭＯＳの製
造方法において、半導体基板に、バイポーラトランジス
タと、互いに導電型を異にする第１及び第２の絶縁ゲー
ト型電界効果トランジスタとを形成する工程におけるバ
イポーラトランジスタのエミッタ領域形成時の不純物の
予備ドープ後のアニールと、第１及び第２の絶縁ゲート
型トランジスタの各ソース領域及びドレイン領域形成時
の不純物のイオン注入後のアニールとをパルスレーザ光
による紫外線照射アニール処理で同時に行う。
板に、バイポーラトランジスタと、互いに導電型を異に
する第１及び第２の絶縁ゲート型電界効果トランジスタ
とを有する半導体集積回路すなわちＢｉ−ＣＭＯＳの製
造方法において、半導体基板に、バイポーラトランジス
タと、互いに導電型を異にする第１及び第２の絶縁ゲー
ト型電界効果トランジスタとを形成する工程におけるバ
イポーラトランジスタのエミッタ領域形成時の不純物の
予備ドープ後のアニールと、第１及び第２の絶縁ゲート
型トランジスタの各ソース領域及びドレイン領域形成時
の不純物のイオン注入後のアニールとをパルスレーザ光
による紫外線照射アニール処理で同時に行う。
【０００７】尚、本明細書でいう予備ドープとは、例え
ばイオン注入等によって不純物のドーピングがなされ、
不純物の拡散領域を形成するための不純物源としての状
態等の未だ不純物の活性化や、拡散のためのアニールす
なわち加熱処理がなされていない状態を指称するものと
する。
ばイオン注入等によって不純物のドーピングがなされ、
不純物の拡散領域を形成するための不純物源としての状
態等の未だ不純物の活性化や、拡散のためのアニールす
なわち加熱処理がなされていない状態を指称するものと
する。
【０００８】
【作用】本発明方法では、バイポーラトランジスタのエ
ミッタ領域形成時の不純物の予備ドープ後のアニール
と、第１及び第２の絶縁ゲート型トランジスタの各ソー
ス領域及びドレイン領域形成時の不純物のイオン注入後
のアニールとを同時につまり一回のアニールで行ったの
で、これらアニールを別々に行う場合に比して不純物の
再拡散等を回避でき、またそのアニールをパルスレーザ
光による紫外線照射アニール処理としたことつまり短時
間でしかも浅い加熱を実現できることから、０．０５μ
ｍというきわめて浅い接合の形成が可能となり、ソース
領域及びドレイン領域の面方向の広がりも抑制される。
ミッタ領域形成時の不純物の予備ドープ後のアニール
と、第１及び第２の絶縁ゲート型トランジスタの各ソー
ス領域及びドレイン領域形成時の不純物のイオン注入後
のアニールとを同時につまり一回のアニールで行ったの
で、これらアニールを別々に行う場合に比して不純物の
再拡散等を回避でき、またそのアニールをパルスレーザ
光による紫外線照射アニール処理としたことつまり短時
間でしかも浅い加熱を実現できることから、０．０５μ
ｍというきわめて浅い接合の形成が可能となり、ソース
領域及びドレイン領域の面方向の広がりも抑制される。
【０００９】したがって、本発明方法によって得たＢｉ
−ＣＭＯＳは、バイポーラトランジスタにおいては、ベ
ース幅の充分な縮小化をはかることができてｆT ，ｈfe
の改善をはかることができ、ＣＭＯＳにおいては単チャ
ネル化がはかられ、Ｇｍの向上、高速化がはかられ、各
素子の微細化がはかられることによる高密度化がはから
れる。
−ＣＭＯＳは、バイポーラトランジスタにおいては、ベ
ース幅の充分な縮小化をはかることができてｆT ，ｈfe
の改善をはかることができ、ＣＭＯＳにおいては単チャ
ネル化がはかられ、Ｇｍの向上、高速化がはかられ、各
素子の微細化がはかられることによる高密度化がはから
れる。
【００１０】更に、パルスレーザ光による紫外線照射ア
ニール処理によることから、その優れた制御性によって
信頼性の高い各素子したがってＢｉ−ＣＭＯＳを得るこ
とができる。
ニール処理によることから、その優れた制御性によって
信頼性の高い各素子したがってＢｉ−ＣＭＯＳを得るこ
とができる。
【００１１】
【実施例】本発明は、前述したように、Ｂｉ−ＣＭＯＳ
を製造するに当たって、半導体基板に、バイポーラトラ
ンジスタと、互いに導電型を異にする第１及び第２の絶
縁ゲート型電界効果トランジスタとを形成する工程にお
けるバイポーラトランジスタのエミッタ領域形成時の不
純物の予備ドープ後のアニールと、第１及び第２の絶縁
ゲート型トランジスタの各ソース領域及びドレイン領域
形成時の不純物のイオン注入後のアニールとをパルスレ
ーザ光による紫外線照射アニール処理で同時に行う。
を製造するに当たって、半導体基板に、バイポーラトラ
ンジスタと、互いに導電型を異にする第１及び第２の絶
縁ゲート型電界効果トランジスタとを形成する工程にお
けるバイポーラトランジスタのエミッタ領域形成時の不
純物の予備ドープ後のアニールと、第１及び第２の絶縁
ゲート型トランジスタの各ソース領域及びドレイン領域
形成時の不純物のイオン注入後のアニールとをパルスレ
ーザ光による紫外線照射アニール処理で同時に行う。
【００１２】本発明方法によって、ｎｐｎ型のバイポー
ラトランジスタとＣＭＯＳとによるＢｉ−ＣＭＯＳを得
る場合の一例を、各工程での略線的断面図を示す図１〜
図８を参照して説明する。
ラトランジスタとＣＭＯＳとによるＢｉ−ＣＭＯＳを得
る場合の一例を、各工程での略線的断面図を示す図１〜
図８を参照して説明する。
【００１３】図１に示すように、例えばｐ型のＳｉ基体
１上に、高比抵抗のｎ型のＳｉ半導体層２をエピタキシ
ャル成長させた半導体基板３を構成する。
１上に、高比抵抗のｎ型のＳｉ半導体層２をエピタキシ
ャル成長させた半導体基板３を構成する。
【００１４】この場合、基体１の半導体層２がエピタキ
シャル成長される側の面の、最終的にバイポーラトラン
ジスタが形成される領域に、ｎ型のコレクタ埋込み領域
４を選択的にイオン注入、拡散等によって形成し、これ
の上に半導体層２をエピタキシャル成長する。
シャル成長される側の面の、最終的にバイポーラトラン
ジスタが形成される領域に、ｎ型のコレクタ埋込み領域
４を選択的にイオン注入、拡散等によって形成し、これ
の上に半導体層２をエピタキシャル成長する。
【００１５】また、この半導体層２には、各回路素子間
を電気的に分離する分離絶縁層５を、例えばこの半導体
層２に溝を堀り込んでその後にこの部分を選択的に熱酸
化するいわゆるリセス LOCOSによって例えば半導体層２
の全厚さに渡って形成する。このようにして、半導体層
２自体の一部からなり最終的にバイポ−ラ・トランジス
タ（以下Ｂｉ−Ｔｒという）のコレクタ領域となるＢｉ
−Ｔｒ形成領域６と、最終的にｐチャネル型のＭＯＳ
（以下ｐ−ＭＯＳという）とｎチャンネル型のＭＯＳ
（以下ｎ−ＭＯＳという）とをそれぞれ形成するｐ−Ｍ
ＯＳ形成領域７とｎ−ＭＯＳ形成領域８とを画成する。
を電気的に分離する分離絶縁層５を、例えばこの半導体
層２に溝を堀り込んでその後にこの部分を選択的に熱酸
化するいわゆるリセス LOCOSによって例えば半導体層２
の全厚さに渡って形成する。このようにして、半導体層
２自体の一部からなり最終的にバイポ−ラ・トランジス
タ（以下Ｂｉ−Ｔｒという）のコレクタ領域となるＢｉ
−Ｔｒ形成領域６と、最終的にｐチャネル型のＭＯＳ
（以下ｐ−ＭＯＳという）とｎチャンネル型のＭＯＳ
（以下ｎ−ＭＯＳという）とをそれぞれ形成するｐ−Ｍ
ＯＳ形成領域７とｎ−ＭＯＳ形成領域８とを画成する。
【００１６】そして、Ｂｉ−Ｔｒ形成領域６のコレクタ
埋込み領域４上の一部に、ｎ型の不純物を高濃度にドー
プして高不純物濃度のコレクタ電極取出し領域９を形成
する。またｎ−ＭＯＳ形成領域８にｐ型不純物をドープ
してｐ型の領域とする。これら領域９及び８の形成は選
択的イオン注入、選択的拡散等によって形成し得る。
埋込み領域４上の一部に、ｎ型の不純物を高濃度にドー
プして高不純物濃度のコレクタ電極取出し領域９を形成
する。またｎ−ＭＯＳ形成領域８にｐ型不純物をドープ
してｐ型の領域とする。これら領域９及び８の形成は選
択的イオン注入、選択的拡散等によって形成し得る。
【００１７】図２に示すように、全面的にＳｉＯ2 等の
絶縁層１０を形成し、最終的に得るＢｉ−Ｔｒのベース
領域形成部に開口１０Ｗを形成する。そして、この開口
１０Ｗを通じて領域６に接してｐ型の不純物がイオン注
入等によってドープされたベース領域形成用多結晶半導
体層１１を所要のパターンに形成し、更にこれの上に全
面的にＳｉＯ2 等の絶縁層１２を形成する。
絶縁層１０を形成し、最終的に得るＢｉ−Ｔｒのベース
領域形成部に開口１０Ｗを形成する。そして、この開口
１０Ｗを通じて領域６に接してｐ型の不純物がイオン注
入等によってドープされたベース領域形成用多結晶半導
体層１１を所要のパターンに形成し、更にこれの上に全
面的にＳｉＯ2 等の絶縁層１２を形成する。
【００１８】図３に示すように、絶縁層１２及びこれの
下の多結晶半導体層１１の、最終的に得るＢｉ−Ｔｒの
真性ベース領域の形成部に開口１３Ｗを穿設し、この開
口１３Ｗ内を埋込むようにＳｉＯ2 等の絶縁層１４を全
面的に形成する。
下の多結晶半導体層１１の、最終的に得るＢｉ−Ｔｒの
真性ベース領域の形成部に開口１３Ｗを穿設し、この開
口１３Ｗ内を埋込むようにＳｉＯ2 等の絶縁層１４を全
面的に形成する。
【００１９】そして、所要のアニールすなわち加熱処理
を行ってベース領域形成用多結晶半導体層１１からｐ型
の不純物の固相拡散を行って高不純物濃度のグラフトベ
ース領域１５を形成する。
を行ってベース領域形成用多結晶半導体層１１からｐ型
の不純物の固相拡散を行って高不純物濃度のグラフトベ
ース領域１５を形成する。
【００２０】図４に示すように、絶縁層１４を、全面的
に例えばＲＩＥ（反応性イオンエッチング）による異方
性エッチングを行なってそのエッチング量を適当に選定
することによって、開口１３Ｗの内周面の実質的厚さの
大なる部分のみが残されることによるいわゆるサイドウ
ォール１６を形成し、開口１３Ｗ内にサイドウォール１
６によって囲まれた開口１３より幅狭の開口１６Ｗを形
成する。
に例えばＲＩＥ（反応性イオンエッチング）による異方
性エッチングを行なってそのエッチング量を適当に選定
することによって、開口１３Ｗの内周面の実質的厚さの
大なる部分のみが残されることによるいわゆるサイドウ
ォール１６を形成し、開口１３Ｗ内にサイドウォール１
６によって囲まれた開口１３より幅狭の開口１６Ｗを形
成する。
【００２１】この開口１６Ｗを通じて、領域６にｐ型不
純物をイオン注入して真性ベース領域形成用の不純物が
予めドープされたベース領域形成用の予備ドープ領域１
７0を形成する。
純物をイオン注入して真性ベース領域形成用の不純物が
予めドープされたベース領域形成用の予備ドープ領域１
７0を形成する。
【００２２】図５に示すように、各ｐ−ＭＯＳ及びｎ−
ＭＯＳ形成領域７及び８の少なくともゲート形成部にお
ける絶縁層１２及び１０を除去してＳｉＯ2 等のゲート
絶縁層１８を形成し、開口１６Ｗ内を覆うように最終的
に得るＢｉ−Ｔｒのエミッタ領域形成用半導体層１９を
形成するとともに、各領域７及び８上のゲート絶縁層１
８上に各ＭＯＳのゲート電極２０を形成する。
ＭＯＳ形成領域７及び８の少なくともゲート形成部にお
ける絶縁層１２及び１０を除去してＳｉＯ2 等のゲート
絶縁層１８を形成し、開口１６Ｗ内を覆うように最終的
に得るＢｉ−Ｔｒのエミッタ領域形成用半導体層１９を
形成するとともに、各領域７及び８上のゲート絶縁層１
８上に各ＭＯＳのゲート電極２０を形成する。
【００２３】これらエミッタ領域形成用半導体層１９及
びゲート電極２０は、例えば多結晶Ｓｉ半導体層を全面
的に形成し、これに例えばイオン注入によって全面的に
ｎ型の不純物をドーピングし、フォトリソグラフィによ
る選択的エッチングを行ってそれぞれ所要のパターンの
エミッタ領域形成用半導体層１９及び各ゲート電極２０
を同時に形成する。この場合エミッタ領域形成用半導体
層１９が、エミッタ領域形成用の予備ドープ領域とな
る。
びゲート電極２０は、例えば多結晶Ｓｉ半導体層を全面
的に形成し、これに例えばイオン注入によって全面的に
ｎ型の不純物をドーピングし、フォトリソグラフィによ
る選択的エッチングを行ってそれぞれ所要のパターンの
エミッタ領域形成用半導体層１９及び各ゲート電極２０
を同時に形成する。この場合エミッタ領域形成用半導体
層１９が、エミッタ領域形成用の予備ドープ領域とな
る。
【００２４】そして、例えば図６に示すように、ｐ−Ｍ
ＯＳ形成領域７以外を覆ってフォトレジスト等のマスク
２１を形成し、このマスク２１とｐ−ＭＯＳ形成領域７
上のゲート電極２０をマスクにｐ型の不純物をイオン注
入してｐ−ＭＯＳ形成領域７にソース領域及びドレイン
領域の各予備ドープ領域２２ｓ0 及び２２ｄ0 を形成す
る。
ＯＳ形成領域７以外を覆ってフォトレジスト等のマスク
２１を形成し、このマスク２１とｐ−ＭＯＳ形成領域７
上のゲート電極２０をマスクにｐ型の不純物をイオン注
入してｐ−ＭＯＳ形成領域７にソース領域及びドレイン
領域の各予備ドープ領域２２ｓ0 及び２２ｄ0 を形成す
る。
【００２５】マスク２１を除去し、図７に示すように、
ｐ−ＭＯＳ形成領域７上を覆ってフォトレジスト等のマ
スク２３を形成し、このマスク２３とｎ−ＭＯＳ形成領
域７上のゲート電極２０をマスクにｎ型の不純物をイオ
ン注入してｎ−ＭＯＳ形成領域７にソース領域及びドレ
イン領域の各予備ドープ領域２４ｓ0 及び２４ｄ0 を形
成する。
ｐ−ＭＯＳ形成領域７上を覆ってフォトレジスト等のマ
スク２３を形成し、このマスク２３とｎ−ＭＯＳ形成領
域７上のゲート電極２０をマスクにｎ型の不純物をイオ
ン注入してｎ−ＭＯＳ形成領域７にソース領域及びドレ
イン領域の各予備ドープ領域２４ｓ0 及び２４ｄ0 を形
成する。
【００２６】マスク２３を除去し、パルスレーザ光によ
る紫外線照射アニール例えばエキシマレーザのパルス光
を例えば１パルスもしくは数パルス照射してアニール処
理を行って、図８に示すように、各予備ドープ領域、す
なわちエミッタ領域形成用半導体層１９からｐ型の不純
物を、Ｂｉ−Ｔｒ形成領域６の極く表面に固相拡散して
エミッタ領域２５を形成すると同時に、各予備ドープ領
域１７0 ，２２ｓ0 及び２２ｄ0 ，２４ｓ0 及び２４ｄ
0 に対する不純物の活性化アニール処理がなされてそれ
ぞれ真性のベース領域１７と各ソース領域及びドレイン
領域２２ｓ及び２２ｄ，２４ｓ及び２４ｄを形成する。
る紫外線照射アニール例えばエキシマレーザのパルス光
を例えば１パルスもしくは数パルス照射してアニール処
理を行って、図８に示すように、各予備ドープ領域、す
なわちエミッタ領域形成用半導体層１９からｐ型の不純
物を、Ｂｉ−Ｔｒ形成領域６の極く表面に固相拡散して
エミッタ領域２５を形成すると同時に、各予備ドープ領
域１７0 ，２２ｓ0 及び２２ｄ0 ，２４ｓ0 及び２４ｄ
0 に対する不純物の活性化アニール処理がなされてそれ
ぞれ真性のベース領域１７と各ソース領域及びドレイン
領域２２ｓ及び２２ｄ，２４ｓ及び２４ｄを形成する。
【００２７】このようにして、Ｂｉ−Ｔｒ形成領域６に
ｎ型エミッタ領域２５が形成され、エミッタ領域２５下
にｐ型の真性ベース領域１７が形成され、その外側には
高濃度のグラフトベース領域１５が形成され、これら領
域が形成されていないＢｉ−Ｔｒ形成領域６をｎ型コレ
クタ領域とするｎｐｎバイポーラトランジスタＢｉ−Ｔ
ｒが形成される。
ｎ型エミッタ領域２５が形成され、エミッタ領域２５下
にｐ型の真性ベース領域１７が形成され、その外側には
高濃度のグラフトベース領域１５が形成され、これら領
域が形成されていないＢｉ−Ｔｒ形成領域６をｎ型コレ
クタ領域とするｎｐｎバイポーラトランジスタＢｉ−Ｔ
ｒが形成される。
【００２８】そして、エミッタ領域２５及びグラフトベ
ース領域１５にはそれぞれこれらに自己整合的にオーミ
ックに接続して半導体層１９及び１１からなるエミッタ
電極及びベース電極が形成される。
ース領域１５にはそれぞれこれらに自己整合的にオーミ
ックに接続して半導体層１９及び１１からなるエミッタ
電極及びベース電極が形成される。
【００２９】一方、同時にｐ−ＭＯＳ形成領域７及びｎ
−ＭＯＳ形成領域８にそれぞれゲート絶縁層１８を介し
てゲート電極２０が形成され、その両側に各ソース領域
及びドレイン領域２２ｓ及び２２ｄ，２４ｓ及び２４ｄ
が形成されてなるｐ−ＭＯＳ及びｎ−ＭＯＳが形成され
る。
−ＭＯＳ形成領域８にそれぞれゲート絶縁層１８を介し
てゲート電極２０が形成され、その両側に各ソース領域
及びドレイン領域２２ｓ及び２２ｄ，２４ｓ及び２４ｄ
が形成されてなるｐ−ＭＯＳ及びｎ−ＭＯＳが形成され
る。
【００３０】各ソース領域及びドレイン領域２２ｓ及び
２２ｄ，２４ｓ及び２４ｄには、これの上の例えば絶縁
層１２，１０等に電極窓を開口し、これら開口を通じて
それぞれオーミックにソース電極及びドレイン電極２６
ｓ及び２６ｄ，２７ｓ及び２７ｄを形成する。
２２ｄ，２４ｓ及び２４ｄには、これの上の例えば絶縁
層１２，１０等に電極窓を開口し、これら開口を通じて
それぞれオーミックにソース電極及びドレイン電極２６
ｓ及び２６ｄ，２７ｓ及び２７ｄを形成する。
【００３１】上述の本発明方法によれば、Ｂｉ−Ｔｒの
エミッタ領域形成時の不純物の予備ドープ後のアニー
ル、上述の例ではイオン注入等によって不純物のドーピ
ングがなされた半導体層１９からの不純物の半導体層２
のＢｉ−Ｔｒの形成領域６への拡散と、第１及び第２の
絶縁ゲート型トランジスタの各ソース領域及びドレイン
領域を形成するための不純物のイオン注入後のアニール
とを同時に、つまり一回のアニールで行ったので不純物
の再拡散等を回避できる。このアニールは、ランプアニ
ールで行うことも可能であるが、この場合は、接合の深
さが大となる。本発明ではそのアニールをパルスレーザ
光による紫外線照射アニール処理としたこと、つまり短
時間で浅い加熱を実現できることから、きわめて浅い接
合の形成が可能となり、エミッタ領域２５を充分浅く、
また真性ベース領域１７に関してもエミッタ領域、ソー
ス領域及びドレイン領域の形成時のアニールの影響が抑
制されることからその広がりを小さく抑えることができ
てベース幅すなわちエミッタ領域及びこれと対向するコ
レクタ領域間の間隔を小さくできる。
エミッタ領域形成時の不純物の予備ドープ後のアニー
ル、上述の例ではイオン注入等によって不純物のドーピ
ングがなされた半導体層１９からの不純物の半導体層２
のＢｉ−Ｔｒの形成領域６への拡散と、第１及び第２の
絶縁ゲート型トランジスタの各ソース領域及びドレイン
領域を形成するための不純物のイオン注入後のアニール
とを同時に、つまり一回のアニールで行ったので不純物
の再拡散等を回避できる。このアニールは、ランプアニ
ールで行うことも可能であるが、この場合は、接合の深
さが大となる。本発明ではそのアニールをパルスレーザ
光による紫外線照射アニール処理としたこと、つまり短
時間で浅い加熱を実現できることから、きわめて浅い接
合の形成が可能となり、エミッタ領域２５を充分浅く、
また真性ベース領域１７に関してもエミッタ領域、ソー
ス領域及びドレイン領域の形成時のアニールの影響が抑
制されることからその広がりを小さく抑えることができ
てベース幅すなわちエミッタ領域及びこれと対向するコ
レクタ領域間の間隔を小さくできる。
【００３２】また、ｐ−ＭＯＳ及びｎ−ＭＯＳに関して
は、そのソース領域及びドレイン領域２２ｓ及び２２
ｄ，２４ｓ及び２４ｄの各面方向の広がりが小さくなる
ことから、所定の間隔の設定、すなわち短チャネルＭＯ
Ｓを確実に形成できる。
は、そのソース領域及びドレイン領域２２ｓ及び２２
ｄ，２４ｓ及び２４ｄの各面方向の広がりが小さくなる
ことから、所定の間隔の設定、すなわち短チャネルＭＯ
Ｓを確実に形成できる。
【００３３】尚、本発明製法は、図示の例に限らず、例
えばｐｎｐバイポーラトランジスタとＣＭＯＳとによる
Ｂｉ−ＣＭＯＳに適用するこもでき、この場合において
は、例えば各部の導電型を図示の例とは逆の導電型に選
定することができる。
えばｐｎｐバイポーラトランジスタとＣＭＯＳとによる
Ｂｉ−ＣＭＯＳに適用するこもでき、この場合において
は、例えば各部の導電型を図示の例とは逆の導電型に選
定することができる。
【００３４】また、上述の本発明方法においては、エミ
ッタ領域２５の形成を、多結晶半導体層１９に不純物の
ドーピングを行ってこれからの不純物の拡散によって形
成した場合であるが、この半導体層１９を通じてあるい
は通ずることなくＢｉ−Ｔｒ形成領域６に直接的にイオ
ン注入によって予備ドープ領域の形成を行う場合に適用
することもできる。
ッタ領域２５の形成を、多結晶半導体層１９に不純物の
ドーピングを行ってこれからの不純物の拡散によって形
成した場合であるが、この半導体層１９を通じてあるい
は通ずることなくＢｉ−Ｔｒ形成領域６に直接的にイオ
ン注入によって予備ドープ領域の形成を行う場合に適用
することもできる。
【００３５】また、上述した例では、真性ベース領域１
７を、図４で示すように、イオン注入によって予備ドー
プ領域１７0 を形成し、その後のエミッタ領域，ソース
領域及びドレイン領域の形成時のパルスレーザアニール
によって活性化して形成した場合であるが、このアニー
ルとは別に、エミッタ領域，ソース領域及びドレイン領
域の形成前に、領域１７0 に対するアニールを行って形
成することもできなど、種々の変形変更を採り得るもの
であり、例えば従来用いられている各種のＢｉ−ＣＭＯ
Ｓの製造方法に適用することができる。
７を、図４で示すように、イオン注入によって予備ドー
プ領域１７0 を形成し、その後のエミッタ領域，ソース
領域及びドレイン領域の形成時のパルスレーザアニール
によって活性化して形成した場合であるが、このアニー
ルとは別に、エミッタ領域，ソース領域及びドレイン領
域の形成前に、領域１７0 に対するアニールを行って形
成することもできなど、種々の変形変更を採り得るもの
であり、例えば従来用いられている各種のＢｉ−ＣＭＯ
Ｓの製造方法に適用することができる。
【００３６】また、接合の深さが０．３μｍ程度を許容
とするときは、レーザアニールと共にランプアニールの
併用も可能となる。
とするときは、レーザアニールと共にランプアニールの
併用も可能となる。
【００３７】
【発明の効果】上述したように、本発明方法によれば、
Ｂｉ−Ｔｒにおいて、きわめて浅い接合の形成が可能と
なり、エミッタ領域２５を充分浅く、また真性ベース領
域１７に関してもエミッタ領域、ソース領域及びドレイ
ン領域の形成時のアニールの影響が抑制されることから
その広がりを小さく抑えることができ、ベース幅すなわ
ちエミッタ領域及びこれと対向するコレクタ領域間の間
隔を小さくできるので、例えばｆT ，ｈfeの高いバイポ
−ラ・トランジスタを形成できる。
Ｂｉ−Ｔｒにおいて、きわめて浅い接合の形成が可能と
なり、エミッタ領域２５を充分浅く、また真性ベース領
域１７に関してもエミッタ領域、ソース領域及びドレイ
ン領域の形成時のアニールの影響が抑制されることから
その広がりを小さく抑えることができ、ベース幅すなわ
ちエミッタ領域及びこれと対向するコレクタ領域間の間
隔を小さくできるので、例えばｆT ，ｈfeの高いバイポ
−ラ・トランジスタを形成できる。
【００３８】また、ＣＭＯＳにおいて、各ＭＯＳの短チ
ャネル化を改善できることから、Ｇｍの向上、高速化、
高密度化をはかることができる。
ャネル化を改善できることから、Ｇｍの向上、高速化、
高密度化をはかることができる。
【００３９】そして、アニール処理の回数を少なくした
ことによって製造工程数の減少したがって生産性の向
上、コストの低減化、信頼性の向上等をはかることがで
き、その工業的利益はきわめて大きい。
ことによって製造工程数の減少したがって生産性の向
上、コストの低減化、信頼性の向上等をはかることがで
き、その工業的利益はきわめて大きい。
【図１】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図２】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図３】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図４】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図５】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図６】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図７】本発明方法の一例の一工程における略線的断面
図である。
図である。
【図８】本発明方法の一例の一工程における略線的断面
図である。
図である。
３ 半導体基板 ６ Ｂｉ−Ｔｒ形成領域 ７ ｐ−ＭＯＳ形成領域 ８ ｎ−ＭＯＳ形成領域 ２５ エミッタ領域 ２２ｓ，２２ｓ ソース領域 ２４ｄ，２４ｄ ドレイン領域
Claims (1)
- 【請求項１】 同一半導体基板に、バイポーラトランジ
スタと、互いに導電型を異にする第１及び第２の絶縁ゲ
ート型電界効果トランジスタとを有する半導体集積回路
の製造方法において、 上記半導体基板に、上記バイポーラトランジスタと、上
記互いに導電型を異にする第１及び第２の絶縁ゲート型
電界効果トランジスタとを形成する工程における上記バ
イポーラトランジスタのエミッタ領域形成時の不純物の
予備ドープ後のアニールと、上記第１及び第２の絶縁ゲ
ート型トランジスタの各ソース領域及びドレイン領域形
成時の不純物のイオン注入後のアニールとをパルスレー
ザ光による紫外線照射アニール処理で同時に行うことを
特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025093A JPH06302769A (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9025093A JPH06302769A (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302769A true JPH06302769A (ja) | 1994-10-28 |
Family
ID=13993258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9025093A Pending JPH06302769A (ja) | 1993-04-16 | 1993-04-16 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268261A (ja) * | 2004-03-16 | 2005-09-29 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8937374B2 (en) | 2011-12-22 | 2015-01-20 | Panasonic Corporation | Semiconductor package, method and mold for producing same, input and output terminals of semiconductor package |
-
1993
- 1993-04-16 JP JP9025093A patent/JPH06302769A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268261A (ja) * | 2004-03-16 | 2005-09-29 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8937374B2 (en) | 2011-12-22 | 2015-01-20 | Panasonic Corporation | Semiconductor package, method and mold for producing same, input and output terminals of semiconductor package |
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