JP6015127B2 - 半導体装置の製造方法およびそれに用いられる半導体基板 - Google Patents

Description

本発明は、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させる構造を有する半導体装置の製造方法およびそれに用いられる半導体基板に関するものである。

従来より、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させる構造を有する半導体装置がある。例えば、ｎ⁺型シリコン基板の表面にｎ^-型層をエピタキシャル成長させた半導体基板を用い、ｎ^-型層にトレンチを形成したのち、そのトレンチ内にｐ^-型層をエピタキシャル成長させことでスーパージャンクション（以下、ＳＪという）構造を形成した半導体装置がある。具体的には、ｐ^-型層のエピタキシャル成長後に、ｎ^-型層が露出するまでＣＭＰ（Chemical Mechanical Polishing）を行うことでｎ^-型層からなるｎ型コラムとｐ^-型層からなるｐ型コラムが交互に繰り返されたＰＮコラムを有するＳＪ構造を形成している。

このような半導体装置を形成する場合、従来では、半導体基板の表面や端面および裏面を酸化膜などの絶縁膜で覆った状態でデバイス製造プロセスを行っている（例えば、特許文献１参照）。例えば、上記のようなＳＪ構造を有する半導体装置の場合においては、半導体基板の表面や端面（外縁部）および裏面に絶縁膜を形成してからトレンチを形成したり、エピタキシャル成長を行ったりすることになる。

特開２００２−５７０９４号公報

しかしながら、従来では、半導体基板の表面や端面および裏面に絶縁膜を形成しているものの、デバイス製造プロセス中に半導体基板の端面において絶縁膜が除去されて下地となる第１半導体層が露出してしまう。このため、半導体基板の端面に不均一なエピタキシャル層が形成されたり、ｎ⁺型シリコン基板から不純物がガス化してデバイス内に拡散してしまうという問題が発生することが確認された。これらの問題について、図８および図９を参照して説明する。

まず、図８を用いて半導体基板の端面に不均一なエピタキシャル層が形成されるという問題について説明する。

例えば、ＳＪ構造を有する半導体装置を形成する場合、まず、図８（ａ）に示すように、ｎ⁺型シリコン基板Ｊ１の表面にｎ^-型層Ｊ２をエピタキシャル成長させた半導体基板Ｊ３を用意する。そして、ＣＶＤ等によって半導体基板Ｊ３の表面や端面および裏面に至るまで酸化膜などで構成される絶縁膜Ｊ４を形成する。

次に、図８（ｂ）に示すように、半導体基板Ｊ３の表面上に位置する絶縁膜Ｊ４の表面にレジストＪ５を配置した後、フォトリソグラフィ工程を経てトレンチ形成予定位置においてレジストＪ５を開口させる。その後、レジストＪ５をマスクとしたエッチングにより、トレンチ形成予定位置において絶縁膜Ｊ４を開口させる。

このとき、レジストＪ５が半導体基板Ｊ３の表面上に位置する絶縁膜Ｊ４の表面にしか形成されないため、絶縁膜Ｊ４をエッチングする際に、半導体基板Ｊ３の端面に位置している部分でも絶縁膜Ｊ４がエッチングされ、半導体基板Ｊ３の端面が露出してしまう。

続いて、図８（ｃ）に示すように、レジストＪ５および絶縁膜Ｊ４をマスクとしてｎ^-型層Ｊ２を所定深さ除去し、トレンチＪ６を形成する。そして、図８（ｄ）に示すように、レジストＪ５を除去した後、ｐ^-型層Ｊ７をエピタキシャル成長させることで、トレンチＪ６内をｐ^-型層Ｊ７で埋め込む。このとき、上記したように、半導体基板Ｊ３の端面において絶縁膜Ｊ４が除去されて半導体基板Ｊ３が露出してしまっているため、この露出表面にもエピタキシャル層Ｊ８が不均一に成長してしまうという問題を発生させる。このようなエピタキシャル層Ｊ８が形成されると、このエピタキシャル層Ｊ８が原因となって、以降の工程において半導体基板Ｊ３に欠けや割れが起きるという問題を発生させる。

次に、図９を用いてｎ⁺型シリコン基板から不純物がガス化してデバイス内に拡散してしまうという問題について説明する。

上記のようなＳＪ構造を有する半導体装置を形成する場合、図９（ａ）〜（ｃ）において図８（ａ）〜（ｃ）と同様の工程が行われることになる。そして、図９（ｂ）に示した絶縁膜Ｊ４のエッチング工程の際に半導体基板Ｊ３の端面が露出した状態になることから、図９（ｃ）に示すトレンチＪ５を形成する際に、半導体基板Ｊ３の外縁部においてもｎ^-型層Ｊ２がエッチングされることがある。このとき、ｎ^-型層Ｊ２のエッチング量によってはｎ⁺型シリコン基板Ｊ１まで達することがある。このため、図９（ｄ）に示すように、ｐ^-型層Ｊ７のエピタキシャル成長工程を行おうとする際の高温熱処理により、不純物濃度が濃いｎ⁺型シリコン基板Ｊ１から不純物（例えばヒ素）がガス化してデバイス内に拡散してしまうという問題を発生させる。例えば、ＳＪ構造の場合であれば、ガス化した不純物がｎ^-型層Ｊ２のうちＰＮコラムを構成するための部分に拡散し、Ｐ／Ｎの不純物濃度バランスがずれてしまう。このため、半導体装置の耐圧を低下させるなどの問題を発生させることになる。

半導体基板Ｊ３の端面から所定距離内側、例えば６インチウェハであれば端面から３〜５ｍｍ内側が有効エリア、それ以外が無効エリアと呼ばれ、無効エリアではｎ^-型層Ｊ２の膜厚が有効エリアよりも薄く、更に半導体基板Ｊ３の端面から裏面に掛けて薄くなる。例えば、一般値としてｎ^-型層Ｊ２の膜厚が有効エリアで５０μｍならば、端面では２０μｍ、裏面では１０μｍ程度となる。このため、有効エリアにおいてトレンチＪ６を深さ４７μｍ程度で形成する場合、半導体基板Ｊ３の端面付近でもｎ^-型層Ｊ２が相応の膜厚でなければエッチング時にｎ⁺型シリコン基板Ｊ１まで達してしまう。

これらの問題の回避策としては、トレンチＪ６のエッチング時に半導体基板Ｊ３の端面においてｎ^-型層Ｊ２が露出しないように絶縁膜Ｊ４を厚くすることや、エッチングガスがｎ^-型層Ｊ２に到達しないように絶縁膜Ｊ４をレジストＪ５で覆うことが考えられる。例えば、前者においては、ＬＯＣＯＳ法などの手法を用い、半導体基板Ｊ３の端面から裏面を露出させて熱酸化を行うことで絶縁膜Ｊ４を厚くすることが挙げられる。しかしながら、このような手法を適用した場合、露出面の制御が困難であり、端面から裏面に均一な膜厚で絶縁膜Ｊ４を形成することができない。また、後者においては、トレンチＪ６のエッチングをレジストＪ５として感光材（フォトレジスト）をマスクとして用いて行うときに、半導体基板Ｊ３の端面まで覆うようにする手法が挙げられる。つまり、サイドリンスや周辺露光を行わずにレジストＪ５を半導体基板Ｊ３の端面に残す手法である。ところが、この手法を適用した場合、半導体基板Ｊ３の端面形状やレジストＪ５の形成バラツキにより、一定の形状維持が困難で、絶縁膜Ｊ５をエッチング時にカバーしきれない。

本発明は上記点に鑑みて、半導体基板の端面に不均一なエピタキシャル層が形成されたり、第１半導体層の下地の基板から不純物がガス化してデバイス内に拡散してしまうことを抑制できる半導体装置の製造方法およびそれに用いられる半導体基板を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、基板（１）の表面（１ａ）および端面上に第１半導体層（２）を形成した半導体基板を用意する工程と、半導体基板のうちの表面上および端面上において、第１半導体層の表面を覆う絶縁膜（５）を形成する工程と、半導体基板のうちの端面上において第１半導体層が絶縁膜で覆われるようにしつつ、半導体基板のうちの表面上のみにおいて絶縁膜を研削することで、半導体基板のうちの表面上のみにおいて第１半導体層を露出させる工程と、第１半導体層を露出させた後に、第１半導体層の所望位置に凹部にて構成されるアライメントマーク（８）を形成する工程と、絶縁膜にて半導体基板の端面を覆った状態で、アライメントマークを用いて位置合わせを行いつつ、第１半導体層のうち半導体基板の表面上に位置していて露出させられている部分にトレンチを形成する工程と、絶縁膜もしくは該絶縁膜とは異なる絶縁膜にて半導体基板の端面を覆った状態で、トレンチ内を含めて第１半導体層上に第２半導体層をエピタキシャル成長させる工程と、を含んでいることを特徴としている。

このような半導体装置の製造方法によれば、半導体基板の端面において第１半導体層が露出しないようにしてトレンチを形成しつつ、トレンチ内を埋め込むように第２半導体層を形成できる。したがって、半導体基板の端面に不均一なエピタキシャル層が形成されたり、第１半導体層の下地の基板から不純物がガス化してデバイス内に拡散してしまうことが抑制できる。

請求項９に記載の発明では、第１半導体層のうち半導体基板の表面上に位置している部分にトレンチを形成する工程と、トレンチを形成する工程の後で、半導体基板の端面をＬＯＣＯＳ酸化することで該半導体基板の端面に絶縁膜（２０）を形成する工程と、絶縁膜にて半導体基板の端面を覆った状態で、トレンチ内を含めて第１半導体層上に第２半導体層をエピタキシャル成長させる工程と、を含んでいることを特徴としている。

このように、トレンチの形成後であっても、第２半導体層を形成する前に半導体基板の端面を覆うように絶縁膜を形成するようにしている。このため、半導体基板の端面に不均一なエピタキシャル層が形成されることはない。また、第２半導体層のエピタキシャル成長工程での高温熱処理により、基板から不純物がガス化してデバイス内に拡散してしまうという問題を発生させない。仮に絶縁膜を形成する前にトレンチの形成工程の際に第１半導体層に基板に達するようなエッチングが為されていても、そのエッチング箇所を絶縁膜で覆った状態で第２半導体層を形成できることから、このような状態であっても上記効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる半導体装置の製造工程中の断面構成を示した図である。 図１に続く半導体装置の製造工程中の断面構成を示した図である。 図２に続く半導体装置の製造工程中の断面構成を示した図である。 図３に続く半導体装置の製造工程中の断面構成を示した図である。 図４に続く半導体装置の製造工程中の断面構成を示した図である。 本発明の第２実施形態にかかる半導体装置の製造工程中の断面構成を示した図である。 図６に続く半導体装置の製造工程中の断面構成を示した図である。 従来の半導体装置の製造工程中の断面構成を示した図である。 従来の半導体装置の製造工程中の断面構成を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置の製造方法について、図１〜図５を参照して説明する。なお、ここでは第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させる構造を有する半導体装置として、ＳＪ構造の縦型ＭＯＳＦＥＴを有する半導体装置を例に挙げて説明する。

〔図１（ａ）に示す工程〕
表面１ａおよび裏面１ｂを有する半導体材料で構成された基板としてのｎ⁺型シリコン基板１の表面１ａや端面、好ましくは裏面１ｂのうちの外縁部まで、シリコンからなる第１半導体層に相当するｎ^-型層２が形成された半導体基板３を用意する。ｎ⁺型シリコン基板１やｎ^-型層２は、ヒ素などのｎ型不純物がドーピングされることで構成されている。例えば、ｎ⁺型シリコン基板１の不純物濃度（第１不純物濃度）は１×１０¹⁹ｃｍ^-3以上、ｎ^-型層２の不純物濃度（第２不純物濃度）はｎ⁺型シリコン基板１よりも薄い１×１０¹⁵ｃｍ^-3程度とされ、ｎ⁺型シリコン基板１の方がｎ^-型層２よりも濃度が濃くされている。ここでは、ｎ⁺型シリコン基板１として端面がベベリング処理などによって面取り加工されて外周端がテーパ状になったものを用いているが、べべリング処理が為されていないものであっても良い。

例えば、ｎ⁺型シリコン基板１の少なくとも裏面１ｂに、ＣＶＤなどにより、例えば０．５〜１μｍの厚さの酸化膜などで構成される絶縁膜４を形成したのち、絶縁膜４を裏面１ｂの所望場所、具体的には外縁部よりも内側に位置する内側領域にのみ残す。そして、この状態でｎ⁺型シリコン基板１の露出部分にｎ^-型層２をエピタキシャル成長させることで、ｎ^-型層２がｎ⁺型シリコン基板１の表面１ａや端面および裏面１ｂのうちの外縁部に渡って形成された半導体基板３を構成することができる。このように形成されたｎ^-型層２は、ｎ⁺型シリコン基板１の表面１ａ上での厚さを１とすると、この厚さに対する端面上での厚さの比が０．３〜０．７、裏面１ｂ上での厚さの比が０．０５〜０．３となる。

〔図１（ｂ）に示す工程〕
ｎ^-型層２の表面を覆うように１層目の絶縁膜としての酸化膜５を形成する。ここでは、熱酸化によって例えば０．７μｍの厚さで酸化膜５を形成しているが、熱酸化以外の方法、例えばＣＶＤやＣＶＤとアニール処理の組み合わせなどによって酸化膜５を形成しても良い。

〔図１（ｃ）に示す工程〕
半導体基板３の表面側をＣＭＰにて研削（研磨）し、ｎ^-型層２の表面を露出させる。このとき、ＣＭＰによって研削しているため、半導体基板３の表面側のみ研削され、端面側は研削されないようにできる。このため、半導体基板３のうちの半導体素子などのデバイスが形成される有効エリアの表面に酸化膜５が除去された状態であっても、半導体基板３の端面から裏面にかけて酸化膜５が完全に残るようにできる。なお、ここではＣＭＰによる研削を例に挙げて説明しているが、単なるＣＭＰに限らず、半導体基板３の表面側のみを研削する他の方法もしくはＣＭＰとウェットエッチングの組み合わせなどを行うようにしても良い。

〔図１（ｄ）に示す工程〕
２層目の絶縁膜としてのＴＥＯＳ膜６を例えば０．５μｍの厚さで形成する。例えば、半導体基板３の表面や端面および裏面の全面、つまりｎ^-型層２の露出表面や酸化膜５および絶縁膜４の表面を覆うようにＴＥＯＳ膜６を形成する。

〔図２（ａ）に示す工程〕
半導体基板３の表面側において、酸化膜５およびＴＥＯＳ膜６を覆うようにレジスト７を配置した後、フォトリソグラフィ工程を経てアライメント形成予定位置においてレジスト７を開口させる。その後、レジスト７をマスクとしたエッチングにより、アライメント形成予定位置においてＴＥＯＳ膜６を開口させる。このとき、半導体基板３の端面においてＴＥＯＳ膜６が除去され得るが、ＴＥＯＳ膜６以外にも酸化膜５を形成しているため、少なくとも酸化膜５が残り、半導体基板３の端面においてｎ^-型層２が露出することはない。

〔図２（ｂ）、（ｃ）に示す工程〕
図２（ｂ）に示すように、レジスト７を除去したのち、ＴＥＯＳ膜６をマスクとしてｎ^-型層２を所定深さエッチングする。これにより、ｎ^-型層２の所望位置に凹部にて構成されるアライメントマーク８が形成される。そして、図２（ｃ）に示すように、ＴＥＯＳ膜６を除去する。これにより、酸化膜５については残るが、半導体基板３の表面側においてｎ^-型層２が露出させられた状態となる。

〔図２（ｄ）に示す工程〕
熱酸化などによってｎ^-型層２のうちの露出表面に酸化膜９を形成する。例えば、０．３μｍの厚さで酸化膜９を形成しており、既に半導体基板３の端面に形成されている酸化膜５よりも薄くしている。

〔図３（ａ）に示す工程〕
ＣＶＤなどによって半導体基板３の表面上や端面上および裏面上、つまり半導体基板３の表面側に形成された酸化膜９や端面側に形成された酸化膜５および裏面側に形成された絶縁膜４の表面に窒化膜（ＳｉＮ）１０を形成する。例えば、０．１５μｍの厚さで窒化膜１０を形成している。

〔図３（ｂ）、（ｃ）に示す工程〕
半導体基板３の表面側において、酸化膜５および酸化膜９を覆うようにレジスト１１を配置した後、アライメントマーク８を用いて位置合わせを行いつつ、フォトリソグラフィ工程を経てトレンチ形成予定位置においてレジスト１１を開口させる。その後、レジスト１１をマスクとしたエッチングにより、トレンチ形成予定位置において窒化膜１０および酸化膜９を開口させる。

このとき、半導体基板３の端面において窒化膜１０や酸化膜５が除去され得るが、窒化膜１０と酸化膜９を除去する際のエッチングガスが異なっている。このため、窒化膜１０を除去する際には半導体基板３の端面上の酸化膜５は残る。また、トレンチ形成予定位置において酸化膜９を除去する際には、半導体基板３の端面上においても酸化膜５が除去され得るが、酸化膜９よりも酸化膜５が十分に厚く形成されているため、少なくとも半導体基板３の端面を全面覆うように酸化膜５が残る。このため、半導体基板３の端面においてｎ^-型層２が露出することはない。

〔図３（ｄ）に示す工程〕
レジスト１１や窒化膜１０および酸化膜９さらには酸化膜５をマスクとして例えばＳＦ₆などを含むエッチングガスを用いてｎ^-型層２をエッチングする。例えば、４７μｍ程度の深さエッチングする。これにより、ｎ^-型層２の所望位置にトレンチ１２が形成される。

このとき、ｎ^-型層２の厚みとほぼ同じ、具体的にはｎ^-型層２の厚みの７〜９割の深さとなるような深いトレンチ１２を形成しても、半導体基板３の端面が酸化膜９で覆われた状態となっていることから、この端面においてｎ^-型層２が除去されないようにできる。したがって、端面においてｎ⁺型シリコン基板１に達するようなエッチングが行われることはない。

〔図４（ａ）〜（ｄ）に示す工程〕
図４（ａ）に示す工程として、レジスト１１を除去した後、ケミカルドライエッチングを行う。その後、図４（ｂ）に示す工程として、犠牲酸化により、トレンチ１２の内壁面を薄く酸化したのち、図４（ｃ）に示す工程として、トレンチ１２の内壁面に形成された酸化膜を除去する。そして、図４（ｄ）に示す工程として、窒化膜１０を除去する。

〔図５（ａ）に示す工程〕
水素（Ｈ₂）アニールを行った後、成長原料ガスに加えてＨＣｌなどのエッチングガスを同時に流したエピタキシャル成長を行うことで、トレンチ１２内を含むｎ^-型層２の表面にｐ^-型層１３を形成し、トレンチ１２内を埋め込むようにする。例えば、特開２００５−３１７９０５号公報に示されるように、シリコンソースガスにハロゲン化物ガスの混合ガスを用いつつ、ｐ型不純物であるボロンを導入したエピタキシャル成長工程を行うことにより、第２半導体層に相当するｐ^-型層１３を形成することができる。このようなエピタキシャル成長工程とすると、トレンチ１２内を含むｎ^-型層２の表面では成長優位、酸化膜５の表面ではエッチング優位の条件となる。したがって、このようなエピタキシャル成長工程を用いることにより、トレンチ１２内へのｐ^-型層１３の埋め込み性を向上させることが可能となる。

このとき、上記したように、半導体基板３の端面においてｎ^-型層２が露出させられていないことから、半導体基板３の端面に不均一なエピタキシャル層が形成されることはない。また、半導体基板３の端面においてｎ^-型層２がエッチングされることでｎ⁺型シリコン基板１まで達するような状態にはなっていない。このため、ｐ^-型層１３のエピタキシャル成長工程での高温熱処理により、不純物濃度が濃いｎ⁺型シリコン基板１から不純物（例えばヒ素）がガス化してデバイス内に拡散してしまうという問題も発生させない。例えば、本実施形態のようなＳＪ構造を有する半導体装置の場合であれば、ガス化した不純物がｎ^-型層２のうちＰＮコラムを構成するための部分に拡散することを防止できるため、Ｐ／Ｎの不純物濃度バランスがずれることを防止でき、半導体装置の耐圧低下を防止することが可能となる。特に、本実施形態のように、ｎ⁺型シリコン基板１の不純物濃度が１×１０¹⁹ｃｍ^-3以上という高濃度とされている場合には、ガス化による拡散が生じやすいため、これを防止できることは有効である。

〔図５（ｂ）〜（ｄ）に示す工程〕
図５（ｂ）に示す工程として、ＣＭＰによる一次研磨を行うことで、ｐ^-型層１３のうちの不要部分、つまりトレンチ１２内に形成された部分以外を除去したのち、図５（ｃ）に示す工程として、酸化膜９をエッチングして除去する。そして、図５（ｄ）に示す工程として、ＣＭＰによる二次研磨を行うことで、ｎ^-型層２およびｐ^-型層１３の表面を平坦化する。これにより、ｎ^-型層２からなるｎ型コラムとｐ^-型層１３からなるｐ型コラムが交互に繰り返されたＰＮコラムを有するＳＪ構造を構成することができる。

この後の工程については従来から周知なものであるため図示しないが、必要に応じてＳＪ構造の表面にドリフト層を構成するｎ^-型層をエピタキシャル成長させたのち、ｐ型ベース領域をエピタキシャル成長させる。また、ｐ型ベース領域の所望位置にｎ⁺型ソース領域やｐ⁺型コンタクト領域などを形成したのち、ｐ型ベース領域を貫通してドリフト層に達するトレンチを形成する。さらに、トレンチ内壁面を覆うようにゲート絶縁膜を形成すると共に、トレンチ内を埋め込むようにゲート絶縁膜上にゲート電極を形成する。そして、半導体基板３の表面側において、層間絶縁膜形成工程やゲート配線およびソース電極の形成工程を行ったり、半導体基板３の裏面側においてドレイン電極の形成工程を行うことにより、半導体素子としてｎチャネル型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造の縦型ＭＯＳＦＥＴを有する半導体装置が完成する。

以上説明したように、本実施形態の製造方法によれば、半導体基板３の端面において第１半導体層に相当するｎ^-型層２が露出しないようにしてトレンチ１２を形成しつつ、トレンチ１２内を埋め込むように第２半導体層に相当するｐ^-型層１３を形成できる。したがって、半導体基板３の端面に不均一なエピタキシャル層が形成されたり、第１半導体層としてのｎ^-型層２の下地のｎ⁺型シリコン基板１から不純物がガス化してデバイス内に拡散してしまうことが抑制できる。

なお、上記した半導体装置の製造方法においては、ｎ⁺型シリコン基板１の表面１ａなどにｎ^-型層２を形成した半導体基板３として流通させることもできる。その場合には、少なくとも図１（ｃ）に示す工程、つまり酸化膜５を形成してからＣＭＰなどによって半導体基板３の表面側のみ研削し、半導体基板３の端面に酸化膜５が残った状態になっている構造とすれば良い。このように、半導体基板３の端面に酸化膜５が残った状態になっていれば、その後の各工程を行っても、上記効果を得ることができる。

（第２実施形態）
本発明の第２実施形態について図６および図７を参照して説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

第１実施形態では、ｐ^-型層１３を形成するためのエピタキシャル成長工程の前において、トレンチ１２の形成前から半導体基板３の端面を酸化膜５などの絶縁膜によって覆った状態にする場合について説明した。しかしながら、トレンチ１２の形成後であっても、少なくともｐ^-型層１３の形成前に半導体基板３の端面が絶縁膜によって覆われていれば、その後にｐ^-型層１３を形成するときに半導体基板３の端面に不均一なエピタキシャル層が形成されることはない。同様に、ｎ⁺型シリコン基板１の不純物がガス化して拡散し、デバイスの耐圧低下を生じるなど、デバイス特性に影響を与えることもない。このため、ここでは、ｎ^-型層２の表面にトレンチ１２を形成したのち、例えば第１実施形態の図４（ａ）に示した犠牲酸化工程を行い、さらに窒化膜１０や酸化膜９を完全に除去した場合において、その後、半導体基板３の端面を絶縁膜で覆う場合について説明する。

〔図６（ａ）に示す工程〕
まず、ｎ⁺型シリコン基板１の表面にｎ^-型層２を形成した半導体基板３を用意し、ｎ^-型層２の所望位置にトレンチ１２を形成する。トレンチ１２の形成工程までは、第１実施形態と同様の工程を行うようにしても良いし、従来のように半導体基板３の端面が絶縁膜で覆われていない状態でトレンチ１２を形成しても良い。例えば、第１実施形態で説明したように、トレンチ１２の形成には窒化膜１０や酸化膜９などをマスクとして用いているが、それらをすべて除去した状態にする。第１実施形態で説明した工程を用いる場合にも、窒化膜１０や酸化膜９および酸化膜５などｎ^-型層２の表面に形成されていたものをすべてエッチングして除去した状態とする。

〔図６（ｂ）〜（ｄ）に示す工程〕
いわゆるＬＯＣＯＳ酸化工程を行う。具体的には、図６（ｂ）に示す工程として、熱酸化などによってトレンチ１２の内壁面を含めてｎ^-型層２の表面に酸化膜２０を形成したのち、ＣＶＤなどによって窒化膜２１をデポジションする。そして、図６（ｃ）に示す工程として、窒化膜２１のうち半導体基板３の表面における外縁部や端面上に形成された部分を除去して酸化膜２０を露出させる。その後、図６（ｄ）に示す工程として、熱酸化を行うことにより、窒化膜２１からの露出箇所において酸化膜２０が厚膜化される。

〔図７（ａ）〜（ｃ）に示す工程〕
図７（ａ）に示す工程として窒化膜２１を除去した後、図７（ｂ）に示す工程として有効エリアにおいて酸化膜２０を除去し、ｎ^-型層２の表面を露出させる。そして、第１実施形態で説明した図５（ａ）に示す工程と同様の手法により、トレンチ１２内を含むｎ^-型層２の表面にｐ^-型層１３を形成し、トレンチ１２内を埋め込むようにする。この後の工程については、第１実施形態と同様である。

このように、トレンチ１２の形成後であっても、ｐ^-型層１３を形成する前に半導体基板３の端面を覆うように酸化膜２０を厚く形成するようにしている。このため、半導体基板３の端面に不均一なエピタキシャル層が形成されることはない。また、ｐ^-型層１３のエピタキシャル成長工程での高温熱処理により、ｎ⁺型シリコン基板１から不純物（例えばヒ素）がガス化してデバイス内に拡散してしまうという問題を発生させない。仮に酸化膜２０を形成する前にトレンチ１２の形成工程の際にｎ^-型層２にｎ⁺型シリコン基板１に達するようなエッチングが為されていても、そのエッチング箇所を酸化膜２０で覆った状態でｐ^-型層１３を形成できることから、このような状態であっても上記効果を得ることができる。

（他の実施形態）
上記各実施形態では、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させる構造を有する半導体装置として、ＳＪ構造の縦型ＭＯＳＦＥＴを有する半導体装置を例に挙げて説明するが、他の半導体素子が備えられる半導体装置であっても良い。また、上記各実施形態では半導体素子としてｎチャネル型の縦型ＭＯＳＦＥＴを形成する場合について説明したが、各構成要素の導電型を反転させたｐチャネル型の縦型ＭＯＳＦＥＴであっても良い。勿論、縦型ＭＯＳＦＥＴ以外の半導体素子を備えた半導体装置とする場合であっても、同様のことが言える。また、ｎ型不純物としてヒ素、ｐ型不純物としてボロンを例に挙げているが、それ以外の不純物、例えばｎ型不純物としてリンを用いることもできる。

１ ｎ⁺型シリコン基板
２ ｎ^-型層
３ 半導体基板
５ 酸化膜（絶縁膜）
９ 酸化膜
１０ 窒化膜
１１ レジスト
１２ トレンチ
１３ ｐ^-型層
２０ 酸化膜（絶縁膜）
２１ 窒化膜

Claims (9)

1. 第１不純物濃度の半導体材料で構成された基板（１）の表面（１ａ）および端面上に、前記第１不純物濃度よりも薄い第２不純物濃度で構成された第１半導体層（２）を形成した半導体基板（３）を用意し、前記第１半導体層のうちの前記基板における前記表面上に位置する部分の表面にトレンチ（１２）を形成したのち、該トレンチ内を第２半導体層（１３）をエピタキシャル成長させた構造を有する半導体装置の製造方法であって、
   前記基板の表面および端面上に前記第１半導体層を形成した前記半導体基板を用意する工程と、
   前記半導体基板のうちの表面上および端面上において、前記第１半導体層の表面を覆う絶縁膜（５）を形成する工程と、
   前記半導体基板のうちの端面上において前記第１半導体層が前記絶縁膜で覆われるようにしつつ、前記半導体基板のうちの表面上のみにおいて前記絶縁膜を研削することで、前記半導体基板のうちの表面上のみにおいて前記第１半導体層を露出させる工程と、
   前記第１半導体層を露出させた後に、前記第１半導体層の所望位置に凹部にて構成されるアライメントマーク（８）を形成する工程と、
   前記絶縁膜にて前記半導体基板の端面を覆った状態で、前記アライメントマークを用いて位置合わせを行いつつ、前記第１半導体層のうち前記半導体基板の表面上に位置していて露出させられている部分に前記トレンチを形成する工程と、
   前記絶縁膜もしくは該絶縁膜とは異なる絶縁膜にて前記半導体基板の端面を覆った状態で、前記トレンチ内を含めて前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程と、を含んでいることを特徴とする半導体装置の製造方法。
2. 前記トレンチを形成する工程では、前記トレンチの深さが前記第１半導体層のうち前記半導体基板の表面上での厚みの７〜９割の深さとなるように前記トレンチを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２半導体層をエピタキシャル成長させる工程では、成長原料ガスに加えてエッチングガスを同時に流したエピタキシャル成長工程によって前記第２半導体層をエピタキシャル成長させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記半導体基板を用意する工程では、前記基板をシリコン基板、前記第１半導体層をシリコンにて構成したものを用意し、
   前記第２半導体層をエピタキシャル成長させる工程では、シリコンソースガスに加えてＨＣｌを含むエッチングガスを同時に流したエピタキシャル成長工程によって前記第２半導体層をエピタキシャル成長させることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記半導体基板を用意する工程では、該半導体基板の端面を面取り加工することで該半導体基板の外周端がテーパ状となるようにしており、
   前記絶縁膜を形成する工程では、前記面取り加工がなされた前記半導体基板の端面上において前記第１半導体層を覆うように前記絶縁膜を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記絶縁膜を形成する工程では、熱酸化、ＣＶＤもしくはＣＶＤとアニール処理の組み合わせのいずれか１つによって前記絶縁膜を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
7. 前記半導体基板を用意する工程では、前記基板として、前記第１不純物濃度が１×１０¹⁹ｃｍ^-3以上のものを用いることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
8. 前記半導体基板を用意する工程では、前記基板の表面と端面および裏面において前記第１半導体層を形成する工程を有し、該第１半導体層のうち前記基板の表面上に形成された部分の厚みを１として、この厚さに対する該第１半導体層のうちの前記基板の端面上での厚さの比が０．３〜０．７、前記基板の裏面上での厚さの比が０．０５〜０．３となるようにすることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
9. 前記トレンチを形成する工程の後で、前記絶縁膜を除去したのち、前記半導体基板の端面をＬＯＣＯＳ酸化することで該半導体基板の端面に再び絶縁膜（２０）を形成する工程を含み、
   前記第２半導体層をエピタキシャル成長させる工程は、前記トレンチを形成する工程の後に形成した前記絶縁膜にて前記半導体基板の端面を覆った状態で行う工程であることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置の製造方法。

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