JP5997964B2 - リードフレーム - Google Patents

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Description

本発明は、リードフレームに関し、詳しくは半導体の一形態であるＱＦＮ型パッケージに供されるリードフレームに関するものである。
リードフレームを製造するにあたっては、所定素材からなる薄い金属板をリードフレーム用材とし、これをエッチング手法を用いて加工しており、半導体チップが載置されるダイパッド部、このダイパッド部を囲むように配置されるインナーリード、このインナーリードに連続する電極端子部などを得るために、所定の形成パターンでレジスト剤を前記用材に施し、この後エッチング液によって不要部分を除去してリードフレームが得られている。
昨今、リードフレームが超多ピンの半導体装置に対応できるようにとの要望を受けて、インナーリードのピッチを詰めてインナーリードの本数が多くなるようにとの試みがなされている。
このようにインナーリードのピッチが小さいリードフレームを製造する場合には、用材のインナーリード形成部に対して、上下にパターン形成用のレジスト剤を施し、これをエッチングしてインナーリードを得るようにしている。
そして、インナーリードの上面においては、ボンディングエリア（後工程において、半導体チップの電極とボンディングワイヤを接続するインナーリードの先端近傍の領域）を確保するために、ある程度のリード幅が必要であることから、リードフレーム裏面側からエッチングが速く進むように処理されている。
上記半導体装置に用いるリードフレームのインナーリードを図３（a）、（ｂ）に示す。
上述したように、リードフレーム裏面側からエッチングを入れるために、図３(a)に示すように、インナーリード１０のボンディングエリアを形成するリード部１１の厚みが小さくなるとインナーリード１０の剛性が低下し、ワイヤボンディング時にインナーリード１０が曲がり、ボンディング不良を生じるという問題があった。（以下、上記した問題を「曲がり」と総称することとする）
特開２００３-１８８３３１
特開２００３-１８８３３１公報の構成によれば、図３（ｂ）に示すように、インナーリード１０のリード部１１の下面には裏面側に突出する盛り上がり１２が形成されている。この盛り上がり１２を形成することで、インナーリードの剛性を維持し、ワイヤボンディング時のインナーリードの曲がりを防止することができる。
しかしながら、裏面側に盛り上がりが形成されたリード部１１のボンディングエリアに正確にワイヤボンディングを行わないと、ワイヤが横にずれてしまい、ワイヤボンディング時にインナーリード１０が横に反れたり、ねじれて転んだりし、ボンディング不良を生じるという問題があった。（以下、上記した問題を「転び」と総称することとする）
本発明は、多ピン・狭ピッチに起因する「曲がり」の問題を解決しつつ、「転び」によるボンディング不良の発生を防止することを目的とする。
上記目的を達成するべく、請求項１の発明に係わるリードフレームは、ダイパッドの周囲にインナーリードを備え、
前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から連続して実装面側に突出している突出部が形成され、前記リード部の中心線にそって窪みが形成されており、
前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の中心線に沿って実装面側に突出している突出部が形成され、前記リード部の幅方向の両側に沿って窪みが形成されている。
請求項２の発明に係わるリードフレームは、ダイパッドの周囲にインナーリードを備え、
前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から前記リード部の中心線に交わる方向に連続して実装面側に突出している突出部が形成され、
前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の両側から連続して実装面側に突出している突出部が形成されている。
請求項３の発明に係わるリードフレームは、ダイパッドの周囲にインナーリードを備え、
前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から前記リード部の中心線に交わる方向に連続して実装面側に突出している突出部が形成され、
前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の中心線に沿って実装面側に突出している突出部が形成されている。
インナーリードのエリア内において、ボンディングエリア（Ａ）とその他のエリア（Ｂ）のリード裏面側の形状を異ならせる事で、インナーリードの「曲がり」と「転び」を防止し、ワイヤボンディング性を向上させることができる。
さらに、インナーリードの剛性が増すことから、今後の更なるパッケージの薄型化、リードフレームの板厚の薄化の対応が可能になる。また、金ワイヤーだけでなく、銅ワイヤーを使用したワイヤボンディングも可能となる。
（ａ）は本発明のリードフレームを用いたＱＦＮ型パッケージの断面側面図、（ｂ）は本発明のリードフレームを用いたＱＦＮ型パッケージの全体底面図。 （ａ）は本発明に係るリードフレームを示す要部底面図、（ｂ）は本発明に係るリードフレームの要部拡大図。 （ａ）は従来のＱＦＮ型パッケージにおけるリードフレームの要部拡大図、（ｂ）は（ａ）をＡ−Ａ方向からみた側面図。
以下、本発明のリードフレームおよびこれを用いた半導体装置を具体化した実施の形態につき添付した図面を参照しつつ具体的に説明する。
図１は、本発明に係るリードフレームを適用した半導体装置であるＱＦＮ型パッケージの一例であり、このＱＦＮ型パッケージは、矩形平面形状に呈する封止体１を有し、この封止体１における実装面の中央域にはダイパッド２が露呈しており、さらに上記ダイパッド２の周囲には、所定個数の外部電極部３が所定位置に配置されつつ露呈している。
上記ＱＦＮ型パッケージを構成する、本発明に係るリードフレームは矩形状のダイパッド２と、該ダイパッド２の四方に形成された複数のインナーリード４とを具備しており、上記ＱＦＮ型パッケージはダイパッド２に半導体チップ６を搭載し、該半導体チップ６の各電極とインナーリード４とをボンディングワイヤ７を介して接続したのち、樹脂封止して封止体１を型成形することによって製造されている。
ここで、本発明に係るリードフレームは、上述した如くダイパッド２とインナーリード４とを具備しており、上記ダイパッド２は、矩形状を呈する全周に亘り、各辺から突出する薄肉のフランジ２ａを有し、このフランジ２ａはダイパッド２における半導体チップ６の搭載面と面一に形成されている。
一方、上記リードフレームのインナーリード４は、外部電極部３と一体に形成された薄肉のリード部５とを有している。
なお、上記インナーリード４のリード部５と上記ダイパッド２のフランジ２ａとは、図中の下方側（ＱＦＮ型パッケージで言えば、封止体の実装面側）からハーフエッチングによって薄肉形成されている。
因みに、上記リードフレームは、図示していないサイドレール、タイバー、サポートバー等を備え、ＱＦＮ型パッケージの製造途中においては、これらの部材によってダイパッドおよびインナーリードが支持されることは、従前からのリードフレームの構成と何ら変わるところはない。
以下では、本発明の特徴である上記リードフレームのリード部５について詳細に説明する。
リード部５は上述するように、外部電極部３と一体に形成され、かつ薄肉に形成されている。図２（ａ）に示すように、リード部５は半導体チップ６の各電極とボンディングワイヤ７によって電気的に接続されるボンディングエリアＡと、その他のエリアＢからなり、このリード部５の裏面側からリードフレーム板厚の１０〜３０パーセント（好ましくは１５〜２５パーセント）程度突出する突出部８を形成することで、インナーリード４の「曲がり」と「転び」を防止することを特徴としている。
すなわち図２（ｂ）に示すように、ボンディングエリアＡの裏面に実装面側に突出する転び防止形状の突出部８ａ、８ｂを形成し、その他のエリアＢの裏面には実装面側に突出する曲がり防止形状の突出部８ｃ、８ｄを形成する。
このリード部５の形成方法は、リード部５をエッチングで薄肉形成する際に、裏面側に微細なレジストパターンを残しておくことで容易に突出部８を形成することができる。また、レジストパターンが施されていない箇所は、エッチングによってリードフレームが浸食され窪み９が形成される。このようにして、突出部８と窪み９を備えたリード部５が形成される。
本発明による第１の実施の形態のリードフレームは、図２（ａ）に示すように、突出部８がリード５幅方向の両側から連続して突出し、インナーリード４（リード部５）の中心線Ｓに沿って窪み９が形成されている。図２（ｂ）で説明すると、ボンディングエリアＡとその他のエリアＢ両方に同一の形状の突出部８ａ、８ｃと窪み９ａ、９ｃが形成される。このように突出部８ａをリード５の両側から連続して突出させ、中央に窪み９ａを形成することで、ボンディングエリアＡでのインナーリード４の転びを防止することができる。また、その他のエリアＢで突出部８ｃをリード５ｃの両側から連続して突出させ、リード５ｃの中心線Ｓに沿って窪み９ｃを形成することで、その他のエリアＢでのインナーリード４の曲がりを防止することができる。
次に、本発明による第２の実施の形態のリードフレームについて説明する。この例では、図２（ｂ）に示すように、ボンディングエリアＡには突出部８ａがリード５の両側から連続して突出し、インナーリード４（リード部５ａ）の中心線Ｓに沿って窪み９ａが形成されている。その他のエリアＢにはリード５ｄの中心線Ｓに沿って突出部８ｄが形成され、リード５ｄ幅方向の両側に中心線Ｓに沿って窪み９ｄが形成されている。かかる構成によれば、ボンディングエリアＡでインナーリード４の転びを防止し、その他のエリアＢでインナーリード４の曲がりを防止することができる。
次に、本発明による第３の実施の形態のリードフレームについて説明する。この例では、図２（ｂ）に示すように、ボンディングエリアＡには突出部８ｂがリード５ｂの両側からリード５ｂの中心線Ｓと交わる方向に亘って連続して突出している。その他のエリアＢには突出部８ｃをリード５ｃの両側から連続して突出し、リード部５ｃの中心線Ｓに沿って窪み９ｃが形成されている。かかる構成によれば、ボンディングエリアＡでインナーリード４の転びを防止し、その他のエリアＢでインナーリード４の曲がりを防止することができる。
次に、本発明による第４の実施の形態のリードフレームについて説明する。この例では、図２（ｂ）に示すように、ボンディングエリアＡには突出部８ｂがリード５ｂの両側からリード５ｂの中心線Ｓと交わる方向に亘って連続して突出し、その他のエリアＢには突出部８ｄをリード５ｄの中心線Ｓに沿って突出し、リード５ｄの両側にリード５ｄの中心線Ｓに沿って窪み９ｄが形成されている。かかる構成によれば、ボンディングエリアＡでインナーリード４の転びを防止し、その他のエリアＢでインナーリード４の曲がりを防止することができる。
Ｓ：中心線、１：封止体、２：ダイパッド、３：外部電極部、４：インナーリード、５：リード部、５ａ：リード部、５ｂ：リード部、５ｃ：リード部、５ｄ：リード部、６：半導体チップ、７：ボンディングワイヤ、８：突出部、８ａ：突出部、８ｂ：突出部、８ｃ：突出部、８ｄ：突出部、９：窪み、９ａ：窪み、９ｂ：窪み、９ｃ：窪み、９ｄ：窪み、１０：インナーリード、１１：リード部、１２：盛り上がり

Claims (3)

  1. ダイパッドの周囲にインナーリードを備え、
    前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
    前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から連続して実装面側に突出している突出部が形成され、前記リード部の中心線にそって窪みが形成されており、
    前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の中心線に沿って実装面側に突出している突出部が形成され、前記リード部の幅方向の両側に沿って窪みが形成されていることを特徴とするリードフレーム。
  2. ダイパッドの周囲にインナーリードを備え、
    前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
    前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から前記リード部の中心線に交わる方向に連続して実装面側に突出している突出部が形成され、
    前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の両側から連続して実装面側に突出している突出部が形成されていることを特徴とするリードフレーム。
  3. ダイパッドの周囲にインナーリードを備え、
    前記インナーリードが外部電極部とハーフエッチングにより薄肉形成されたリード部とを有し、
    前記リード部におけるボンディングエリア（Ａ）の裏面には、前記リード部の両側から前記リード部の中心線に交わる方向に連続して実装面側に突出している突出部が形成され、
    前記リード部における前記ボンディングエリア（Ａ）以外のその他のエリア（Ｂ）の裏面には、前記リード部の中心線に沿って実装面側に突出している突出部が形成されていることを特徴とするリードフレーム。
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JP7215110B2 (ja) * 2018-11-27 2023-01-31 大日本印刷株式会社 リードフレームおよび半導体装置

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* Cited by examiner, † Cited by third party
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JP2007281182A (ja) * 2006-04-06 2007-10-25 Taihei Denshi Kk 樹脂封止型半導体装置
JP5126687B2 (ja) * 2009-02-16 2013-01-23 大日本印刷株式会社 樹脂封止型半導体装置、リードフレーム、リードフレームの製造方法、および樹脂封止型半導体装置の製造方法

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