JP5987586B2

JP5987586B2 - スイッチング電源装置

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Publication number: JP5987586B2
Application number: JP2012206963A
Authority: JP
Inventors: 園部　孝二; 孝二園部
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-09-20
Filing date: 2012-09-20
Publication date: 2016-09-07
Anticipated expiration: 2032-09-20
Also published as: JP2014064359A; US20140078787A1; US8879281B2

Description

本発明は、交互にオン・オフ駆動される第１および第２のスイッチング素子を備え、前記第１および第２のスイッチング素子のターンオン・タイミングを規定するデッドタイム幅の調整機能を備えたスイッチング電源装置に関する。

共振型スイッチング電源装置は、例えば図４に概略構成を示すように絶縁トランスＴの一次巻線Ｔ１に直列接続された第１のスイッチング素子Ｑ１と、この第１のスイッチング素子Ｑ１に直列に接続されると共に前記絶縁トランスＴの一次巻線Ｔ１に並列に接続された第２のスイッチング素子Ｑ２とを備える。そして入力コンデンサＣｉを介して与えられる入力電圧Ｖｉを、前記第１のスイッチング素子Ｑ１によりスイッチングして前記絶縁トランスＴのリーケージ・インダクタに電力を蓄える。そして前記第２のスイッチング素子Ｑ２をスイッチングして上記インダクタに蓄えた電力を該インダクタの共振を利用し、前記絶縁トランスＴの二次巻線Ｓ１,Ｓ２から出力コンデンサＣｏに転送して出力電圧Ｖｏを得るように構成される（例えば特許文献１,２を参照）。

尚、前記第１および第２のスイッチング素子Ｑ１,Ｑ２は、例えば高耐圧のＭＯＳＦＥＴやＩＧＢＴ等のパワートランジスタからなる。また図４においてＣｒは前記絶縁トランスＴの一次巻線Ｔ１に直列接続された共振用コンデンサである。そして前記絶縁トランスＴの二次巻線Ｓ１,Ｓ２に生起された電圧は、整流ダイオードＤａ,Ｄｂを介して整流されて前記出力コンデンサＣｏに転送される。またＤ１,Ｄ２は、前記各スイッチング素子Ｑ１,Ｑ２のボディダイオードを示している。

前記第１および第２のスイッチング素子Ｑ１,Ｑ２のスイッチング制御は、基本的には前記出力コンデンサＣｏに得られる出力電圧Ｖｏを誤差検出器１にて検出し、前記スイッチング素子Ｑ１,Ｑ２のスイッチング周波数を規定する発振器２にフィードバックして実行される。前記発振器２は、後述するオントリガ信号Ｏn_trgの入力タイミングを基準として、前記誤差検出器１からのフィードバック信号（設定出力電圧と出力電力Ｖｏとの誤差信号）に応じて前記スイッチング素子Ｑ１,Ｑ２のオン幅を規定する時間を経たタイミングでオフトリガ信号Ｏff_trgを出力する役割を担う。

そして制御回路３は、前記オントリガ信号Ｏn_trgおよび前記オフトリガ信号Ｏff_trgに従って前記第１および第２のスイッチング素子Ｑ１,Ｑ２をそれぞれオン駆動する為の駆動信号Ｌｏ,Ｈｏを交互に生成し、これらの駆動信号Ｌｏ,Ｈｏにより駆動回路（ドライブ回路）４を駆動して前記第１および第２のスイッチング素子Ｑ１,Ｑ２をそれぞれオン駆動する。

ここで前記駆動信号Ｌｏ,Ｈｏを生成する上での前記オントリガ信号Ｏn_trgは、前記オフトリガ信号Ｏff_trgを入力するデッドタイム調整回路５により生成される。このデッドタイム調整回路５は、前記スイッチング素子Ｑ１（Ｑ２）の一方をターンオフさせた後、他方のスイッチング素子Ｑ２（Ｑ１）をターンオンするタイミングを調整する役割を担う。具体的には前記デッドタイム調整回路５は、前記オフトリガ信号Ｏff_trgの入力タイミングから所定の遅延時間（デッドタイム時間Ｔdead）を経たタイミングで前記オントリガ信号Ｏn_trgを生成する。上記デッドタイム時間Ｔdeadは、前記スイッチング素子Ｑ１,Ｑ２のターンオフに伴い、前記ボディダイオードＤ１,Ｄ２を介して流れる電流に起因して該スイッチング素子Ｑ１,Ｑ２に加わる電圧ＶＳが零（０Ｖ）となる時間を見込んで設定される。

しかし前記スイッチング素子Ｑ１,Ｑ２のターンオフによって前記電圧ＶＳが零（０Ｖ）となるまでの時間（ターンオフの立上り・立下り時間）は、前記スイッチング素子Ｑ１,Ｑ２の寄生容量および前記インダクタに流れる共振電流に依存して変化する。具体的には共振電流が小さい軽負荷時には前記スイッチング素子Ｑ１,Ｑ２の前記ターンオフの立上り・立下り時間が長くなり、逆に共振電流が大きい重負荷時には前記スイッチング素子Ｑ１,Ｑ２の前記ターンオフの立上り・立下り時間が短くなる。つまり負荷状態よって前記電圧ＶＳが零（０Ｖ）となるタイミングにずれが生じる。

そこで従来においては、例えば前記スイッチング素子Ｑ１（Ｑ２）のターンオフに伴って前記インダクタの共振電流により発生する電圧ＶＳのボトム（ピーク）を前記絶縁トランスＴの補助巻線Ｔ２に生じる巻線電圧Ｖｐ２から検出し、その検出結果に応じて前記デッドタイム時間Ｔdeadを調整するようにしている。具体的には前記絶縁トランスＴの補助巻線Ｔ２に生じる巻線電圧Ｖｐ２をdＶ／dｔ検出器６にて微分し、その微分値の極性が反転するタイミングを前記共振電流により生じた電圧のボトム（ピーク）タイミングとして検出している。そして前記デッドタイム調整回路５においては、前記dＶ／dｔ検出器６による検出タイミングＰ２Ｌ,Ｐ２Ｈに従って前記デッドタイム時間Ｔdeadを自動調整している。

尚、前記デッドタイム時間Ｔdeadは、重負荷時において前記第１および第２のスイッチング素子Ｑ１,Ｑ２の同時オンを防ぐための最小のデッドタイム時間と、軽負荷時や前記巻線電圧Ｖｐ２の極性反転が検出できない場合に前記スイッチング動作を強制的に再開させる最大のデッドタイム時間との間で調整される。

特開２００５−５１９１８号公報特開２０１０−４５９６号公報

ところでこの種のスイッチング電源装置の用途によっては、重負荷でしか使用しない場合がある。この場合、前記電圧ＶＳの立上り（立下り）時間が、前記デッドタイム時間Ｔdeadの最小時間よりも常に短くなる。この為、前記デッドタイム調整回路５は前記第１および第２のスイッチング素子Ｑ１,Ｑ２の同時オンを防ぐため、常に前記オフトリガ信号Ｏff_trgの入力タイミングから前記最小のデッドタイム時間Ｔdeadを経たタイミングで前記オントリガ信号Ｏn_trgを出力する。従ってこの場合には、前述したデッドタイムの自動調整自体が不要となる。

しかしながら重負荷用途で前記デッドタイム時間Ｔdeadの自動調整が不要であるとの理由により、例えば前記絶縁トランスＴにおける補助巻線Ｔ２を省いて該絶縁トランスＴの構成の簡素化を図り、またこれに伴って前記dＶ／dｔ検出器６への巻線電圧Ｖｐ２の入力を省略すると、前記電圧ＶＳの検出ができなくなる。具体的には前記巻線電圧Ｖｐ２の検出端子ＶＷが常に内部電源電圧にプルアップされた状態となり、前記dＶ／dｔ検出器６はこの状態を軽負荷状態であると誤検出する。

すると前記デッドタイム調整回路５は、常に最大のデッドタイム時間Ｔdeadを経たタイミングで前記オントリガ信号Ｏn_trgを生成する。そして重負荷による出力電圧Ｖoの低下に伴って前記フィードバック信号の電圧が高くなると、前記発振器２は前記スイッチング素子Ｑ１,Ｑ２に対するスイッチング周波数を更に低下させるように動作する。この結果、電流共振を利用したスイッチング動作が維持できなくなり、スイッチング電源装置が正常に機能しなくなる。

本発明はこのような事情を考慮してなされたもので、その目的は、デッドタイムの自動調整が不要であるとの理由により前記絶縁トランスにおける補助巻線を省略し、dＶ／dｔ検出器への巻線電圧Ｖｐ２の入力を省略した場合であっても、その正常なスイッチング動作を保証することのできるスイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明に係るスイッチング電源装置は、
直列に接続されて交互にオン・オフ駆動される、例えば高耐圧のＭＯＳＦＥＴやＩＧＢＴ等のパワートランジスタからなる第１および第２のスイッチング素子を備え、前記第１のスイッチング素子により入力電圧をスイッチングしてインダクタに電力を蓄え、前記第２のスイッチング素子をスイッチングして上記インダクタに蓄えた電力を該インダクタの共振を利用して出力コンデンサに転送して出力電力を得る共振型スイッチング電源装置本体と、
前記第１および第２のスイッチング素子の一方のオフ・タイミングを基準として、所定のデッドタイム時間を経て他方のスイッチング素子のオン・タイミングを規定するオン・トリガ信号を生成すると共に、前記第１および第２のスイッチング素子の接続点電圧の変化を検出する為の入力端子に入力される端子電圧の時間変化に応じて前記デッドタイム時間を調整するデッドタイム調整回路と、
起動時における前記端子電圧の時間変化を検出し、該端子電圧が上昇した場合に一定時間該端子電圧の時間変化がないとき前記デッドタイム調整回路における前記デッドタイム時間の調整機能を無効化する無効化制御回路と
を備えたことを特徴としている。

ちなみに前記共振型電力変換装置本体は、前記第１のスイッチング素子を前記絶縁トランスの一次巻線に直列接続し、前記第２のスイッチング素子を前記絶縁トランスの一次巻線に並列接続したものであって、前記電圧検出端子に入力される端子電圧は、前記絶縁トランスの補助巻線に生起される電圧からなる。そして前記起動時における前記端子電圧は、前記第１および第２のスイッチング素子のスイッチング動作開始前の電圧として検出されるものである。

また好ましくは前記無効化制御回路は、例えば起動時における前記第１および第２のスイッチング素子の接続点電圧と内部電源電圧に基づいて生成された基準電圧とを比較する比較器と、この比較器の出力を保持して前記デッドタイム時間の調整動作を有効化または無効化に設定するフリップフロップとにより構成される。

上記構成のスイッチング電源装置によれば、前記デッドタイム調整回路の入力端子に前記絶縁トランスの補助巻線に生起される電圧が入力されない場合、その起動時に前記第１および第２のスイッチング素子の接続点電圧の時間変化を巻線電圧から検出することができない。しかし逆に前記入力端子が、例えば内部電源電圧にプルアップされているので、前記端子電圧が変動しないことから該入力端子への前記巻線電圧の入力がないことを検出することができる。そして巻線電圧の入力がないとき、前記デッドタイム調整回路における前記デッドタイム時間の調整機能を無効化し、該デッドタイム時間を最小デッドタイム幅に設定する。

この結果、前記デッドタイム調整回路におけるデッドタイム調整機能が働いて前記デッドタイム時間が最小デッドタイムより長く設定されることがなくなり、重負荷に対応する最小デッドタイム時間を経て前記第１および第２のスイッチング素子がターンオンされる。従って巻線電圧が入力されない場合でも、負荷状態を誤検出して前記第１および第２のスイッチング素子をオン・オフ制御することがなくなり、電流共振を利用したスイッチング電源動作を正常に機能させることが可能となる。

本発明の一実施形態に係るスイッチング電源装置におけるdＶ／dｔ検出回路と、このdＶ／dｔ検出回路に付随して設けられる無効化制御回路の概略構成図。図１に示す無効化制御回路の動作を示すタイミング図。本発明の一実施形態に係るスイッチング電源装置におけるデッドタイム調整回路の概略構成図。スイッチング電源装置の全体構成図。

以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。

このスイッチング電源装置は、全体的には図４にその概略構成を示すように、絶縁トランスＴの一次巻線Ｔ１に直列接続された第１のスイッチング素子Ｑ１と、この第１のスイッチング素子Ｑ１に直列に接続されると共に前記絶縁トランスＴの一次巻線Ｔ１に並列に接続された第２のスイッチング素子Ｑ２と、前記絶縁トランスＴの二次巻線Ｓ１,Ｓ２に整流ダイオードＤａ,Ｄｂを介して接続された出力コンデンサＣｏとからなるスイッチング電源装置本体を備える。

このスイッチング電源装置本体は、前述したように前記第１および第２のスイッチング素子Ｑ１,Ｑ２を交互にスイッチング駆動することで、入力コンデンサＣｉを介して与えられる入力電圧Ｖｉを、前記絶縁トランスＴのインダクタと共振用コンデンサＣrとによる電流共振を利用して該絶縁トランスＴを介して電力変換し、出力コンデンサＣｏに転送して出力電圧Ｖｏを得るものである。具体的には前記スイッチング電源装置本体は、前記第１のスイッチング素子Ｑ１をオンさせて前記絶縁トランスＴのリーケージ・インダクタに電力を蓄えた後、前記第２のスイッチング素子Ｑ２をオンさせて前記インダクタに蓄えた電力を前記絶縁トランスＴの二次巻線Ｓ１,Ｓ２から出力コンデンサＣｏに転送して出力電圧Ｖｏを得るように構成される。

またこのスイッチング電源装置本体の、前記第１および第２のスイッチング素子Ｑ１,Ｑ２を交互にスイッチング駆動する制御装置は、図４に示した発振器２、制御回路３、駆動回路４、デッドタイム調整回路５およびdＶ／dｔ検出器６を備えて構成される。この制御装置は、例えばスイッチング電源制御用の集積回路（ＩＣ）として実現される。尚、前記誤差検出器１にて検出される出力電圧Ｖｏの情報、例えば仕様に応じて定められた設定出力電圧と前記出力コンデンサＣｏに得られる出力電圧Ｖｏとの電圧差は、例えば図示しないフォトカプラを介して前記制御装置（ＩＣ）にフィードバックされ、前記発振器２の発振周波数制御に用いられる。

ここで本発明に係るスイッチング電源装置は、特に起動時における前記第１および第２のスイッチング素子Ｑ１,Ｑ２の接続点電圧ＶＳの時間変化を、前記絶縁トランスＴの補助巻線Ｔ２に生じる巻線電圧Ｖｐ２の時間変化から検出し、前記接続点電圧ＶＳ（巻線電圧Ｖｐ２）の時間変化がないとき前記デッドタイム調整回路５における前記デッドタイム時間の調整動作を無効化する無効化制御回路７を備えたことを特徴としている。この無効化制御回路７は、例えば図１に前記dＶ／dｔ検出器６と共に、その概略構成を示すように、該dＶ／dｔ検出器６に付随して設けられる回路として実現される。

即ち、前記dＶ／dｔ検出器６は、図１に示すように前記接続点電圧ＶＳ（巻線電圧Ｖｐ２）の時間変化を検出する為の端子ＶＷから抵抗Ｒ１を介して入力され、抵抗Ｒ２を介して内部電源電圧ＶＤＤによりプルアップされた前記巻線電圧Ｖｐ２を微分する、コンデンサＣ１と抵抗Ｒ３,Ｒ４とからなる微分回路を備える。前記抵抗Ｒ１,Ｒ２は、例えばその抵抗値を等しくしたもので、前記端子ＶＷを介して入力される前記巻線電圧Ｖｐ２を前記内部電源電圧ＶＤＤの１／２の電圧を中心とする電圧信号にレベルシフトする役割を担う。これらの抵抗Ｒ１,Ｒ２により、正負に極性を反転する前記巻線電圧Ｖｐ２が、前記内部電源電圧ＶＤＤの１／２の電圧を基準として正電圧の範囲で変化する電圧信号に変換され、前記コンデンサＣ１と抵抗Ｒ３,Ｒ４によって微分される。

そして前記dＶ／dｔ検出器６は、上記微分回路により求められた前記巻線電圧Ｖｐ２の微分値を、並列に設けられた２つの比較器６ａ,６ｂにより基準閾値Ｖref1,Ｖref2とそれぞれ比較する。前記基準閾値Ｖref1は、例えば前記内部電源電圧ＶＤＤの１／４の電圧に設定され、また前記基準閾値Ｖref2は、例えば前記内部電源電圧ＶＤＤの３／４の電圧に設定されている。そして前記比較器６ａは、前記巻線電圧Ｖｐ２の微分値が前記基準閾値Ｖref1を超えたときにその出力を反転し、ワンショット回路６ｃを起動して所定幅（例えば５０ｎ秒）のパルス信号Ｐ２Ｌを生成する。また前記比較器６ｂは、前記巻線電圧Ｖｐ２の微分値が前記基準閾値Ｖref2を下回ったときにその出力を反転し、ワンショット回路６ｄを起動して所定幅（例えば５０ｎ秒）のパルス信号Ｐ２Ｈを生成する。

ちなみに前記巻線電圧Ｖｐ２は、前記スイッチング素子Ｑ１,Ｑ２のスイッチング動作に伴って前記絶縁トランスＴに流れる電流に応じて変化する。そして該巻線電圧Ｖｐ２の変化の傾きは、前記スイッチング素子Ｑ１,Ｑ２のターンオン・ターンオフ時の立ち上がり（立下り）時間に依存し、この立ち上がり（立下り）時間は前述したように負荷の重さによって変化する。従って上述した如く生成される前記パルス信号Ｐ２Ｌ,Ｐ２Ｈは、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のスイッチングに伴って生じる前記巻線電圧Ｖｐ２がボトム（ピーク）値（微分値が０）に至った後、負荷の重さに応じて変化する前記巻線電圧Ｖｐ２の変化の傾きに応じて前記基準閾値Ｖref1,Ｖref2に達したタイミングで出力される。

このように構成された前記dＶ／dｔ検出器６に併設される前記無効化制御回路７は、例えば図１に示すように前記抵抗Ｒ１を介して入力される前記巻線電圧Ｖｐ２を、例えば内部電源電圧ＶＤＤに基づいて生成された基準電圧Ｒef2と比較し、前記巻線電圧Ｖｐ２が基準電圧Ｒef2を超えるときに［Ｈ］信号を出力する第１の比較器７ａと、この第１の比較器７ａの出力をデータ入力するＤ型フリップフロップ７ｂとを備える。このＤ型フリップフロップ７ｂは、その出力が［Ｌ］であるとき、前記デッドタイム調整回路５におけるデッドタイム時間Ｔdeadの前述した自動調整機能を有効化し、逆にその出力が［Ｈ］のとき、前記デッドタイム時間Ｔdeadの自動調整機能を無効化する役割を担う。

具体的には前記Ｄ型フリップフロップ７ｂは、例えば前述した如く集積回路（ＩＣ）化された制御装置の駆動電源ＶＣＣと予め設定した基準電圧（動作保証電圧）Ｒef1とを比較する第２の比較器７ｃの出力によりリセットされ、且つ遅延回路７ｄを介して前記第２の比較器７ｃの出力を遅延した信号をクロックとして入力し、当該クロックの入力タイミングにて前記第１の比較器７ａの出力データをセットする。尚、前記第２の比較器７ｃは、例えば前記駆動電源ＶＣＣが前記基準電圧（動作保証電圧）Ｒef1を下回るときに低電圧誤動作防止（ＵＶＬＯ）信号を出力する、いわゆる低電圧誤動作防止用の比較器であっても良い。

このように構成された無効化制御回路７は、図２(ａ)(ｂ)にその動作タイミングを示すように動作する。尚、図２(ａ)は前記dＶ／dｔ検出器６の入力端子ＶＷをオープンにし、該入力端子ＶＷに前記巻線電圧Ｖｐ２を入力しないときの動作タイミングを示している。また図２(ｂ)は前記dＶ／dｔ検出器６の入力端子ＶＷに前記絶縁トランスＴの補助巻線Ｔ２を接続し、該dＶ／dｔ検出器６の入力端子ＶＷに前記巻線電圧Ｖｐ２を入力しているときの動作タイミングを示している。

しかしてスイッチング電源装置の起動（タイミングｔo）によって電源電圧ＶＣＣが立ち上がり、またこれに伴って内部電源電圧ＶＤＤが立ち上がるとき、前記第２の比較器（ＵＬＶＯ）７ｃは、前記内部電源電圧ＶＤＤが前記基準電圧（動作保証電圧）Ｒef1を超えるまでの初期期間、その出力を［Ｈ］に保つ、そして前記内部電源電圧ＶＤＤが前記基準電圧（動作保証電圧）Ｒef1を超えたタイミングｔ1においてその出力を［Ｌ］に反転する。そして前記第２の比較器７ｃの出力は、前記遅延回路７ｄを介して遅延された後、クロック信号clkとして前記Ｄ型フリップフロップ７ｂに入力される。このＤ型フリップフロップ７ｂは、前記クロック信号clkの立下りタイミングｔ2において前記第１の比較器７ａの出力の読み込みを行う。

この際、前記dＶ／dｔ検出器６の入力端子ＶＷがオープンであると、該入力端子ＶＷは抵抗Ｒ１,Ｒ２を介して前記内部電圧ＶＤＤにプルアップされているので、図２(ａ)に示すように前記内部電圧ＶＤＤの電圧上昇に伴って前記入力端子ＶＷの電圧が上昇する。そして該入力端子ＶＷの電圧が前記基準電圧Ｒef2を超えたとき、前記第１の比較器７ａはその出力Ｐ３を［Ｈ］に反転し、これを前記Ｄ型フリップフロップ７ｂのデータ入力端子Ｄに加える。この結果、前記Ｄ型フリップフロップ７ｂは前記クロック信号clkの立下りタイミングｔ2において前記第１の比較器７ａの［Ｈ］レベルの出力を取り込み、その出力Ｑを［Ｈ］レベルに反転する。この第１の比較器７ａの［Ｈ］レベルの出力により、前記デッドタイム調整回路５におけるデッドタイム時間Ｔdeadの前述した自動調整機能が無効化される。

これに対して前記dＶ／dｔ検出器６の入力端子ＶＷに補助巻線Ｔ２が接続され、巻線電圧Ｖｐ２が加えられるようになっていると、起動時において前記スイッチング素子Ｑ１,Ｑ２のスイッチング動作が開始する前は、図２(ｂ)に示すように前記dＶ／dｔ検出器６の入力端子ＶＷの電圧は零（０Ｖ）に保たれる。この結果、前記前記第１の比較器７ａの出力Ｐ３は［Ｌ］レベルに保たれ、前記クロック信号clkの立下りタイミングｔ2において前記Ｄ型フリップフロップ７ｂの出力が反転することはない。つまり前記Ｄ型フリップフロップ７ｂの出力が［Ｌ］レベルに保たれ、前記デッドタイム調整回路５におけるデッドタイム時間Ｔdeadの前述した自動調整機能が、そのまま有効化される。

ここで前記無効化制御回路７の出力Ｐ３によってデッドタイム時間Ｔdeadの自動調整機能が無効化・有効化される前記デッドタイム調整回路５について説明する。

図３は前記デッドタイム調整回路５の概略構成例を示している。このデッドタイム調整回路５は、前記制御回路３が生成した前記第１および第２のスイッチング素子Ｑ１,Ｑ２に対する駆動信号Ｌｏ,Ｈｏをそれぞれ入力し、相反してセット・リセットされるフリップフロップ５ａ,５ｂを備える。これらのフリップフロップ５ａ,５ｂは、オン状態にあるスイッチング素子Ｑ１,Ｑ２を特定し、ゲート回路５ｃ,５ｄを選択的にアクティブにする役割を担う。

前記ゲート回路５ｃ,５ｄは、前述したdＶ／dｔ検出器６が出力するパルス信号Ｐ２Ｈ,Ｐ２Ｌを、オフ状態にあるスイッチング素子Ｑ１（Ｑ２）に対応付けて選択的に入力する。そしてこれらのゲート回路５ｃ,５ｄを介して選択的に入力された前記パルス信号Ｐ２Ｈ,Ｐ２Ｌは、オア回路５ｅを介して遅延回路５ｆに入力され、所定の遅延時間Ｄelay1を介して出力される。

一方、前記デッドタイム調整回路５は、前記オフトリガ信号Ｏff_trgを入力してセットされて計時動作し、最大のデッドタイム時間（例えば２０μ秒）をカウントした後に［Ｈ］レベルのタイムアウト信号を出力するタイマー回路５ｇを備える。このタイマー回路５ｇは、そのタイマー動作期間に前記オントリガ信号Ｏn_trgが入力されてリセットされない限り上記計時動作を継続する。そしてこのタイマー回路５ｇの出力は、オア回路５ｈを介して前記遅延回路５ｆの出力と論理和処理され、フリップフロップ５ｉのセット端子に入力される。

このフリップフロップ５ｉは、前記オントリガ信号Ｏn_trgによってリセットされ、前記タイマー回路５ｇの出力、または前記遅延回路５ｆの出力によりセットされるもので、そのセットによって前記スイッチング素子Ｑ１,Ｑ２に対するターンオン条件が整ったことを示す役割を担う。従って前記タイマー回路５ｇにより最大のデッドタイム時間が計時される前に前記遅延回路５ｆからの出力が与えられた場合、これによって前記フリップフロップ５ｉがセットされる。

そして上記フリップフロップ５ｉのセット出力によりセットされる次段のフリップフロップ５ｊは、リセット優先型のものであり、前記オフトリガ信号Ｏff_trgを入力して駆動されるワンショット回路５ｋの出力によりリセットされる。このワンショット回路５ｋは、前記オフトリガ信号Ｏff_trgの入力タイミングから、前記デッドタイム時間Ｔdeadを規定する最小時間幅（例えば３００ｎ秒）のパルス信号を出力するもので、その出力によって前記フリップフロップ５ｊのセット動作を禁止する役割を担う。

この結果、前記フリップフロップ５ｊは、前記オフトリガ信号Ｏff_trgの入力タイミングを起点とし、前記最小のデッドタイム時間Ｔdeadを経過した後、前記フリップフロップ５ｉの出力を受けたタイミングでセットされる。従って該フリップフロップ５ｊのセットタイミングは、前述した最小時間幅（例えば３００ｎ秒）から最大時間幅（例えば２０μ秒）の間で、前記dＶ／dｔ検出器６からの前記パルス信号Ｐ２Ｌ,Ｐ２Ｈの出力タイミングに応じて決定される。

そして前記フリップフロップ５ｊがセットされると、その出力を受けてワンショット回路５ｍが起動されて所定のパルス幅の信号が生成される。このワンショット回路５ｍが出力する信号は、遅延回路５ｎを介して所定の遅延時間Ｄelay2を経て前記オントリガ信号Ｏn_trgとして出力される。

従ってこのように構成されたデッドタイム調整回路５によれば、基本的には前記オフトリガ信号Ｏff_trgの入力タイミングから、重負荷時には前記最小時間幅（例えば３００ｎ秒）のデッドタイム時間Ｔdeadを経たタイミングで前記オントリガ信号Ｏn_trgが出力される。また軽負荷時には前記最大時間幅（例えば２０μ秒）のデッドタイム時間Ｔdeadを経たタイミングで前記オントリガ信号Ｏn_trgが出力される。そして通常動作時には、前記dＶ／dｔ検出器６により検出され、負荷の重さによって変化する前記パルス信号Ｐ２Ｌ,Ｐ２Ｈの出力タイミングにより規定される時間、即ち、前記最小時間幅と最大時間幅との間で定められるデッドタイム時間Ｔdeadを経たタイミングで前記オントリガ信号Ｏn_trgが出力される。

このように動作するデッドタイム調整回路５は、前述した構成に加えて前記遅延回路５ｆと前記オア回路５ｈとの間に設けられて、該遅延回路５ｆの出力と前記無効化制御回路７の出力、具体的には前記Ｄ型フリップフロップ７ｂの出力とを論理和するオア回路５ｑを備える。このオア回路５ｑは、前記dＶ／dｔ検出器６にて検出され、負荷の重さによって変化する前記パルス信号Ｐ２Ｌ,Ｐ２Ｈの出力タイミングに拘わることなしに、前記オア回路５ｈに与える信号を強制的に［Ｈ］レベルに保つ役割を担う。つまり前記パルス信号Ｐ２Ｌ,Ｐ２Ｈが無効化される。

すると前述したフリップフロップ５ｉは、常にセットされた状態となる。また前記フリップフロップ５ｊは、前述したように前記ワンショット回路５ｋの出力を受けてリセットされており、該ワンショット回路５ｋの出力の立下りタイミングで前記フリップフロップ５ｉの出力を受けてセットされる。この結果、前記フリップフロップ５ｊは、常に前記オフトリガ信号Ｏff_trgの入力タイミングから前記ワンショット回路５ｋによって規定される最小のデッドタイム時間Ｔdeadを経過したタイミングでセットされ、前記ワンショット回路５ｍを起動して前記オントリガ信号Ｏn_trgを生成することになる。

かくして上述した如く構成されたスイッチング電源装置によれば、仮に重負荷用途に限定して使用され、前記絶縁トランスＴの補助巻線Ｔ２を省略して該絶縁トランスＴの簡素化と低価格化を図ると共に、前記dＶ／dｔ検出器６への巻線電圧Ｖｐ２の入力を省略して該dＶ／dｔ検出器６の入力端子ＶＷをオープンのまま使用する場合であっても、正常なスイッチング動作を維持することができる。即ち、前記無効化制御回路７によって前記デッドタイム調整回路５に、強制的にそのデッドタイム調整機能を無効化して前記デッドタイム時間Ｔdeadを強制的に最小時間幅に設定する無効化信号を加えることができる。

この結果、前記デッドタイム調整回路５は、前記dＶ／dｔ検出器６の出力Ｐ２Ｈ,Ｐ２Ｌが出力されない現象を、負荷が軽いとして誤検出することがなくなる。そして前記スイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを最小のデッドタイム時間Ｔdeadを経たタイミングとして決定することができる。従って重負荷に対応したスイッチング動作を正常に実行することが可能となる。

また前記無効化制御回路７が、起動時における前記検出端子ＶＷの変化を検出し、該検出端子ＶＷに加わる電圧が、前記内部電源電圧ＶＤＤを前記抵抗Ｒ１,Ｒ２により分圧した電圧となり、前記基準電圧Ｒef2よりも低く保たれるので、前記第１の比較器７ａはこれを巻線電圧Ｖｐ２が入力される状態であると判定して、その出力を［Ｌ］レベルに保つ。この結果、前記第２の比較器７ｃから遅延回路７ｄを介して前記クロック信号clkが与えられるタイミングにおいて前記Ｄ型フリップフロップ７ｂがセットされることがなく、該Ｄ型フリップフロップ７ｂの出力は［Ｌ］レベルに保たれる。

従ってこの場合には、前記Ｄ型フリップフロップ７ｂから前記オア回路５qに対して強制的に［Ｈ］レベルの信号が与えられることがなくなる。従って前記デッドタイム調整回路５は、本来の基本的な機能を働かせて動作することになる。即ち、前記デッドタイム調整回路５は、前記dＶ／dｔ検出器６の出力Ｐ２Ｈ,Ｐ２Ｌに従って前記デッドタイム時間Ｔdeadの自動調整を実行し、前記スイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを最適に制御することになる。

故に上述した構成によれば、前記dＶ／dｔ検出器６の入力端子ＶＷに巻線電圧Ｖｐ２を入力するか、或いは前記入力端子ＶＷをオープンのまま使用するかに拘わることなく、前記オフトリガ信号Ｏff_trgの入力タイミングから所定のデッドタイム時間Ｔdeadを経たタイミングでオントリガ信号Ｏn_trgを生成し、前記スイッチング素子Ｑ１,Ｑ２を最適なタイミングでオン・オフ制御することができる。

尚、本発明は上述した実施形態に限定されるものではない。例えば前記デッドタイム調整回路５については、上述した構成例以外の従来より種々提唱されている回路方式を適宜採用可能である。この場合においても、前記無効化制御回路７の出力によってそのデッドタイム調整回路におけるデッドタイムの自動調整機能を無効化し、そのデッドタイム時間Ｔdeadを最小時間に設定するようにすれば十分である。

またスイッチング電源装置本体についても、前述した実施形態では前記絶縁トランスＴのリーケージインダクタンスと共振コンデンサＣrとにより共振回路を構成したが、更に前記絶縁トランスＴの一次巻線Ｔ１に共振インダクタンスを直列接続しても良い。更にスイッチング電源装置本体を、共振インダクタンスに第１のスイッチング素子Ｑ１を直列接続し、該第１のスイッチング素子Ｑ１と前記共振インダクタンスとの接続点に接続した第２のスイッチング素子Ｑ２を介して前記共振インダクタンスに蓄積された電力を出力側に転送する、同期整流型コンバータとして実現する場合にも同様に適用可能である。この場合には、前記共振インダクタンスに補助巻線を設けておけば良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

Ｑ１,Ｑ２スイッチング素子
Ｔ絶縁トランス
Ｔ２補助巻線
Ｄａ,Ｄｂ整流ダイオード
Ｃｉ入力コンデンサ
Ｃｏ出力コンデンサ
Ｃｒ共振用コンデンサ
１誤差検出器
２発振器
３制御回路
４駆動回路（ドライブ回路）
５デッドタイム調整回路
６ dＶ／dｔ検出器
７無効化制御回路
７ａ,７ｃ比較器
７ｂＤ型フリップフロップ
７ｄ遅延回路

Claims

直列に接続されて交互にオン・オフ駆動される第１および第２のスイッチング素子を備え、前記第１のスイッチング素子により入力電圧をスイッチングしてインダクタに電力を蓄え、前記第２のスイッチング素子をスイッチングして上記インダクタに蓄えた電力を該インダクタの共振を利用して出力コンデンサに転送して出力電力を得る共振型スイッチング電源装置本体と、
前記第１および第２のスイッチング素子の一方のオフ・タイミングを基準として、所定のデッドタイム時間を経て他方のスイッチング素子のオン・タイミングを規定するオン・トリガ信号を生成すると共に、前記第１および第２のスイッチング素子の接続点電圧の変化を検出する為の入力端子に入力される端子電圧の時間変化に応じて前記デッドタイム時間を調整するデッドタイム調整回路と、
起動時における前記端子電圧の時間変化を検出し、該端子電圧が上昇した場合に一定時間該端子電圧の時間変化がないとき前記デッドタイム調整回路における前記デッドタイム時間の調整機能を無効化する無効化制御回路と
を具備したことを特徴とするスイッチング電源装置。
前記共振型電力変換装置本体は、前記第１のスイッチング素子を前記絶縁トランスの一次巻線に直列接続し、前記第２のスイッチング素子を前記絶縁トランスの一次巻線に並列接続したものであって、
前記入力端子に入力される端子電圧は、前記絶縁トランスの補助巻線に生起される電圧である請求項１に記載のスイッチング電源装置。
前記起動時における前記端子電圧は、前記第１および第２のスイッチング素子のスイッチング動作開始前の電圧として検出されるものである請求項１に記載のスイッチング電源装置。
前記無効化制御回路は、起動時における前記端子電圧と内部電源電圧に基づいて生成された基準電圧とを比較する比較器と、この比較器の出力を保持して前記デッドタイム時間の調整動作を有効化または無効化に設定するフリップフロップとからなる請求項１に記載のスイッチング電源装置。