JP5532135B2 - スイッチング制御回路及びスイッチング電源装置 - Google Patents

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Description

この発明はスイッチング電源装置に用いられるＩＣ化されたスイッチング制御回路及びそれを備えたスイッチング電源装置に関するものである。
スイッチング電源装置においてスイッチング制御用ＩＣには、出力制御、起動、過電流保護、過電圧保護、待機、力率改善など、各種機能を実現するための回路を備えている。これらの機能が増加することによって、スイッチング制御用ＩＣの高機能化が図られている。
スイッチング制御用ＩＣの各機能をアプリケーションの動作仕様に対応させるように設定するには、機能ごとに外部回路とのインターフェイス用の複数の端子が必要となる。このため、搭載する機能の数が増えると、自ずと端子数が増加してしまう。端子の数が増加すると、スイッチング制御用ＩＣのパッケージが大きくなり、ＩＣのコスト単価の増大につながる。
例えば、通常時動作モードと待機時動作モードとを持つスイッチング電源制御用ＩＣが特許文献１に開示されている。
図１は特許文献１に示されているスイッチング電源制御用ＩＣの回路図である。手動切換／自動切換選択用信号入力端子ＡＴＳＴＢおよびＭＯＤＥ端子と、ＳＥＬ部（比較器），ＡＵＴＯＨ部（自動切換回路），ＡＵＴＯＬ部（自動切換回路）と、各種ゲート回路ＮＯＴ１、ＮＡＮＤ１，２、ＯＲ２およびＮＯＲ１，２と、ＮｃｈＭＯＳＦＥＴ（ＭＮ１）等を備えている。
手動切換／自動切換判定回路は、制御ＩＣ内部のＳＥＬ部比較器とスレッシュホールド電圧ＶＴＨ＿ＳＥＬで構成されていて、比較器出力信号はＮＡＮＤ１，ＯＲ２へ入力されている。ＮＡＮＤ１とＯＲ２の出力はＮＡＮＤ２へ入力され、ＮｃｈＭＯＳＦＥＴ（ＭＮ１）のゲートを駆動する信号となる。つまり、ＮＡＮＤ２の出力には、ＡＴＳＴＢ端子電圧がＶＴＨ＿ＳＥＬより高いときはＳＴＢ端子に応じたＨｉｇｈまたはＬｏｗの信号が現われ、逆に低いときはＦＢ端子電圧が入力されているＡＵＴＯＨ，ＡＵＴＯＬの出力をＮＯＲ１で合成した信号が現われる。ＡＵＴＯＨ，ＡＵＴＯＬは自動切換回路であり、スレッシュホールド電圧ＶＴＨ＿Ｈ，ＶＴＨ＿ＬやゲートＮＯＲ１，ＮＯＲ２から成っている。
内部電源ＶＤＤ，ＭＮ１，ＭＮ１のドレイン端子に接続されている定電流源およびＭＯＤＥ端子から成る回路は動作遅延回路であり、ＭＯＤＥ端子には遅延時間設定用容量が接続される。ＭＯＤＥ端子は、ＮＡＮＤ２の出力がＨｉｇｈのときはＭＮ１によってＧＮＤに固定されていて、通常時動作モードにある。ＮＡＮＤ２出力が反転しＭＮ１がオフすることで、端子に接続された容量に対して定電流で充電を行ない、遅延時間を生成する。ＭＯＤＥ端子電圧が上昇しＨｉｇｈになると、ＯＲ１出力にバースト動作を規定するＯｎＴＢ部信号がＡＮＤ１へ入力されてＰＷＭ信号と合成され、バーストスイッチング動作を行なう待機時動作モードとなる。
特開平２００７−１４０８１号公報
図１に示されているスイッチング電源制御用ＩＣでは、待機モードの選択を行う手動切換／自動切換選択用信号入力端子ＡＴＳＴＢを必要とし、端子数を増加することなく待機モードの有効／無効の設定を行うことはできない。
本発明の目的は、専用端子を用いることなく待機モードの有効／無効の設定又は待機モードの方式を選択できるスイッチング制御回路及びスイッチング電源装置を提供することにある。
（１）この発明のスイッチング制御回路は、複数の外部端子を有し、スイッチング電源装置の電力変換回路に設けられてスイッチング素子を制御する半導体集積回路を備えたスイッチング制御回路であって、
前記複数の外部端子は、前記スイッチング制御回路の動作により、前記電力変換回路のインダクタ又はトランスに流れる電流又は生成される電圧の極性が変化することを示す極性反転タイミング信号が入力される極性検出端子と、前記スイッチング制御回路の動作によって得られる出力電圧を検出して制御するための帰還信号が入力される帰還端子とを含み、
前記極性検出端子の信号及び前記帰還端子の電圧に基づいて、前記スイッチング素子のスイッチング制御を行うスイッチング素子制御手段と、
前記電力変換回路の負荷が（軽い）待機状態であるときの前記スイッチング素子の制御モード及び前記負荷が通常負荷状態であるときの前記スイッチング素子の制御モードを切り替える制御モード切替手段と、
前記極性検出端子または前記帰還端子に接続される、抵抗素子又は半導体素子を少なくとも含む外部回路に誘起される電圧を判定対象信号として検出し、前記判定対象信号を検出する所定の検出期間での前記判定対象信号に応じて、前記制御モード切替手段が前記待機状態であるときに切り替えられる制御モードの有効／無効又は待機状態での制御モードの種別を設定する待機モード設定手段と、を備える。
（２）前記スイッチング素子制御手段は、例えば前記待機状態での制御モード（待機モード）で前記スイッチング素子のスイッチング周波数を、通常負荷状態でのスイッチング周波数に比べて強制的に低く設定する。
（３）前記スイッチング素子制御手段は、例えば前記通常負荷状態での制御モード（待機モード）で前記スイッチング周波数の最高値を制限する。
（４）前記スイッチング素子制御手段は、例えば前記待機状態での制御モード（待機モード）で前記スイッチング素子を発振期間と停止期間を交互に繰り返す間欠発振駆動する。
（５）前記待機モード設定手段は、例えば前記検出期間において前記極性検出端子の電圧としきい値電圧との比較によって前記待機状態での制御モード（待機モード）の有効／無効又は待機状態での制御モードの種別を設定する。
（６）前記待機モード設定手段は、例えば前記検出期間において前記帰還端子の電圧としきい値電圧との比較によって前記待機状態での制御モード（待機モード）の有効／無効又は待機状態での制御モードの種別を設定する。
（７）前記待機モード設定手段は、例えば前記検出期間において前記極性検出端子に発生する所定電圧以上のパルスの数によって前記待機状態での制御モード（待機モード）の有効／無効又は待機状態での制御モードの種別を設定する。
（８）前記検出期間の開始は、例えば前記スイッチング制御回路に入力される電源電圧が所定電圧以上になり、前記スイッチング素子制御手段が制御信号の出力を開始する時点である。
（９）前記検出期間の終了は、例えば前記帰還端子の電圧が所定電圧以下となる時点である。
（１０）前記制御モード切替手段は、例えば前記スイッチング制御回路に入力される電源電圧が所定電圧未満になったことを検知して前記モードの設定を解除する。
（１１）また、前記複数の外部端子は、前記スイッチング制御回路の動作の開始及び停止の制御信号を入力する制御端子（ブラウンアウト端子）を備え、
前記制御モード切替手段は、例えば前記制御端子の電圧が前記スイッチング制御回路の動作を停止させる電圧になったことを検知して前記モードの設定を解除する。
（１２）この発明のスイッチング電源装置は、以上に述べた何れかのスイッチング制御回路が前記電力変換回路に備えられたものである。
この発明によれば、専用端子を用いることなく待機モードの有効／無効の設定又は待機モードの方式を選択できるので、スイッチング制御用ＩＣの端子数が増大せず、待機モードを有効に利用できるスイッチング制御回路が構成できる。
図１は特許文献１に示されているスイッチング電源制御用ＩＣの回路図である。 図２は、本発明の第１の実施形態に係るスイッチング電源装置３０５の回路図である。 図３は帰還回路１２の回路図である。 図４はスイッチング制御用ＩＣ２００の電源端子ＶＣＣ、フィードバック端子ＦＢ、及び極性検出端子ＺＴの電圧波形と待機モード機能のオン／オフとの関係を示す図である。 図５は、第２の実施形態に係るスイッチング電源回路に備えられるスイッチング制御用ＩＣ２００の内部の構成をブロック化して表した図である。 図６は、第１の待機モードが選択されているときのＦＢ端子の電圧とブランキング周波数との関係を示す図である。 図７は第３の実施形態に係るスイッチング電源装置３１２Ａの回路図である。 図８は第３の実施形態に係るスイッチング電源装置３１２Ｂの回路図である。 図９は、第４の実施形態に係るスイッチング電源装置３１３の回路図である。 図１０は、第５の実施形態に係るスイッチング電源装置３１４Ａの回路図である。 図１１は、第５の実施形態に係るスイッチング電源装置３１４Ｂの回路図である。 図１２は、第６の実施形態に係るスイッチング電源装置３１５の回路図である。 図１３は、第７の実施形態に係るスイッチング電源装置３１６の回路図である。
《第１の実施形態》
図２は、本発明の第１の実施形態に係るスイッチング電源装置３０５の回路図である。スイッチング電源装置３０５は、本発明のスイッチング制御回路に相当するスイッチング制御用ＩＣ２００を備えている。
このスイッチング電源装置３０５の入力端子ＰＩ（＋）−ＰＩ（Ｇ）間に直流入力電源Ｖｉの電圧が入力される。そして、スイッチング電源装置３０５の出力端子ＰＯ（＋）−ＰＯ（Ｇ）間に接続される負荷へ所定の直流電圧が出力される。
入力端子ＰＩ（＋）−ＰＩ（Ｇ）間には、キャパシタＣｒ、インダクタＬｒ、トランスＴの１次巻線ｎｐ、第１のスイッチング素子Ｑ１及び電流検出用抵抗Ｒ７が直列に接続された第１の直列回路が構成されている。第２のスイッチング素子Ｑ２は、キャパシタＣｒ、インダクタＬｒ、トランスＴの１次巻線ｎｐからなる直列回路に対して並列に接続されている。
第１のスイッチング素子Ｑ１はＦＥＴからなり、ドレイン端子がトランスＴの１次巻線ｎｐの一端に接続され、ソース端子が電流検出用抵抗Ｒ７の一端に接続されている。第２のスイッチング素子Ｑ２はＦＥＴからなり、ドレイン端子が入力端子Ｖｉｎ（＋）に接続され、ソース端子が第１のスイッチング素子Ｑ１のドレイン端子に接続されている。
トランスＴの２次巻線ｎｓ１，ｎｓ２には、ダイオードＤｓ，Ｄｆ及びキャパシタＣｏからなる第１の整流平滑回路が構成されている。この第１の整流平滑回路は２次巻線ｎｓ１，ｎｓ２から出力される交流電圧を全波整流し、平滑して、出力端子ＰＯ（＋）−ＰＯ（Ｇ）へ出力する。
トランスＴの駆動巻線ｎｂには、ダイオードＤ３及びキャパシタＣ３による整流平滑回路が接続されている。この整流平滑回路によって得られる直流電圧がスイッチング制御用ＩＣ２００のＧＮＤ端子及びＶＣＣ端子間に当該ＩＣの電源電圧として供給される。
上述のように第１、第２のスイッチング素子Ｑ１、Ｑ２、キャパシタＣｒ、インダクタＬｒ、トランスＴ、ダイオードＤｓ，Ｄｆ及びキャパシタＣｏなどにより電力変換回路が構成される。
スイッチング制御用ＩＣ２００は、そのＯＵＴ端子から駆動回路１１へ方形波信号を出力する。駆動回路１１は第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２を交互にオン・オフ制御する。但し、Ｑ１，Ｑ２が同時オンしないようにデッドタイム期間を設ける。
スイッチング制御用ＩＣ２００の電流検出端子ＩＳには、電流検出用抵抗Ｒ７の降下電圧が入力されるように、抵抗Ｒ８が接続されている。
出力端子ＰＯ（＋），ＰＯ（Ｇ）及びスイッチング制御用ＩＣ２００の間には帰還回路１２が設けられている。この帰還回路１２は出力端子ＰＯ（＋）−ＰＯ（Ｇ）間の電圧の分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態でスイッチング制御用ＩＣ２００のフィードバック端子ＦＢへフィードバック電圧を入力する回路である。
スイッチング制御用ＩＣ２００は、出力端子ＯＵＴから方形波信号を出力し、駆動回路１１を介して第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２を負荷に応じたスイッチング周波数でオン・オフする。これにより、スイッチング電源装置３０５は電流共振コンバータとして動作する。
過電流保護回路が動作していない通常動作時には、スイッチング制御用ＩＣ２００はフィードバック端子ＦＢの入力信号によって出力電圧を検知し、この電圧が一定となるように出力端子ＯＵＴへ出力する方形波信号の周波数やパルス幅を制御する。これにより、スイッチング電源装置３０５の出力電圧を安定化する。
スイッチング制御用ＩＣ２００の極性検出端子（ゼロクロスタイミング信号端子）ＺＴの本来の機能は、トランスＴの巻線電圧の極性が反転することを検出するために用いられる。トランスＴの駆動巻線ｎｂから極性検出端子ＺＴに入力される信号は方形波状のパルスである。この信号は巻線電圧の極性反転に基づくものである。
極性検出端子ＺＴとグランドＧＮＤとの間にはコンデンサＣｚ及び抵抗Ｒｚによる外部回路が接続されている。また、極性検出端子ＺＴと駆動巻線ｎｂとの間に抵抗Ｒｂが接続されている。
極性検出端子ＺＴに入力されるパルス電圧の波高値は、トランスＴの１次巻線ｎｐと駆動巻線ｎｂとの巻数比及び抵抗Ｒｚ，Ｒｂの分圧比によって定まる。
図３は前記帰還回路１２の回路図である。出力端子ＰＯ（＋）−ＰＯ（Ｇ）間には、シャントレギュレータＳＲ、抵抗Ｒ３及びフォトカプラＰＣの発光素子による直列回路と、抵抗Ｒ１，Ｒ２による分圧回路とが接続されている。シャントレギュレータＳＲのリファレンス端子には、上記Ｒ１，Ｒ２による抵抗分圧回路の分圧出力を与えている。また、シャントレギュレータＳＲの電圧制御端とリファレンス端子との間に抵抗Ｒ１１とコンデンサＣ１１からなる負帰還回路を設けている。また、スイッチング制御用ＩＣ２００のフィードバック端子ＦＢとグランド端子ＧＮＤとの間にフォトカプラＰＣの受光素子が接続されている。スイッチング制御用ＩＣ２００の内部で、フィードバック端子ＦＢには定電流回路が接続されている。
スイッチング制御用ＩＣ２００のフィードバック端子ＦＢとグランド端子との間にはキャパシタＣ４が接続されている。帰還回路１２は、出力端子ＰＯ（＋），ＰＯ（Ｇ）への出力電圧が設定電圧より高くなる程、フィードバック端子ＦＢの電圧が低くなる関係で作用する。
図２に示されている、駆動信号生成回路２２は、駆動回路１１を介して第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２を負荷に応じたスイッチング周波数でオン・オフする。これにより、スイッチング電源装置３０５は電流共振コンバータとして動作する。極性反転検出回路２３は極性検出端子ＺＴに入力される信号に基づいてスイッチング素子Ｑ１，Ｑ２のターンオン・ターンオフのタイミング信号を駆動信号生成回路２２へ与える。待機モード設定回路２４は所定期間に極性検出端子ＺＴの信号を読み取って待機モード機能のオン／オフを設定する。
ブランキング周波数設定部２５は、スイッチング素子Ｑ１，Ｑ２が１回オン・オフしてから次にオン・オフするまでの時間（ブランキング時間）を設けることによってスイッチング周波数を制御する回路である。このブランキング周波数設定部２５は、待機モード機能がオンのときの通常負荷状態においてスイッチング周波数の最高値を例えば２５０ｋＨｚとする。
負荷が軽くなるほどスイッチング素子Ｑ１，Ｑ２のオン時間が短くなるので、スイッチング周波数は上昇するが、待機モードになれば、ブランキング周波数設定部２５はブランキング時間を長くするため、スイッチング周波数が強制的に低下するので、軽負荷時のスイッチング損失が低減される。
図４はスイッチング制御用ＩＣ２００の電源端子ＶＣＣ、フィードバック端子ＦＢ、及び極性検出端子ＺＴの電圧波形と待機モード機能のオン／オフとの関係を示す図である。
スイッチング制御用ＩＣ２００はフィードバック端子ＦＢの電圧が１．０Ｖより低いときに待機状態（軽負荷状態）であるものと見なして待機モードに遷移し、スイッチング周波数を低下させる機能を備えている。また、この待機モードの機能のオン／オフの切替を、所定の検出期間での極性検出端子ＺＴの信号に応じて行う。
電源端子ＶＣＣの電圧が１２Ｖを超えた時点（ｔ１）でＵＶＬＯ(Under Voltage Lock Out)が解除され、この時点ｔ１から極性検出端子ＺＴの電圧が設定電圧３．３Ｖを超えるパルスの数を検出する。前記パルス数が設定パルス数“４”を超えた時点（ｔ２）で待機モード機能がオンする。
検出期間は、前記ｔ１から、フィードバック端子ＦＢの電圧が３．３Ｖを下回る時点ｔ３までである。この検出期間内で極性検出端子ＺＴの電圧が３．３Ｖを超えるパルスの数が４に達しない場合には待機モード機能はオフのままである
その後、電源端子ＶＣＣの電圧が１２Ｖを下回った時点（ＵＶＬＯが検知された時点）ｔ４で待機モード機能はオフされる。
なお、スイッチング制御用ＩＣ２００に対する電源電圧の検出は、電源端子ＶＣＣの電圧を直接検出すること以外に、低電圧検出用端子であるＢＯ(Brown-out)端子に電源電圧の分圧電圧を入力し、ＢＯ端子の電圧としきい値との比較によって検知してもよい。
《第２の実施形態》
図５は、第２の実施形態に係るスイッチング電源回路に備えられるスイッチング制御用ＩＣ２００の内部の構成をブロック化して表した図である。第２の実施形態のスイッチング電源回路は第１の待機モードと第２の待機モードがあって、その何れか一方を選択できる。図５において、最大ブランキング周波数設定回路２３０は、第１の待機モード機能がＯＮのときフィードバック端子ＦＢの電圧に応じて、最大ブランキング周波数を設定する。また、最大ブランキング周波数設定回路２３０は、スイッチング電源回路の起動時にフィードバック端子ＦＢの電圧を読み取る。
ＺＴ電圧検知回路２２６は、ＺＴ端子に入力されるパルス電圧を検出し、トランスＴの駆動巻線ｎｂの電圧が反転したことを検知してワンショットマルチバイブレータ２４０にトリガーを与えるが、最大ブランキング周波数設定回路２３０がその出力をローレベルにすることによって、ＡＮＤゲート２３１の出力がローレベルとなって、ＯＵＴ端子がローレベルを維持するブランキング時間が決定され、その結果、スイッチング周波数が決定される。
待機モード選択回路２２７は、ＺＴ端子の電圧が、スイッチング電源回路の起動時の検出期間にしきい値（例えば３．３Ｖ）に達すれば、最大ブランキング周波数設定回路２３０に対する信号Ｓｗｔ１を有効にする。このことによって第１の待機モードを有効にする。
図５中の電源端子ＶＣＣにはヒステリシスコンパレータ２３４が接続されている。また、ブラウンアウト端子ＢＯにはコンパレータ２３５が接続されている。ヒステリシスコンパレータ２３４とコンパレータ２３５の出力にはＡＮＤゲート２３６が接続されている。このＡＮＤゲート２３６の出力信号Ｓｂｏが待機モード選択回路２２７に入力される。ブラウンアウト端子ＢＯにはスイッチング制御用ＩＣ２００に対する電源電圧を分圧した電圧が入力される。
前記信号Ｓｂｏがハイレベルであるとき、ＡＮＤゲート２１４が有効になり、フリップフロップ２１３の出力信号が駆動回路２１５へ与えられる。すなわち、前記信号Ｓｂｏがローレベルからハイレベルになったとき、スイッチング制御回路２００は動作を開始し、信号Ｓｂｏがローレベルになったとき、スイッチング制御回路２００は動作を停止する。
前記信号Ｓｂｏがハイレベルになってから、フィードバック端子ＦＢの電圧が所定のしきい値を下回るまでの期間が前記検出期間である。これは図４に示したｔ１〜ｔ３の期間に相当する。前記信号Ｓｂｏがローレベルになったとき、待機モード選択回路２２７は極性検出端子ＺＴの電圧にかかわらず、第１の待機モードを無効にする（第２の待機モードを有効にする）。
なお、フィードバック端子ＦＢの電圧と前記しきい値とを比較して、その結果を待機モード選択回路２２７へ入力する回路部分の図示は図５では省略している。
前記ブラウンアウト端子ＢＯは検知対象電圧の低下を検知するための端子であるが、この端子ＢＯにスイッチング制御用ＩＣ２００の電源電圧の分圧電圧を入力することによって、電源端子ＶＣＣ以外にこのＢＯ端子を用いて、図４に示したｔ１のタイミングを検出できる。
図６は、第１の待機モードが選択されているときの前記フィードバック端子ＦＢの電圧とブランキング周波数との関係を示す図である。この例では、端子ＦＢの電圧が０．４Ｖより低い場合（無負荷状態又はそれに近い状態）はスイッチング動作を停止する。ＦＢ端子の電圧が０．４Ｖ〜０．６Ｖの区間はスイッチング周波数１ｋＨｚで動作し、０．６Ｖ〜１．０Ｖの区間はスイッチング周波数が線形的に変化する。ＦＢ端子の電圧が１．０Ｖより高い場合（通常負荷状態）は、最大ブランキング周波数は例えば２５０ｋＨｚとなる。
フィードバック端子ＦＢの電圧が１Ｖ以下のときに、図５において、最大ブランキング周波数設定回路２３０により、フィードバック端子ＦＢの電圧が１Ｖから０．４Ｖまでの変化に対して、ブランキング時間により決定されるブランキング周波数が、２５０ｋＨｚから１ｋＨｚまで線形的に変化するように設定されている。このため、負荷が軽くなり、フィードバック端子ＦＢの電圧が低下するに伴いスイッチング周波数は低下し、スイッチング周波数低減の待機モードとなる。これにより軽負荷での損失低減に対応できる。
一方、第２の待機モード機能が有効（第１の待機モードが無効）であるときには、次のように動作する。
図５に示す間欠制御回路２３３は、信号Ｓｗｔ１が無効で且つフィードバック端子ＦＢの電圧が所定のしきい値を下回ったとき、制御信号Ｓｗｔ２をローレベルにしてＡＮＤゲート２２９の出力をローレベルにしてＯＵＴ端子からの出力信号を停止する。すなわちスイッチング素子のスイッチングを停止する。このことにより負荷供給電圧が次第に低下するので、それに伴い、フィードバック端子ＦＢの電圧が上昇し、間欠制御回路２３３は制御信号Ｓｗｔ２をハイレベルに戻す。このように軽負荷では間欠発振動作する。
フィードバック端子ＦＢの電圧１Ｖから０．４Ｖまでの変化に対して、発振を継続する発振期間とスイッチング動作が停止する停止期間の割合を変化させ、発振期間の割合を１から０まで線形的に変化させる。このため、負荷が軽くなってフィードバック端子ＦＢの電圧が低下するに伴い、発振期間の割合は減少し、間欠発振動作となる。この間欠発振動作のモードが第２の待機モードである。
《第３の実施形態》
図７・図８は第３の実施形態に係るスイッチング電源装置３１２Ａ，３１２Ｂの回路図である。スイッチング電源装置３１２Ａ，３１２Ｂは、本発明のスイッチング制御回路に相当するスイッチング制御用ＩＣ２００を備えている。スイッチング電源装置３１２Ａ，３１２Ｂは、何れもトランスＴの二次側がフォワード形である。図７と図８とでは、一次側の共振キャパシタＣｒの接続位置が異なる。
このように、トランスＴの二次側に、ダイオードＤｓ，Ｄｆ、インダクタＬｒｏ、キャパシタＣｏによる整流平滑回路を設けて、フォワード方式にしてもよい。
また、一次側の共振キャパシタＣｒは、ハイサイドのスイッチング素子Ｑ２のオン時に形成される閉ループに直列に挿入されていればよいので、図８に示すように、スイッチング素子Ｑ２のドレインに対してキャパシタＣｒが直列に接続されていてもよい。
その他の構成は第１の実施形態で示したものと同様であり、同様の作用効果を奏する。
《第４の実施形態》
図９は、第４の実施形態に係るスイッチング電源装置３１３の回路図である。スイッチング電源装置３１３は、本発明のスイッチング制御回路に相当するスイッチング制御用ＩＣ２００を備えている。スイッチング電源装置３１３は、トランスＴの二次側がフォワード形である。
図２に示したスイッチング電源装置３０５と異なるのは、インダクタＬｒ、キャパシタＣｒ及び第２のスイッチング素子Ｑ２を設けずに、単純なフォワードコンバータを構成している点である
このように、単純なフォワードコンバータにも同様に適用でき、同様の作用効果を奏する。
《第５の実施形態》
図１０・図１１は、第５の実施形態に係るスイッチング電源装置３１４Ａ，３１４Ｂの回路図である。スイッチング電源装置３１４Ａ，３１４Ｂは、本発明のスイッチング制御回路に相当するスイッチング制御用ＩＣ２００を備えている。スイッチング電源装置３１４Ａ，３１４Ｂは、何れもトランスＴの二次側がフライバック形である。図１０と図１１とでは、一次側の共振キャパシタＣｒの接続位置が異なる。
このように、トランスＴの二次側に、ダイオードＤｓ及びキャパシタＣｏによる整流平滑回路を設けて、フライバック方式にしてもよい。
また、一次側の共振キャパシタＣｒは、ハイサイドのスイッチング素子Ｑ２のオン時に形成される閉ループに直列に挿入されていればよいので、図１１に示すように、スイッチング素子Ｑ２のドレインに対してキャパシタＣｒが直列に接続されていてもよい。
その他の構成は第１の実施形態で示したものと同様であり、同様の作用効果を奏する。
《第６の実施形態》
図１２は、第６の実施形態に係るスイッチング電源装置３１５の回路図である。スイッチング電源装置３１５は、本発明のスイッチング制御回路に相当するスイッチング制御用ＩＣ２００を備えている。スイッチング電源装置３１５は、トランスＴの二次側がフライバック形である。
図１０に示したスイッチング電源装置３１４Ａと異なるのは、インダクタＬｒ、キャパシタＣｒ及び第２のスイッチング素子Ｑ２を設けずに、単純なフライバックコンバータを構成している点である
このように、単純なフライバックコンバータにも同様に適用でき、同様の作用効果を奏する。
《第７の実施形態》
図１３は本発明の第７の実施形態に係るスイッチング電源装置３１６の回路図である。第１〜第６の実施形態では、極性検出端子ＺＴの電圧又はパルス数を基に待機モードの有効／無効の設定又は待機モードの種別を設定するようにした。これに対し、第７の実施形態では、フィードバック端子ＦＢの電圧で、待機モードの有効／無効の設定又は待機モードの種別を設定する。
スイッチング制御用ＩＣ２０１のフィードバック端子ＦＢとグランド端子との間にはキャパシタＣ４及びツェナーダイオードＤ４が接続されている。ツェナーダイオードＤ４は選択的に接続される外部回路である。それ以外は第１の実施形態で図２に示したものと同様である。
帰還回路１２は、出力端子ＰＯ（＋），ＰＯ（Ｇ）への出力電圧が設定電圧より高くなる程、フィードバック端子ＦＢの電圧が低くなる関係で作用する。起動時にフィードバック端子ＦＢの電圧波形は図４に示したとおりである。スイッチング電源装置３１６の起動開始時は出力電圧が規定値に達していないので、フィードバック端子ＦＢの電圧は最大値に達しようとするが、ツェナーダイオードＤ４のツェナー電圧でクランプされる。図４に示したとおり、電源端子ＶＣＣの電圧が１２Ｖを超えた時点（ｔ１）から一定時間後はフィードバック端子ＦＢの電圧は最大値になる。図１３に示した待機モード設定回路２４は前記最大値の電圧が所定のしきい値を超えるか否かによって、待機モードの有効／無効を設定する。このようにして、フィードバック端子ＦＢに接続するツェナーダイオードＤ４のツェナー電圧によって待機モードの有効／無効を設定することができる。
《他の実施形態》
本発明のスイッチング電源装置のコンバータ方式は、絶縁型コンバータに限らず非絶縁型コンバータであってもよい。また、ハーフブリッジ型に限らずフルブリッジ型等に適用することもできる。
ＢＯ…ブラウンアウト端子
ＦＢ…フィードバック端子
ＧＮＤ…グランド端子
ＩＳ…電流検出端子
ＯＵＴ…出力端子
ＰＣ…フォトカプラ
Ｑ１…第１のスイッチング素子
Ｑ２…第２のスイッチング素子
ＳＲ…シャントレギュレータ
Ｔ…トランス
ＶＣＣ…電源端子
ＺＴ…極性検出端子
１２…帰還回路
２００，２０１…スイッチング制御用ＩＣ
２３４…ヒステリシスコンパレータ
２３５…コンパレータ
２４０…ワンショットマルチバイブレータ
３０５…スイッチング電源装置
３１２Ａ，３１２Ｂ…スイッチング電源装置
３１３…スイッチング電源装置
３１４Ａ，３１４Ｂ…スイッチング電源装置
３１５，３１６…スイッチング電源装置

Claims (12)

  1. 複数の外部端子を有し、スイッチング電源装置の電力変換回路に設けられてスイッチング素子を制御する半導体集積回路を備えたスイッチング制御回路であって、
    前記複数の外部端子は、前記スイッチング制御回路の動作により、前記電力変換回路のインダクタ又はトランスに流れる電流又は生成される電圧の極性が変化することを示す極性反転タイミング信号が入力される極性検出端子と、前記スイッチング制御回路の動作によって得られる出力電圧を検出して制御するための帰還信号が入力される帰還端子とを含み、
    前記極性検出端子の信号及び前記帰還端子の電圧に基づいて、前記スイッチング素子のスイッチング制御を行うスイッチング素子制御手段と、
    前記電力変換回路の負荷が待機状態であるときの前記スイッチング素子の制御モード及び前記負荷が通常負荷状態であるときの前記スイッチング素子の制御モードを切り替える制御モード切替手段と、
    前記スイッチング制御回路に入力される電源電圧が所定電圧以上になると、前記極性検出端子または前記帰還端子に接続される、抵抗素子又は半導体素子を少なくとも含む外部回路に誘起される電圧を判定対象信号として検出を開始し、前記判定対象信号を検出する所定の検出期間での前記判定対象信号に応じて、前記制御モード切替手段が前記待機状態であるときに切り替えられる制御モードの有効／無効又は待機状態での制御モードの種別を設定する待機モード設定手段と、を備えたスイッチング制御回路。
  2. 前記スイッチング素子制御手段は、前記待機状態での制御モードで前記スイッチング素子のスイッチング周波数を、通常負荷状態でのスイッチング周波数に比べて強制的に低く設定する、請求項１に記載のスイッチング制御回路。
  3. 前記スイッチング素子制御手段は、前記通常負荷状態での制御モードで前記スイッチング周波数の最高値を制限する、請求項２に記載のスイッチング制御回路。
  4. 前記スイッチング素子制御手段は、前記待機状態での制御モードで前記スイッチング素子を発振期間と停止期間を交互に繰り返す間欠発振駆動する、請求項１に記載のスイッチング制御回路。
  5. 前記待機モード設定手段は、前記検出期間において前記極性検出端子の電圧としきい値電圧との比較によって前記待機状態での制御モードの有効／無効又は待機状態での制御モードの種別を設定する、請求項１乃至４の何れかに記載のスイッチング制御回路。
  6. 前記待機モード設定手段は、前記検出期間において前記帰還端子の電圧としきい値電圧との比較によって前記待機状態での制御モードの有効／無効又は待機状態での制御モードの種別を設定する、請求項１乃至４の何れかに記載のスイッチング制御回路。
  7. 前記待機モード設定手段は、前記検出期間において前記極性検出端子に発生する所定電圧以上のパルスの数によって前記待機状態での制御モードの有効／無効又は待機状態での制御モードの種別を設定する、請求項１乃至４の何れかに記載のスイッチング制御回路。
  8. 前記検出期間の開始は、前記スイッチング制御回路に入力される電源電圧が所定電圧以上になり、前記スイッチング素子制御手段が制御信号の出力を開始する時点である、請求項１乃至７の何れかに記載のスイッチング制御回路。
  9. 前記検出期間の終了は、前記帰還端子の電圧が所定電圧以下となる時点である、請求項１乃至８の何れかに記載のスイッチング制御回路。
  10. 前記制御モード切替手段は、前記スイッチング制御回路に入力される電源電圧が所定電圧未満になったことを検知して前記待機状態での制御モードの設定を解除する、請求項１乃至９の何れかに記載のスイッチング制御回路。
  11. 前記複数の外部端子は、前記スイッチング制御回路の動作の開始及び停止の制御信号を入力する制御端子を備え、
    前記制御モード切替手段は、前記制御端子の電圧が前記スイッチング制御回路の動作を停止させる電圧になったことを検知して前記待機状態での制御モードの設定を解除する、請求項１乃至９の何れかに記載のスイッチング制御回路。
  12. 請求項１乃至１１の何れかに記載のスイッチング制御回路が前記電力変換回路に備えられたスイッチング電源装置。
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