JP5981047B2 - プリント基板におけるビア構造の選択的パーティショニング - Google Patents

Description

本明細書に記載の実施形態は、プリント基板におけるビア構造の選択的なパーティショニングのための方法に関する。

多層プリント基板（ＰＣＢ）において、信号が異なる導電層間を移動することを可能にするために、めっきされたビア構造が使用される。めっきはビアの内面全体に対して行われることが多いが、ＰＣＢにおける導電層の効率的な使用を可能にするために、めっきが、同じビア内の特定の部分において選択的に行われることもある。

図１のＡ及び図１のＢは、既知の従来技術による、ビア構造の選択的なパーティショニングの２つの例を示す。

図１のＡは、複数の誘電体層１１１〜１１３、１２１〜１２２で挟まれた、複数の導電層１０１〜１０６を備える、多層ＰＣＢ１００を示す。図１のＡはまた、ＰＣＢ１００におけるビア構造１４０を示す。ビア１４０は、２つのめっきされた導電部１４１及び１４２を備え、この２つのめっき部の間に、電気的絶縁部１４５がある。

図１のＢは、複数の誘電体層１６１〜１６３、１７１〜１７２で挟まれた複数の導電層１５１〜１５６を備える別の多層ＰＣＢ２００、及びビア構造１９０を示す。ビア１９０はまた、２つのめっきされた導電部１９１及び１９２を備えるが、これら２つのめっき部の間には、図１のＡのものよりも大きい電気的絶縁部１９５がある。

電気的絶縁部１４５及び１９５は、異なる厚さのめっきレジスト層１４３及び１９３を使用して作製される。

図１のＡのような比較的薄いめっきレジスト層１４３を使用することの欠点は、特に高電圧の電子装置において、２つのめっき部１４１及び１４２間の距離が、有効な絶縁距離を達成するには不十分であり得ることである。

図１のＢのような厚いめっきレジスト層１９３の欠点は、誘電体層に開口部をミリングすることなど、ＰＣＢが、厚いめっきレジスト層１９３が適用可能となる前に幾つかの付加的な準備段階を必要とし、製造プロセスがさらなる労力を要することである。

このような背景において、上述の欠点のうちの少なくとも幾つかを解消することが目的とされる。

ビア構造の２つの導電部の間に前記ビア構造の電気的絶縁部を作製するために、少なくとも１つの誘電体層によって分離された、ＰＣＢ内の２つのめっきレジスト層を使用することにより、ビア構造をパーティショニングする、改良法によって、この目的は達成される。

この改良法を使用する利点の１つは、ビア用の孔をあける際に、１つの穿孔工程のみを要することである。耐性を高めるためのバックドリルや、遂次構成の各々に別個の穿孔を伴う、連続的な積層が不要となる。

もう１つの利点は、２つの（又はそれよりも多い）めっきレジスト層を使用することにより、ビアの任意のサイズの導電部及び絶縁／非導電部が作成でき、回路設計がより柔軟となることである。

この方法により、同じタイプ及び厚さのめっきレジスト層を使用して、ビア内に異なるサイズの非導電部を作成することができる。このことは、製造プロセスを簡略化し、異なる厚さのめっきレジスト層を在庫として保持する必要がなくなるというさらなる利点を有する。

本発明の実施形態は、好ましい実施形態と添付図面の参照によってさらに詳細に記述される。

パーティショニングされたビア構造を示すブロック図である。 ＰＣＢと、ＰＣＢ内に改善されたビア構造を作製するための方法ステップとを示すブロック図である。 ＰＣＢと、ＰＣＢ内に改善されたビア構造を作製するための方法ステップとを示すブロック図である。 改善されたビア構造の、他の実施形態を示すブロック図である。 改善されたビア構造の、他の実施形態を示すブロック図である。 改善されたビア構造を作製するための方法ステップを示すフロー図である。

図２のＡ、図２のＢ、図３及び図６では、改善されたビア構造を作製するための方法の実施形態が示されている。図２のＡは、同一のＰＣＢ２００に適用される方法の４つのステップを示す。ＰＣＢ２００は、複数の導電層（通常は銅層）２０１〜２０８を有し、銅層２０１〜２０８間には、それぞれプリプレグ層２１１〜２１４及びラミネート層２２１〜２２３として、誘電体層が挟まれている。プリプレグは、ｐｒｅ ｉｍｐｒｅｇｎａｔｅｄ（予め含浸された）という意味の略語であり、樹脂結合剤に含浸された繊維織布である。

ステップ１（図６に示す）で、積層の前に、ラミネート２２１〜２２３上の銅層２０３〜２０６上の所定の位置に、少なくとも２つの島状の（ｉｓｌａｎｄｓ ｏｆ）めっきレジスト層２３１〜２３４が付加される。

めっきレジスト層は、ラミネート上に直接付加され得る（図２のＡに図示せず）。ステップ２（図６に示す）に示すように、積層プロセスで、島状のめっきレジスト層は、プリプレグ層２１２及び２１３内に埋め込まれる。ステップ３（図６に示す）で、ＰＣＢ２００に、銅層２０１〜２０８及びめっきレジスト層２３１〜２３４を貫通してスルーホール２４０が穿孔される。ステップ４（図６に示す）で、且つめっきの前に、ＰＣＢ２００をシード触媒浴内に配置することによって、化学銅の薄層２５１がスルーホール２４０の内側に付加される。この薄層２５１が、図２のＢの位置２５２及び２５３に見られるように、めっきレジスト層２３１〜２３４を除く、スルーホール２４０の内部の全体に密着する。ステップ５（図３及び図６に示す）で、ＰＣＢが電解銅めっき浴内に配置される。２つのめっきレジスト層２３１及び２３２の間に位置する化学銅の薄層２５１の部分２５４、並びに、２つのめっきレジスト層２３３及び２３４の間に位置する部分２５５は、他の導電層から電気的に絶縁されているので、この電解めっきプロセス中、これらの部分では銅はめっきされない。スルーホール２４０の銅めっき後、部分２５４及び２５５に残存している薄い銅層は、マイクロエッチング（又はこれと同等の後処理工程）によって除去される。ステップ６（図６に示す）で、３つの導電部３０１〜３０３並びに２つの非導電部２５４及び２５５を備えた、得られたビア構造が見られ、ここで、非導電部２５４及び２５５は、１つの薄いめっきレジスト層のみを使用する場合よりも大幅に大きな絶縁距離を有する。

図２のＡ、図２のＢ及び図３に示す実施形態では、めっきレジスト層２３１及び２３２が同じプリプレグ層２１２に埋め込まれる。この改良法は、この構成に限定されない。図４は、複数の銅層４０１〜４０７並びに誘電体層４１１〜４１３及び４２１〜４２３を有する、ＰＣＢ４００の実施形態を示す。ＰＣＢ４００において、めっきレジスト層４３１及び４３２は、異なるプリプレグ層４１２及び４１３に、互いから離れて埋め込まれ、この場合、非導電部４５１はより大きくなる。

この改良法は、スルーホールビアの作製のみに限定されず、ブラインドビアや同じビア構造内で異なる径を有するビアにも、応用可能である。後者の例が図５に示されている。図５で、ＰＣＢ５００のビア構造は、異なる径を有する２つのビア部分５３０、５３５に分割されている。より狭いビア部分５３０は、上述と同じ方式で、２つのめっきレジスト層５４１、５４２を使用して、より広いビア部分５３５から電気的に絶縁されている。より広いビア部分５３５は、ステップ４におけるシード触媒浴の前に、より大きいドリルでバックドリルするという追加のステップによって作製される。得られた、より広いビア部分５３５のめっき部５４６は、例えば、ＰＣＢ５００に部品を実装するために使用され得る。より狭いビア部分５３０のめっき部５４５は、より広いビア部分５３５のめっき部５４６から絶縁されるので、ＰＣＢ５００における他の導電層間の導電に使用できる。

これら実施形態は、少なくとも１つのマイクロプロセッサ、コンピュータ可読指令を含むコンピュータ可読媒体をさらに含む装置に実装可能であり、少なくとも１つのマイクロプロセッサによって実行される場合、このコンピュータ可読指令は、本明細書に記載の方法を実施するために製造設備を制御するように構成される。実施形態は、デジタル電子回路、コンピュータハードウェア、ファームウェア、ソフトウェア、又はこれらの組み合わせにおいても実施可能である。このコンピュータプログラム指令を実施するのに適した記憶デバイスは、データ処理システムをプログラム可能な信号や、ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュデバイスなどの半導体メモリデバイス、磁気ディスク（固定式、フロッピー、及び着脱可能式）、テープなどの他の磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、及びＢｌｕ−ｒａｙディスクなどの光学媒体、並びに、磁気光学デバイスを含むがこれらに限定されない、すべての形態の非揮発性メモリを含む。上述のいずれも、特別に設計された特定用途集積回路（ＡＳＩＣ）もしくは適切にプログラムされたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）によって補完される又はこれらに組み込まれ得る。

Claims (8)

1. ビア内の２つの導電部間に電気的絶縁部を作製するように、多層プリント基板（２００）において前記ビアをパーティショニングする方法であって、
   少なくとも１つの島状の第１のめっきレジスト層（２３３）を、第１の導電層（２０５）及び第１の誘電体層（２２２）を備える第１の層構造上に配置すること（１）、並びに、少なくとも１つの島状の第２のめっきレジスト層（２３４）を、第２の導電層（２０６）及び第２の誘電体層（２２３）を備える第２の層構造上に配置するステップ（１）、
   前記第１の層構造及び第２の層構造を、前記島状の第１のめっきレジスト層（２３３）及び前記島状の第２のめっきレジスト層（２３４）が、少なくとも１つの第３の誘電体層（２１３）内に埋め込まれることになるように適合される、前記少なくとも１つの第３の誘電体層（２１３）を備える、第３の中間層構造と、積層するステップ（２）、
   第１の孔（２４０）が前記島状の第１のめっきレジスト層（２３３）及び前記島状の第２のめっきレジスト層（２３４）を貫通するように、前記多層プリント基板（２００）に前記第１の孔（２４０）を穿孔するステップ（３）、
   前記第１及び第２のめっきレジスト層（２３３、２３４）を備える部分（２５２、２５３）を除く前記第１の孔（２４０）の内部に、銅が配置されるように、前記多層プリント基板（２００）を銅シード触媒浴内に配置するステップ（４）、
   前記第１及び第２のめっきレジスト層（２３３、２３４）を備える部分（２５２、２５３）を除き、且つ、前記少なくとも１つの第３の誘電体層（２１３）の部分（２５５）を除く、前記第１の孔（２４０）の内部に、追加の銅が配置されるように、前記多層プリント基板（２００）を、前記第１の孔（２４０）の前記少なくとも１つの第３の誘電体層部分（２５５）上に配置された銅が、前記第１の導電層（２０５）及び前記第２の導電層（２０６）から電気的に絶縁される、電解銅めっき浴内に配置するステップ（５）、
   前記第１の孔（２４０）の前記少なくとも１つの第３の誘電体層部分（２５５）に配置された銅を除去するステップ（６）
   を含む、方法。
2. 前記第１の孔（２４０）の前記少なくとも１つの第３の誘電体層部分（２５５）から銅を除去するステップ（６）は、マイクロエッチングによって実施される、請求項１に記載の方法。
3. 前記少なくとも１つの第３の誘電体層（２１３）は、前記島状の第１のめっきレジスト層（２３３）及び前記島状の第２のめっきレジスト層（２３４）を埋め込むように適合される、含浸された繊維織布で作製される、請求項１又は２に記載の方法。
4. 前記第１の孔（２４０）は、前記多層プリント基板（２００）に部分的に貫入する、請求項１から３のいずれか一項に記載の方法。
5. 前記第１の孔（２４０）は、前記多層プリント基板（２００）を貫通するスルーホールである、請求項１から３のいずれか一項に記載の方法。
6. 前記第１の孔を穿孔するステップ（３）は、異なる径を有する、前記ビアの２つの部分（５３０、５３５）を作製するように、前記多層プリント基板の反対側からより大きいドリルで穿孔する追加のステップを含み、
   前記２つの部分（５３０、５３５）が、前記第１のめっきレジスト層（５４１）と前記第２のめっきレジスト層（５４２）との間の位置で、互いと繋がる、
   請求項５に記載の方法。
7. 少なくとも１つのマイクロプロセッサ、並びに、前記少なくとも１つのマイクロプロセッサによって実行される場合に、請求項１から６のいずれか一項に記載の方法ステップを実施するために製造設備を制御するように構成される、コンピュータ可読指令を含むコンピュータ可読媒体を備える、装置。
8. ビア内の２つの導電部間に電気的絶縁部を有する、少なくとも１つの前記ビアを備える多層プリント基板（２００）であって、前記少なくとも１つのビアが、請求項１から６のいずれか一項に記載の方法に従って作製される、多層プリント基板（２００）。

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