KR101748507B1 - 인쇄 회로 기판 내의 비어 구조의 선택적인 구획화 - Google Patents

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Abstract

본 명세서의 본 실시형태는 다층 인쇄 회로 기판(200) 내의 비어를 선택적으로 구획화하는 방법으로서, 상기 비어 내의 2개의 전기적으로 도전성인 부분 사이에서 전기적으로 절연하는 부분을 생성하기 위한 것이다. 본 방법은, 비어를 위해 홀을 드릴링하기 전에, 비어의 전기적으로 절연된 부분의 원하는 길이에 대응하는 서로로부터의 거리에서 도금 레지스트 층(233, 234)을 인쇄 회로 기판(200)에 라미네이팅한다. 드릴링 후, 전기적으로 절연하는 부분을 생성하기 위해서 바람직하지 않은 구리를 제거하는 단계가 수반되는 2개의 다른 처리 단계에서, 구리가 비어(240)의 내부의 선택된 부분에 부가된다.

Description

인쇄 회로 기판 내의 비어 구조의 선택적인 구획화{SELECTIVE PARTITIONING OF VIA STRUCTURES IN PRINTED CIRCUIT BOARDS}
본 명세서의 실시형태는 인쇄 회로 기판 내의 비어 구조의 선택적인 구획화를 위한 방법과 관련된다.
다층 인쇄 회로 기판 PCB 내의 다른 도전성 층 사이에서, 신호가 진행하도록 허용하기 위해서, 도금된 비어 구조(plated via structures)가 사용된다. 흔히 도금은 비어의 전체 내부 표면에 대해서 수행되지만, PCB 내에서 도전성 층의 더 효과적인 사용을 위해 도금은 동일한 비어 내의 소정 부분에서 선택적으로 수행될 수 있다.
도 1A 및 1B는 특허 출원 US 2006/199390 A1에서 공지된 2개의 예의 비어 구조의 선택적인 구획화를 도시한다.
도 1A는, 복수의 유전 층(111-113, 121-122)과 샌드위치된 복수의 도전성 층(101-106)을 갖는 다층 PCB(100)를 도시한다. 도 1A는 또한 PCB(100) 내의 비어 구조(140)를 도시한다. 비어(140)는 2개의 도금된 전기적으로 도전성 부분(141 및 142)을 포함하여 구성되고, 2개의 도금된 부분 사이가 전기적으로 절연하는 부분(145)이다.
도 1B는 복수의 유전 층(161-163, 171-172)과 샌드위치된 복수의 도전성 층(151-156) 및 비어 구조(190)를 갖는 다른 다층 PCB(200)를 도시한다. 비어(190)는 또한 2개의 도금된 도전성 부분(191 및 192)을 포함하여 구성되지만, 2개의 도금된 부분 사이가 도 1A보다 큰 전기적으로 절연하는 부분(195)이다.
전기적으로 차폐된 부분(145 및 195)은 다른 두께의 도금 레지스터 층(143 및 193)을 사용함으로써 생산된다.
도 1A에서와 같이 상대적으로 얇은 도금 레지스터 층(143)을 사용하는 단점은, 2개의 도금된 부분(141 및 142) 사이의 거리가, 특히 고 전압 전자 장치에 대해서 유효한 절연 거리를 달성하기 위해서 불충분하게 될 수 있는 것이다.
삭제
도 1B에서와 같이 두꺼운 도금 레지스트 층(193)을 갖는 단점은, PCB가 두꺼운 도금 레지스트 층(193)이 적용될 수 있기 전에 유전 층 내에 밀링 개방 부분과 같은, 다수의 부가적인 준비 단계를 요구함에 따라, 제조 처리가 더 집중적인 작업이 되는 것이다.
US 특허 출원 2012/234587는 비어 내의 2개의 전기적으로 도전성인 부분 사이에 전기적으로 절연하는 부분을 생성하기 위해서, 도전성 층 및 절연 층을 포함하여 구성되는 다층 인쇄 회로 내에 비어를 구획화하기 위한 방법의 실시형태를 개시한다(도 16). 비어 내의 전기적으로 절연하는 부분의 사이즈는, 절연하는 층의 두께로 제한된다.
일본 특허 출원 JP 2002 026522, US 특허 출원 2003/121699 및 US 특허 6,541,712는 유사한 방법을 개시하는데, 다시 비어 내의 결과의 전기적으로 절연하는 부분의 사이즈는, 단일 도금 레지스트 층 또는 절연하는 층의 두께로 제한된다.
상기된 배경에 따라서, 본 발명은, 상기 언급된 적어도 몇몇 단점을 회피하는 것을 목적으로 한다.
본 목적은, 상기 비어 구조의 2개의 전기적으로 도전성인 부분 사이에서 비어 구조의 전기적으로 절연하는 부분을 생성하기 위해서, 적어도 하나의 유전 층에 의해 분리된 PCB 내의 2개의 도금 레지스트 층을 사용함으로써 비어 구조를 구획하기 위한 개선된 방법에 의해 달성된다.
개선된 방법을 사용하는 하나의 장점은, 한 드릴링 동작만이 비어를 위해 홀을 드릴링할 때 필요한 것이다. 각각 후속하는 구성을 위해 분리된 드릴링으로 높은 공차의 배후 드릴링 또는 후속하는 라미네이션을 할 필요가 없게 된다.
다른 장점은, 2개의(또는 이상의) 도금 레지스트 층을 사용해서, 비어의 임의 사이즈의 도전성 부분 및 절연하는/비도전성 부분이 생성될 수 있어, 더 유연한 회로 설계를 허용하는 것이다.
본 방법은, 도금 레지스트 층의 동일한 타입 및 두께를 사용해서 비어 내에서 다른 사이즈의 비도전성 부분을 생성하도록 허용하는 것이다. 이는, 제조 처리를 단순화하는 부가적인 장점을 갖고, 적층체 내에서 다른 두께를 갖는 도금 레지스트 층을 유지할 필요가 없는 것이다.
본 발명 실시형태는 바람직한 실시형태 및 첨부 도면을 참조로 이하 기술된다.
도 1A 및 1B는 구획된 비어 구조를 도시하는 블록도.
도 2A, 2B 및 3은 PCB 및 상기 PCB 내에 개선된 비어 구조를 생성하기 위한 방법 단계를 도시하는 블록도.
도 4 및 5는 개선된 비어 구조의 다른 실시형태를 도시하는 블록도.
도 6은 개선된 비어 구조를 생성하기 위한 방법 단계를 도시하는 흐름도.
개선된 비어 구조를 생성하기 위한 방법의 실시형태가 도 2A, 2B, 3 및 6에 도시된다. 도 2A는 하나인 동일한 PCB(200) 상에 적용된 방법의 4개의 단계를 도시한다. PCB(200)는 복수의 도전성 층(정상적으로 구리 층)(201-208)을 갖고, 프리프레그 층(211-214)으로서의 유전 층 및 라미네이트 층(221-223) 각각이 구리 층(201-208) 사이에서 샌드위치된다. 사전 함침된(pre impregnated)에 대한 약어인 프리프레그(prepreg)는 수지 접착제로 함침된 파이버 위브(fiber weave)이다.
라미네이션 전에, 적어도 2개의 도금 레지스트 층(231-234)의 섬이, 단계 1에서, 라미네이트 층(221-223) 상의 구리 층(203-206) 상의 사전 결정된 장소에 부가된다(도 6에 나타낸 바와 같이).
또한, 도금 레지스트 층은 라미네이트 층 상에 직접 부가된다(도 2A에서 도시 생략). 라미네이션 처리에서, 도금 레지스트 층의 섬은 단계 2에서 나타낸 바와 같이 프리프레그 층(212 및 213) 내에 매립된다(도 6에 나타낸 바와 같이). 단계 3에서(도 6에 나타낸 바와 같이), 관통 홀(240)은 구리 층(201-208) 및 도금 레지스트 층(231-234)을 통해 PCB(200) 내로 드릴링된다. 단계 4에서(도 6에 나타낸 바와 같이) 및 도금 전에, PCB(200)가 시드 촉매 배스(seed catalyzing bath) 내에 위치함으로써, 화학적 구리의 얇은 층(251)이 관통 홀(240)의 내측에 부가된다. 이 얇은 층(251)은, 도 2B의 위치(252 및 253)에 나타낸 바와 같이, 도금 레지스트 층(231-234)을 제외하고 관통 홀(240)의 모든 내부 부분에 고착된다. 단계 5에서(도 3 및 6에 나타낸 바와 같이), PCB는 전해 구리 도금 배스(electrolytic plating bath) 내에 위치된다. 2개의 도금 레지스트 층(231 및 232) 사이에 위치된 화학적 구리 얇은 층(251)의 부분(254) 및 2개의 도금 레지스트 층(233 및 234) 사이에 위치된 부분(255)은 다른 도전성 층으로부터 전기적으로 절연되고, 전해 도금 처리 동안 이들 부분 상에 도금된 구리는 없다. 관통 홀(240)의 구리 도금 후, 부분(254 및 255) 상에 남은 얇은 구리 층은 마이크로 에칭(또는 동등한 후 처리 동작)을 사용해서 제거된다. 3개의 도전성 부분(301-303) 및 2개의 비도전성 부분(254 및 255)을 갖고, 비도전성 부분(254 및 255)이 얇은 도금 레지스트 층만을 사용할 때보다 상당히 큰 절연 거리를 갖는, 결과의 비어 구조가 단계 6에 보인다(도 6에 나타낸 바와 같이).
도 2A, 2B 및 3에 도시한 실시형태에 있어서, 도금 레지스트 층(231 및 232)은 동일한 프리프레그 층(212) 내에 매립된다. 개선된 방법은 이 구성에 제한되지 않는다. 도 4는 복수의 구리 층(401-407) 및 유전 층(411-413 및 421-423)을 갖는 PCB(400)의 실시형태를 도시한다. PCB(400)에 있어서, 도금 레지스트 층(431 및 432)은 서로 이격된 다른 프리프레그 층(412 및 413) 내에 매립되고, 여기서 비도전성 부분(451)은 더 크게 된다.
개선된 방법은 관통 홀 비어를 생산하는 것에 제한되지 않고, 동일한 비어 구조 내에서 다른 직경을 갖는 블라인드 비어(blind via) 또는 비어에 적용될 수도 있다. 후자의 예는 도 5에 도시된다. 도 5에 있어서, PCB(500) 내의 비어 구조는 다른 직경을 갖는 2개의 비어 부분(530, 535)으로 분할된다. 더 좁은 비어 부분(530)은 2개의 도금 레지스트 층(541,542)을 사용함으로써, 상기된 바와 동일한 방식으로 더 넓은 비어 부분(535)으로부터 전기적으로 절연된다. 더 넓은 비어 부분(535)은, 단계 4에서 시드 촉매 배스 전에, 더 큰 드릴에 의한 배후 드릴링(drilling)의 부가적인 단계에 의해 생성된다. 더 넓은 비어 부분(535)의 결과의 도금된 부분(546)은, 예를 들어 PCB(500)에 대해서 컴포넌트를 탑재하기 위해 사용된다. 더 좁은 비어 부분(530)의 도금된 부분(545)이 더 넓은 비어 부분(535)의 도금된 부분(546)으로부터 절연됨에 따라, 이는, PCB(500) 내의 다른 도전성 층 사이의 도전성 전류에 대해서 사용될 수 있다.
본 실시형태는, 적어도 하나의 마이크로프로세서 및 컴퓨터-판독가능한 명령을 포함하는 컴퓨터-판독가능한 매체를 포함하여 구성되는 장치로 구현되는데, 적어도 하나의 마이크로프로세서에 의해 실행될 때, 컴퓨터-판독가능한 명령들이 본 명세서에 기술된 방법을 수행하기 위해서 제작 장비를 제어하도록 구성된다. 실시형태들은, 또한 컴퓨터 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합으로, 디지털 전자 회로로 구현될 수 있다. 컴퓨터 프로그램 명령을 채용하기 적합한 스토리지 장치는, 데이터 처리 시스템을 프로그래밍할 수 있는 신호를 포함하는데, 이에 제한하지 않지만, EPROM, EEPROM 및 플래시 장치와 같은 반도체 메모리 장치; 자기 디스크(픽스드(fixed), 플로피 및 제거 가능한); 테이프와 같은 다른 자기 매체; CD-ROM, DVD-ROM 및 블루-레이 디스크와 같은 광학 매체; 및 자기-광학 장치를 포함하는 모든 형태의 비휘발성 메모리를 포함한다. 소정의 상기의 것은, 특정하게 설계된 ASIC(application-specific integrated circuits) 또는 적합하게 프로그램된 FPGA(field programmable gate arrays)에 의해 또는 통합해서 공급될 수 있다.
200 - 다층 인쇄 회로 기판,
233 - 제1도금 레지스트 층,
205 - 제1도전성 층,
222 - 제1유전 층,
233, 234 - 제1 및 제2도금 레지스트 층.

Claims (15)

  1. 비어 내의 2개의 전기적으로 도전성인 부분 사이에서 전기적으로 절연하는 부분을 생성하기 위해서, 다층 인쇄 회로 기판(200) 내의 비어를 구획화하는 방법으로서:
    - 적어도 하나의 섬 형상의 제1도금 레지스트 층(233)을 제1도전성 층(205) 및 제1유전 층(222)을 포함하여 구성되는 제1층의 구조 상에 위치(1)시키고, 적어도 하나의 섬 형상의 제2도금 레지스트 층(234)을 제2도전성 층(206) 및 제2유전 층(223)을 포함하여 구성되는 제2층의 구조 상에 위치(1)시키는 단계와;
    - 섬 형상의 제1 및 제2도금 레지스트 층(233, 234)이 적어도 하나의 제3유전 층(213) 내에 매립되게 적용된 적어도 하나의 제3유전 층(213)를 포함하여 구성되는 제3중간 층의 구조와 함께 제1 및 제2층의 구조를 라미네이팅(2)하는 단계와;
    - 제1홀(240)이 제1 및 제2도금 레지스트 층(233, 234)의 섬을 통과하게, 다층 인쇄 회로 기판(200) 내에 제1홀(240)을 드릴링(3)하는 단계와;
    - 구리가 제1 및 제2도금 레지스트 층(233, 234)을 갖는 부분(252, 253)을 제외하고 제1홀(240)의 내부에 위치되게, 상기 다층 인쇄 회로 기판(200)을 구리 시드 촉매 배스 내에 위치(4)시키는 단계와;
    - 제1 및 제2도금 레지스트 층(233, 234)을 갖는 부분(252, 253)을 제외하고 및 적어도 하나의 제3유전 층(213)의 부분(255)을 제외하고 제1홀(240)의 내부 상에 부가적인 구리가 위치되게, 제1홀(240)의 적어도 하나의 제3유전 층 부분(255) 상에 위치된 구리가 제1 및 제2도전성 층(205, 206)으로부터 전기적으로 절연되는, 전해 구리 도금 배스 내에 다층 인쇄 회로 기판(200)을 위치(5)시키는 단계와;
    - 제1홀(240)의 적어도 하나의 제3유전 층 부분(255) 상에 위치된 구리를 제거(6)하는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    제1홀(240)의 적어도 하나의 제3유전 층 부분(255) 상에 위치된 구리를 제거(6)하는 단계가 마이크로 에칭에 의해 수행되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    적어도 하나의 제3유전 층(213)이 제1 및 제2도금 레지스트 층(233, 234)의 섬을 매립하도록 적용된 함침 파이버 위브로 만들어지는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    제1홀(240)이 다층 인쇄 회로 기판(200)을 부분적으로 관통하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    제1홀(240)이 다층 인쇄 회로 기판(200)을 통한 관통 홀인 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    제1홀을 드릴링(3)하는 단계는, 다른 직경을 갖는 비어의 2개의 부분(530, 535)을 생성하기 위해서 인쇄 회로 기판(500)의 반대 측면으로부터 더 큰 드릴로 드릴링하는 부가적인 단계를 포함하여 구성되고, 2개의 비어 부분(530, 535)은 제1 및 제2도금 레지스트 층(541, 542) 사이의 위치에서 서로 만나는 것을 특징으로 하는 방법.
  7. 적어도 하나의 마이크로프로세서 및 컴퓨터-판독가능한 명령을 포함하는 컴퓨터-판독가능한 매체를 포함하여 구성되는 장치로서,
    적어도 하나의 마이크로프로세서에 의해 실행될 때, 컴퓨터-판독가능한 명령들이 청구항 제1항 내지 제6항 중 어느 하나에 기술된 방법 단계를 수행하기 위해서 제작 장비를 제어하도록 구성된 것을 특징으로 하는 장치.
  8. 다층 인쇄 회로 기판(200)으로서,
    비어(240) 내의 2개의 전기적으로 도전성인 부분 사이에 전기적으로 절연하는 부분을 갖는 적어도 하나의 비어(240)를 갖고, 상기 적어도 하나의 비어가 청구항 제1항 내지 제6항 중 어느 하나에 기술된 방법 단계에 따라 생성되는 것을 특징으로 하는 다층 인쇄 회로 기판.
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