JP5907514B2

JP5907514B2 - プロセス変動および電源変調の正確なバイアス追跡

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Publication number: JP5907514B2
Application number: JP2013545532A
Authority: JP
Inventors: ブーンレオンポー; クマールクリシュナサミマニアムヌンタ
Original assignee: マーベルワールドトレードリミテッド
Priority date: 2010-12-23
Filing date: 2011-12-20
Publication date: 2016-04-26
Anticipated expiration: 2031-12-20
Also published as: CN103270465A; KR101761308B1; EP2656163A2; CN103270465B; US8878612B2; JP2014502119A; US20130300506A1; US8514023B2; WO2012085685A8; WO2012085685A2; US20120161876A1; WO2012085685A3; KR20130130764A

Description

本発明の実施形態は、一般的に、カレントミラー回路に関し、本発明の実施形態は、特に、カレントミラー回路におけるプロセス変動および電源変調の正確なバイアス追跡に関する。

[関連出願の相互参照]
本願は、２０１０年１２月２３日出願のＬｅｏｎｇらによる米国仮出願第６１／４２６，７４０号、発明の名称「プロセス変動および電源変調の正確なバイアス追跡」の利益および優先権を主張し、その全体をあらゆる目的において本明細書に参照として組み込む。

特段明記しない限り、本項目に記載するアプローチは、本願特許請求の範囲に対する先行技術ではなく、本稿目に含めることによって先行技術と自認するものではない。

カレントミラーは、回路における一つのブランチの電流を、回路の別のブランチの電流を制御することによりコピーして、回路の負荷の変動によらず、回路の出力電流が一定となるように構成された回路である。コピーされている電流は、ＤＣ源用であってもＡＣ源用であってもよい。カレントミラーは、電力増幅等の多様な用途で利用されている。増幅器は、ＲＦ信号を受信し、ＲＦ信号の電力を増幅するよう構成されている場合がある。ＲＦ信号を増幅された電力で正確に再現するべく、電力増幅器の電流が一定となるように、電力増幅器をカレントミラーでバイアスする。

図１は、周知のカレントミラー１００の簡略図である。カレントミラーは、バイアスブランチ１０５および電力増幅器（ＰＡ）コア１１０を備える。バイアスブランチ１０５は、トランジスタＭ１およびＭ３を直列に有し、ＰＡコアは、トランジスタＭ２およびＭ４を直列に有する。カレントミラーのトランジスタは、ＭＯＳＦＥＴである。便宜的に、トランジスタＭ１、Ｍ２、Ｍ３、およびＭ４を、頭に「トランジスタ」を付けずに、それぞれ、Ｍ１、Ｍ２、Ｍ３、およびＭ４と呼ぶ場合がある。Ｍ１およびＭ２は、ソースが電源Ｖｄｄに接続されており、Ｍ１は、制御電流源１１２を介してＶｄｄに接続され、Ｍ２は、インダクタ１１５を介してＶｄｄに接続されている。Ｍ１のソースおよびゲートは互いに接続され、Ｍ２をバイアスするべくＭ２のゲートに接続されるゲート−ソース間ノードを規定している。第１Ｖｏｕｔ１ノードが、インダクタ１１５とＭ２のソースとの間に配置されている。

Ｍ３およびＭ４は、ドレインがグラウンドに接続され、Ｍ４のドレインは、インダクタ１２０を介してグラウンドに接続される。Ｍ３のドレインおよびゲートは互いに接続され、Ｍ４をバイアスするべくＭ４のゲートに接続されるゲート−ドレイン間ノードを規定している。第２Ｖｏｕｔ２ノードがインダクタ１２０とＭ４のドレインとの間に配置されている。Ｍ１およびＭ３は、Ｖｄｄの分圧器として機能し、Ｍ１とＭ３との間のノードＸは、Ｖｄｄ／２となるべきである。同様に、Ｍ２およびＭ４は、分圧器として機能し、ノードＹの電圧は、同じくＶｄｄ／２となるべきである。ノードＹは、ＰＡコアへのＡＣ入力の入力ノードである。

カレントミラー１００が正確に電流マッピングを行うには、Ｍ１とＭ３との間のノードＸの電圧が、Ｍ２とＭ４との間のノードＹの電圧を追跡しなければならない。しかし、ノードＸの電圧は、不確定的である。ノードＸの電圧の不確定的性質により、ノードＹは、Ｖｄｄ／２を上回ったり下回ったりすることになり、カレントミラーリングが生じ、ＰＡコアの線形性範囲が生じる。

本発明の一実施形態によると、カレントミラーは、電力増幅器コアに結合されたバイアスブランチを備える。バイアスブランチは、電圧源とグラウンドとの間に直列に構成された第１および第２のトランジスタと、電圧源とグラウンドとの間に結合された分圧器とを有する。バイアスブランチは、分圧器の分圧並びに第１および第２のトランジスタの間のノードの電圧を入力として受けるオペアンプをさらに有する。オペアンプは、ノードの電圧が分圧より上下した場合に、ノードが分圧まで近づけられるように第２のトランジスタのゲートを駆動する。電力増幅器コアは、電圧源とグラウンドとの間に直列に構成された第３および第４のトランジスタを有する。第１のトランジスタのゲートと第３のトランジスタのゲートとは結合される。第２のトランジスタのゲートと第４のトランジスタのゲートとは結合される、

特定的な実施形態によると、第１および第２のトランジスタは、第３および第４のトランジスタに対して相補的である。

別の特定的な実施形態によると、分圧は、電圧源の電圧を２で割ったものである。

別の特定的な実施形態によると、分圧器は、第１、第２、および第３の抵抗を直列に含み、第１の抵抗は電圧源に結合され、第３の抵抗はグラウンドに結合され、第２の抵抗は第１および第３の抵抗の間に結合される。第１のトランジスタの第１および第２のソース−ドレイン領域は、電圧源および第２のトランジスタの第１のソース−ドレイン領域にそれぞれ結合される。第２のトランジスタの第２のソース−ドレイン領域はグラウンドに結合される。バイアスブランチは、第１のトランジスタの第１のソース−ドレイン領域に結合された第１の入力、第１の抵抗と第２の抵抗との間の分圧器に結合され、電圧源の第２の分圧を受ける第２の入力を含む第２のオペアンプをさらに有する。第２のオペアンプは、第２のノードの第２の電圧が第２の分圧より上下した場合に、第２のノードが第２の分圧まで近づけられるように、第１のトランジスタのゲートを駆動する出力をさらに含む。

別の特定的な実施形態によると、バイアスブランチは、第１のトランジスタの第１のソース−ドレイン領域とゲートとの間に配置された結合コンデンサをさらに有する。

別の特定的な実施形態によると、カレントミラーは、第１のトランジスタのゲートと第３のトランジスタのゲートとの間に結合された第１のバイアス抵抗と、第２のトランジスタのゲートと第４のトランジスタのゲートとの間に結合された第２のバイアス抵抗とをさらに備える。

別の特定的な実施形態によると、カレントミラーは、第１のバイアス抵抗の互いに反対側の端に結合された第１および第２のコンデンサと、第２のバイアス抵抗の互いに反対側の単に結合された第３および第４のコンデンサとをさらに備える。

別の特定的な実施形態によると、第１、第２、第３、および第４のコンデンサは、カレントミラーの入力ノードをカレントミラーの出力ノードから分離する。

別の特定的な実施形態によると、第３および第４のトランジスタの間のノードは、ＡＣ信号を受信する入力ノードである。第１のインダクタと第３のトランジスタとの間のノードは、第１の出力ノードである。第２のインダクタと第４のトランジスタとの間のノードは、第２の出力ノードである。

別の特定的な実施形態によると、バイアスブランチは、電圧源と第１のトランジスタの第１のソース−ドレイン領域との間に結合された制御電流源をさらに有し、電力増幅器コアは、バイアスブランチに供給された制御電流源からの電流をミラーリングする。

別の特定的な実施形態によると、バイアスブランチは、制御電流源と第１のトランジスタの第１のソース−ドレイン領域との間に結合された第５のトランジスタと、グラウンドと第２のトランジスタの第１のソース−ドレイン領域との間に結合された第６のトランジスタとをさらに有する。ＰＡコアは、第１のインダクタと第３のトランジスタの第１のソース−ドレイン領域との間に結合された第７のトランジスタと、グラウンドと第４のトランジスタの第１のソース−ドレイン領域との間に結合された第８のトランジスタとをさらに有する。第５および第７のトランジスタのゲートは、第１のバイアス電圧源に結合され、第６および第８のトランジスタのゲートは、互いと、第２のバイアス電圧源とに結合される。

別の特定的な実施形態によると、第５、第６、第７、および第８のトランジスタは、カレントミラーの入力をカレントミラーの出力から分離する。

別の特定的な実施形態によると、カレントミラーは、第５のトランジスタのゲートと第７のトランジスタのゲートとの間に結合された第１の抵抗と、第２のトランジスタのゲートと第４のトランジスタのゲートとの間に結合された第２の抵抗とをさらに備える。

別の特定的な実施形態によると、カレントミラーは、第１の抵抗の互いに反対側の端部に結合された第１および第２のコンデンサと、第２の抵抗の互いに反対側の端に結合された第３および第４のコンデンサとをさらに備える。

別の実施形態によると、カレントミラーのノード電圧を制御する方法は、カレントミラーのバイアスブランチを形成する第１および第２のトランジスタの間のノードにおける第１のノード電圧に基準電圧を比較する段階と、基準電圧と第１のノード電圧との差を表す電圧信号を生成する段階とを備える。方法は、電圧信号を第１のトランジスタのゲートに印加して第１のノード電圧を確定的な電圧まで駆動する段階をさらに備える。

特定的な実施形態によると、確定的な電圧は、基準電圧である。

別の特定的な実施形態によると、本方法は、一セットの抵抗を介して電源電圧を分圧して基準電圧を生成する段階をさらに備える。

別の特定的な実施形態によると、本方法は、第２のトランジスタと電圧源との間のノードにおける第２のノード電圧に第２の基準電圧を比較する段階と、第２の基準電圧と第２のノード電圧との差を表す第２の電圧信号を生成する段階とをさらに備える。本方法は、第２の電圧信号を第２のトランジスタのゲートに印加して第２のノード電圧を第２の確定的な電圧まで駆動する段階をさらに備える。

別の特定的な実施形態によると、第２の確定的な電圧は、第２の基準電圧である。

別の特定的な実施形態によると、本方法は、一セットの抵抗を介して電源電圧を分圧して第２の基準電圧を生成する段階をさらに備え、第１の基準電圧は、第２の基準電圧より低い。

以下に詳細な記載および添付の図面では、本発明の特性および利点についての詳細な理解が提示される。

周知のカレントミラーの簡略図である。

本発明の一実施形態に係るカレントミラーの簡略図である。

本発明の別の実施形態に係るカレントミラーの簡略図である。

本発明のさらに別の実施形態に係るカレントミラーの簡略図である。

本明細書には、カレントミラーの回路実施形態と、カレントミラーがプロセス変動および電源変調を実質的に正確にバイアスス遺跡するためのカレントミラーの回路動作方法とを記載する。正確なバイアス追跡により、カレントミラーリングと、ひいてはカレントミラーの線形性範囲とが改善される。それにより、本発明の実施形態に係るカレントミラーが受信する信号は、比較的正確かつ予測可能に電力増幅されうる。

以下の記載では、説明の目的で、数多くの例および特定的な詳細を記載し、本発明の実施形態の完全な理解を促す。特許請求の範囲に定義される特定の実施形態は、これらの例の特徴のうちいくつかまたは全てを、それらだけで、または、以下に記載するその他の特徴と組み合わせて備えてよく、これらの特徴および本明細書に記載するコンセプトの変形例および均等物をさらに備えてよい。

カレントミラーは、回路における一つのブランチの電流を、回路の別のブランチの電流を制御することによりコピーして、回路の負荷の変動によらず、回路の出力電流が一定となるように構成された回路である。図２は、本発明の一実施形態に係るカレントミラー２００の簡略図である。カレントミラーは、バイアスブランチ２０５および電力増幅器（ＰＡ）コア２１０を備える。カレントミラー２００は、無線周波数（ＲＦ）信号等の受信信号２１５の電力を増幅し、電力増幅信号２２０を出力してよい。

一つの実施形態では、バイアスブランチ２０５は、直列接続されたバイアスブランチＭ１およびＭ３を有し、ＰＡコアは、直列接続された駆動トランジスタＭ２およびＭ４を有する。Ｍ１、Ｍ２、Ｍ３、およびＭ４は、ＭＯＳＦＥＴであってよい。Ｍ１およびＭ２は、Ｍ３およびＭ４に対して相補的であってよい。具体的には、Ｍ１およびＭ２は、ｐＭＯＳトランジスタであってよく、Ｍ３およびＭ４はｎＭＯＳトランジスタであってよい。Ｍ１およびＭ２は、Ｍ１およびＭ２のソースを介して電源Ｖｄｄに接続されてよく、Ｍ１のソースは、制御電流源２２５を介してＶｄｄに接続され、Ｍ２のソースは、インダクタ２３０を介してＶｄｄに接続される。Ｍ１およびＭ２のゲートは、Ｍ１がＭ２をバイアスするべく結合されてよい。これらのゲートは、バイアス抵抗２３５により結合されてよい。ソースおよびドレインの一つの特定的な構成を記載したが、各トランジスタのソースおよびドレインを、本発明の別の実施形態にしたがってその他の構成で配置してよいことは当業者には理解されよう。さらに、別の実施形態では、その他のトランジスタ技術を使用してよい。記載される別の実施形態および記載される別の実施形態の均等物は、本発明の実施形態であるとする。特定の実施形態の十分な理解を可能にするための便宜として、トランジスタの特定のソース・ドレイン構成が記載されることに注意されたい。

一実施形態では、Ｍ３のソースは、Ｍ１のドレインに結合され、Ｍ４のソースは、Ｍ２のドレインに結合される。Ｍ３およびＭ４のドレインは、グラウンドに接続してよい。Ｍ４のドレインは、インダクタ２３７を介してグラウンドに結合してよい。Ｍ３およびＭ４のゲートは、Ｍ３がＭ４をバイアスするべく結合されてよい。Ｍ３およびＭ４のゲートは、バイアス抵抗２４０を介して結合されてよい。第１Ｖｏｕｔ１ノードがインダクタ２３０とＭ２のソースとの間に配置され、第２Ｖｏｕｔ２ノードがインダクタ２３７とＭ４のドレインとの間に配置されている。

一つの実施形態では、第１オペアンプ２４５がノードＸに結合されており、ノードＸは、Ｍ１のドレインとＭ３のソースとの間に存在する。オペアンプは、ノードＸの電圧を制御して、ノードＸの電圧が不確定的とならないようにする。ノードＸの電圧が不確定的とならないようにすることで、さらに、ノードＸの電圧が、Ｍ２のドレインとＭ４のソースとの間のノードＹの電圧を追跡するようになる。ノードＹは、カレントミラー２００の入力であり、ＡＣ信号を受信して、ＰＡコアが受信ＡＣ信号を増幅するようにしてよい。

第１オペアンプ２４５は、さらに、Ｍ３およびＭ４のソースーゲート間電圧を制御して、これらソース−ゲート間電圧が追跡し合うようにする。特定の実施形態によると、ノードＸは、第１オペアンプの負入力２４５ａに結合され、第１オペアンプの出力２４５ｂは、Ｍ３およびＭ４のゲートに結合される。ノードＷは、正入力２４５ｃに結合され、ノードＷは、基準電圧に設定される。ノードＷの基準電圧は、Ｖｄｄからグラウンドへと直列に配置された直列抵抗Ｒ１、Ｒ２、およびＲ３により設定される。抵抗Ｒ１は、Ｖｄｄに直接的に結合され、抵抗Ｒ３は、グラウンドに直接的に結合されてよく、抵抗Ｒ２は、抵抗Ｒ１と抵抗Ｒ３との間に結合される。抵抗Ｒ１、Ｒ２、およびＲ３は、ノードＷおよびノードＴを所定の基準電圧に設定する分圧器として構成されている。一実施形態によると、ノードＷの基準電圧は、抵抗Ｒ１、Ｒ２、およびＲ３により設定され、第１オペアンプの基準電圧となる。抵抗Ｒ１、Ｒ２、およびＲ３は、ノードＷの基準電圧がＶｄｄ／２となるように選択してよい。ノードＸは、ノードＸの電圧がノードＷの基準電圧より上下にドリフトした場合に、Ｍ３によってノードＸがノードＷの基準電圧（たとえば、Ｖｄｄ／２）まで駆動されるように、Ｍ３のゲートをより高く、またはより低く駆動する第１オペアンプによりＶｄｄ／２まで駆動される。ノードＸをノードＷの基準電圧まで駆動することにより、ノードＸの電圧は不確定的にならず、Ｍ３およびＭ４のソース−ゲート間電圧が追跡し合うようになる。ノードＸをノードＷの既知の基準電圧に駆動することで、ノードＹもノードＷの基準電圧（たとえば、Ｖｄｄ／２）に設定され、これにより、ＰＡコアの線形性範囲がプロセス変動・温度（ＰＶＴ）パラメータの全域で拡大される。

本発明の別の実施形態によると、第２オペアンプ２５０がノードＶ、ノードＴ、並びにＭ１およびＭ２のゲートに結合される。第２オペアンプの正入力２５０ａがノードＶに結合され、ノードＶは制御電流源２２５とＭ１のソースとの間に配置されている。第２オペアンプの負入力２５０ｂがノードＴに結合され、第２オペアンプの出力２５０ｃがＭ１およびＭ２のゲートに結合される。

ノードＴの電圧は、Ｖｄｄとグラウンドとの間に直列に結合された抵抗Ｒ１、Ｒ２、およびＲ３によって設定される。Ｒ１、Ｒ２、およびＲ３は、ノードＴの電圧を設定する分圧器として動作する。ノードＴの電圧は、第２オペアンプの基準電圧である。

ノードＶは、ノードＶの電圧がノードＴの基準電圧より上下にドリフトした場合に、Ｍ１によってノードＶが当該所定の基準電圧まで駆動されるように、Ｍ１のゲートをより高く、またはより低く駆動する第２オペアンプによってノードＴの当該所定の基準電圧まで駆動される。ノードＶをノードＴの基準電圧まで駆動することで、ノードＶの電圧は不確定的にならず、Ｍ１およびＭ２のソース−ゲート間電圧が追跡し合うようになる。また、ノードＶをノードＴの電圧まで駆動することで、ノードＶの所定電圧はノードＳの電圧に実質的に近づくようになる。ノードＳは、インダクタ２３０とＭ２のソースとの間にある。たとえば、ノードＶの所定電圧は、ノードＳの電圧の約３パーセント以内であってよく、ノードＳの電圧はＶｄｄである。ノードＶの電圧は、ＰＶＴパラメータの全域で飽和領域にある制御電流源２２５を介して、実質的に最大電圧に設定される。ノードＶの電圧がノードＳの電圧に実質的に近くなることで、制御電流源２２５からの電流が、ＰＡコアに実質的に正確にミラーリングされる。

ノードＶおよびノードＸの電圧が所定の基準電圧に設定されることで、ノードの電圧が制御されるだけでなく、Ｍ１およびＭ３のソース−ドレイン間電圧降下が確定的となる。同じく、ノードＳおよびノードＹの電圧がノードＶおよびノードＸの電圧をそれぞれ追跡するよう設定されることで、Ｍ２およびＭ４のソース−ドレイン間電圧が確定的となる。各ノードＶ、Ｓ、Ｘ、およびＹの電圧、並びにＭ１、Ｍ２、Ｍ３、およびＭ４の電圧降下を制御することで、カレントミラーの電流追跡が実質的に改善され、ＰＡコアの線形性範囲がＰＶＴパラメータの全域で実質的に改善される。

一つの実施形態では、抵抗Ｒ１、Ｒ２、およびＲ３の抵抗は、実質的に固定値である。Ｖｄｄが上下にシフトした場合、ノードＶおよびノードＸの電圧は、Ｖｄｄの上昇および低下を追跡することに注意されたい。たとえば、ノードＸの電圧は、電源のＶｄｄが上下にシフトしたかに拘らず、実質的にＶｄｄ／２に留まる。

図３は、本発明の別の実施形態に係るカレントミラー３００の簡略図である。カレントミラー２００について上に使用したのと同じ参照符号付与を、カレントミラー３００の実質的に同様の要素を識別するのに使用する。カレントミラー３００は、カレントミラー２００と実質的に同様であるが、カレントミラー３００が、Ｍ１のソース−ゲート間に配置された結合コンデンサ２４２を備える点において異なる。カレントミラー３００は、バイアス抵抗２３５の互いに反対する側に配置されたコンデンサ３１０および３１５をさらに備えてよい。コンデンサ３１０の第１コンデンサノードは、バイアス抵抗２３５の第１の側と、Ｍ１のゲートとに結合される。コンデンサ３１０の第２コンデンサノードは、グラウンドに結合される。コンデンサ３１５の第１コンデンサノードは、バイアス抵抗２３５の第２の側と、Ｍ２のゲートとに結合される。コンデンサ３１５の第２コンデンサノードは、グラウンドに結合される。Ｍ１のソースおよびゲートは、結合コンデンサ４４０によっても結合されてよい。

カレントミラー３００は、バイアス抵抗２４０の互いに反対側に配置されたコンデンサ３２０および３２５をさらに備えてよい。コンデンサ３２０の第１コンデンサノードは、バイアス抵抗２４０の第１の側とＭ３のゲートとに結合される。コンデンサ３２０の第２コンデンサノードは、グラウンドに結合される。コンデンサ３２５の第１コンデンサノードは、バイアス抵抗２４０の第２の側とＭ４のゲートとに結合される。コンデンサ３２５の第２コンデンサノードは、グラウンドに結合される。コンデンサ３１０、３１５、３２０、および３２５は、ノードＹの入力で受信したＡＣ信号を、バイアスブランチに結合されないよう隔離する。

図４は、本発明のさらに別の実施形態に係るカレントミラー４００の簡略図である。カレントミラー４００は、カレントミラー２００およびカレントミラー３００と実質的に同様であるが、カレントミラー４００が、バイアスブランチとＰＡコアとの間に結合されたカスケードトランジスタＭ１ｂおよびＭ２ｂを備える点が異なる。カレントミラー４００は、さらに、バイアスブランチとＰＡコアとの間に結合されたカスケードトランジスタＭ３ｂおよびＭ４ｂを備える。Ｍ１ｂおよびＭ２ｂは、ｐＭＯＳトランジスタであってよく、Ｍ３ｂおよびＭ４ｂは、ｎＭＯＳトランジスタであってよい。Ｍ１ｂは、Ｍ１と直列に配置され、ソースが制御電流源２２５に結合され、ドレインがＭ１のソースに結合されてよい。Ｍ２ｂは、Ｍ２と直列に配置され、ソースがインダクタ２３０に結合され、ドレインがＭ２のソースに結合されてよい。Ｍ１ｂおよびＭ２ｂのゲートは、バイアス抵抗４０５を介して結合されてよい。カレントミラー３００について上記したように、コンデンサ３１０および３１５がＭ１およびＭ２とバイアス抵抗２３５とに結合されているのと実質的に同様に、コンデンサ４１０および４１５が、Ｍ１ｂおよびＭ２ｂのゲートと、バイアス抵抗４０５とに結合されてよい。カレントミラー１００について上記したように、各トランジスタの特定のドレイン・ソース構成を便宜的に記載している。本発明の別の実施形態では、たとえば、使用されるその他のトランジスタ技術に基づいて、特定のソース・ドレイン構成を別の態様で構成してよいことは当業者には理解されよう。

Ｍ３ｂは、Ｍ３と直列に配置され、ドレインがグラウンドに結合され、ソースがＭ３のドレインに結合されてよい。Ｍ４ｂは、Ｍ４と直列に配置され、ドレインがインダクタ２３７を介してグラウンドに結合され、ソースがＭ４のドレインに結合されてよい。Ｍ３ｂおよびＭ４ｂのゲートは、バイアス抵抗４２０を介して結合されてよい。カレントミラー３００について上記したように、コンデンサ３２０および３２５がＭ３およびＭ４とバイアス抵抗２４０とに結合されているのと実質的に同様に、コンデンサ４２５および４３０が、Ｍ３ｂおよびＭ４ｂのゲートと、バイアス抵抗４２０とに結合されてよい。カレントミラー４００の第１出力Ｖｏｕｔ１が、Ｍ２ｂのソースとインダクタ２３０との間にあり、カレントミラー４００の第２出力Ｖｏｕｔ２が、Ｍ４ｂのドレインとインダクタ２３７との間にある。Ｍ１ｂのゲートは、Ｍ１ｂのゲートに第１バイアス電圧Ｖｂｉａｓ１を供給する第１バイアス電圧源に結合されてよく、Ｍ３ｂのゲートは、Ｍ３ｂのゲートに第２バイアス電圧Ｖｂｉａｓ２を供給する第２バイアス電圧源に結合されてよい。Ｖｂｉａｓ１およびＶｂｉａｓ２によって、トランジスタＭ１ｂ、Ｍ２ｂ、Ｍ３ｂ、およびＭ４ｂは、比較的強くオンされる。

一つの実施形態によると、記載したカスケード構成に配置されたＭ１ｂおよびＭ２ｂは、入力（ノードＹ）で受信したＡＣ信号を、第１出力Ｖｏｕｔ１から隔離する。記載したカスケード構成に配置されたＭ３ｂおよびＭ４ｂは、入力（ノードＹ）で受信したＡＣ信号を第２出力Ｖｏｕｔ２から隔離する。ノードＸおよびＶの電圧をさらに制御することにより、Ｍ１ｂおよびＭ２ｂのカスケード対は、さらに、Ｍ１およびＭ２のソース電圧を互いに追跡させ、Ｍ３ｂおよびＭ４ｂのカスケード対は、さらに、Ｍ３およびＭ４のドレイン電圧を互いに追跡させる。バイアスブランチとＰＡコアとの間の電圧追跡が改善することで、制御電流からの電流のＰＡコアへの追跡がさらに改善され、ＰＶＴパラメータの全域においてＰＡコアの線形性範囲がさらに改善される。

上記の記載は、本発明の多様な実施形態を、本発明の観点を実施する例とともに示した。上記の例および実施形態は、唯一の実施形態と見なされるべきでなく、以下の特許請求の範囲に定義される本発明の柔軟性および利点を示すべく提示されている。上記の記載および以下の特許請求の範囲に基づいて、特許請求の範囲に定義される発明の範囲から逸脱することなく、その他の構成、実施形態、実施例、および均等例を採用してよい。

Claims

カレントミラーの複数のノード電圧を制御する回路方法であって、
バイアスブランチの第１オペアンプで、電圧源とグラウンドとの間に結合された分圧器の第１分圧と、前記電圧源と前記グラウンドとの間に直列に構成された第１トランジスタと第２トランジスタとの間の第１ノードの電圧とを受信する段階と、
バイアスブランチの第２オペアンプで、前記分圧器の第２分圧と、前記第１トランジスタと前記電圧源との間の第２ノードの電圧とを受信する段階と、
前記第１オペアンプで、前記第１ノードが前記第１分圧に近づけられるように前記第２トランジスタのゲートを駆動する段階と、
前記第２オペアンプで、前記第１トランジスタのゲートを駆動する段階と
を備え、
前記第１分圧は、前記第２分圧とは異なり、
電力増幅器コアは、前記バイアスブランチに結合され、前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタを有し、
前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、回路方法。
前記第１トランジスタおよび前記第３トランジスタは、前記第２トランジスタおよび前記第４トランジスタに対して相補的である請求項１に記載の回路方法。
前記第１分圧は、前記電圧源の電圧を２で割ったものである請求項１または２に記載の回路方法。
前記分圧器は、第１抵抗、第２抵抗、および第３抵抗を直列に含み、前記第１抵抗は前記電圧源に結合され、前記第３抵抗はグラウンドに結合され、前記第２抵抗は前記第１抵抗と前記第３抵抗との間に結合され、
前記第１トランジスタの第１ソース−ドレイン領域および第２ソース−ドレイン領域は、前記電圧源および前記第２トランジスタの前記第１ソース−ドレイン領域にそれぞれ結合され、
前記第２トランジスタの第２ソース−ドレイン領域はグラウンドに結合され、
前記第２オペアンプの出力は、前記第２ノードを前記第２分圧に近づけられるように構成される請求項１から３のいずれか１項に記載の回路方法。
前記バイアスブランチは、前記第１トランジスタの第１ソース−ドレイン領域と前記ゲートとの間に配置された結合コンデンサをさらに有する請求項１から請求項４のいずれか１つに記載の回路方法。
第１の抵抗が、前記第１トランジスタの前記ゲートと前記第３トランジスタの前記ゲートとの間に結合され、
第２の抵抗が、前記第２トランジスタの前記ゲートと前記第４トランジスタの前記ゲートとの間に結合された、
請求項５に記載の回路方法。
第１コンデンサおよび第２コンデンサが、前記第１の抵抗の互いに反対側の端に結合され、
第３コンデンサおよび第４コンデンサが、前記第２の抵抗の互いに反対側の端に結合された
をさらに備える請求項６に記載の回路方法。
前記第１コンデンサ、前記第２コンデンサ、前記第３コンデンサ、および前記第４コンデンサは、前記カレントミラーの入力ノードを前記カレントミラーの出力ノードから分離する請求項７に記載の回路方法。
第１インダクタが、前記第３トランジスタと前記電圧源との間に結合され、
第２インダクタが、前記第４トランジスタと前記グラウンドとの間に結合された、
前記第３トランジスタおよび前記第４トランジスタの間のノードは、ＡＣ信号を受信する入力ノードであり、
前記第１インダクタと前記第３トランジスタとの間のノードは、第１出力ノードであり、
前記第２インダクタと前記第４トランジスタとの間のノードは、第２出力ノードである
請求項１から８のいずれか１項に記載の回路方法。
前記バイアスブランチは、前記電圧源と前記第１トランジスタの第１ソース−ドレイン領域との間に結合された制御電流源をさらに有し、前記電力増幅器コアは、前記バイアスブランチに供給された前記制御電流源からの電流をミラーリングする請求項１に記載の回路方法。
第１インダクタが、前記第３トランジスタと前記電圧源との間に結合され、
第５トランジスタが、制御された前記制御電流源と前記第１トランジスタの前記第１ソース−ドレイン領域との間に結合され、
第６トランジスタが、前記グラウンドと前記第２トランジスタの第１ソース−ドレイン領域との間に結合され、
第７トランジスタが、前記第１インダクタと前記第３トランジスタの第１ソース−ドレイン領域との間に結合され、
第８トランジスタが、前記グラウンドと前記第４トランジスタの第１ソース−ドレイン領域との間に結合され、
前記第５トランジスタおよび前記第７トランジスタのゲートは、第１バイアス電圧源に結合され、
前記第６トランジスタおよび前記第８トランジスタのゲートは、互いと、第２バイアス電圧源とに結合される
請求項１０に記載の回路方法。
前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ、および前記第８トランジスタは、前記カレントミラーの入力を前記カレントミラーの出力から分離する請求項１１に記載の回路方法。
第１の抵抗が、前記第１トランジスタの前記ゲートと前記第７トランジスタのゲートとの間に結合され、
第２の抵抗が、前記第２トランジスタの前記ゲートと前記第４トランジスタの前記ゲートとの間に結合される、請求項１１または１２に記載の回路方法。
第１コンデンサおよび第２コンデンサが、前記第１の抵抗の互いに反対側の端に結合され、
第３コンデンサおよび第４コンデンサが、前記第２の抵抗の互いに反対側の端に結合される、請求項１３に記載の回路方法。
バイアスブランチと、
前記バイアスブランチに結合された電力増幅器コアと
を備え、
前記バイアスブランチは、
電圧源とグラウンドとの間に直列に構成された第１トランジスタおよび第２トランジスタと、
前記電圧源と前記グラウンドとの間に結合された分圧器と、
前記分圧器の第１分圧、および前記第１トランジスタと前記第２トランジスタとの間のノードの電圧を、入力として受信し、前記ノードが前記第１分圧に近づけられるように前記第２トランジスタのゲートを駆動する第１オペアンプと、
前記分圧器の第２分圧および前記第１トランジスタと前記電圧源との間のノードの電圧を入力として受信し、前記第１トランジスタのゲートを駆動する第２オペアンプと
を有し、
前記第１分圧は、前記第２分圧とは異なり、
前記電力増幅器コアは、前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタを有し、
前記第１トランジスタおよび前記第３トランジスタは、前記第２トランジスタおよび前記第４トランジスタに対して相補的であり、
前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、カレントミラー。
バイアスブランチと、
前記バイアスブランチに結合された電力増幅器コアと
を備え、
前記バイアスブランチは、
電圧源とグラウンドとの間に直列に構成された第１トランジスタおよび第２トランジスタと、
前記電圧源と前記グラウンドとの間に結合された分圧器と、
前記分圧器の第１分圧、および前記第１トランジスタと前記第２トランジスタとの間のノードの電圧を入力として受信し、前記ノードが前記第１分圧に近づくように前記第２トランジスタのゲートを駆動する第１オペアンプと、
前記分圧器の第２分圧、前記第１トランジスタと前記電圧源との間のノードの電圧を入力として受信し、前記第１トランジスタのゲートを駆動する第２オペアンプと
を有し、
前記第１分圧は、前記第２分圧とは異なり、
前記電力増幅器コアは、
前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタと、
前記第３トランジスタと前記電圧源との間に結合された第１インダクタと
を有し、
前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、カレントミラー。
前記第４トランジスタと前記グラウンドとの間に結合された第２インダクタをさらに備え、
前記第３トランジスタと前記第４トランジスタとの間のノードは、ＡＣ信号を受信する入力ノードであり、
前記第１インダクタと前記第３トランジスタとの間のノードは、第１出力ノードであり、
前記第２インダクタと前記第４トランジスタとの間のノードは、第２出力ノードである、請求項１６に記載のカレントミラー。
前記バイアスブランチは、
制御電流源と前記第１トランジスタの第１ソース‐ドレイン領域との間に結合された第５トランジスタと、
前記グラウンドと前記第２トランジスタの第１ソース‐ドレイン領域との間に結合された第６トランジスタと
をさらに有し、
前記電力増幅器コアは、
前記第１インダクタと前記第３トランジスタの第１ソース‐ドレイン領域との間に結合された第７トランジスタと、
前記グラウンドと前記第４トランジスタの第１ソース‐ドレイン領域との間に結合された第８トランジスタと
をさらに有し、
前記第５トランジスタのゲートおよび前記第７トランジスタのゲートは、第１バイアス電圧源に結合され、
前記第６トランジスタのゲートおよび前記第８トランジスタのゲートは、互いに結合され、かつ第２バイアス電圧源に結合される、請求項１６または請求項１７に記載のカレントミラー。