KR20130130764A - 처리 변동과 공급 변조를 위한 정밀한 바이어스 추적 - Google Patents

처리 변동과 공급 변조를 위한 정밀한 바이어스 추적 Download PDF

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Abstract

전류 미러는 전압 소스와 접지 사이에 직렬 연결된 제1 및 제2트랜지스터, 상기 전압 소스와 접지 사이에 연결된 분압기, 상기 분압기의 분압된 전압과 상기 제1 및 제2트랜지스터 사이에 있는 노드의 전압을 수신하고, 상기 제2트랜지스터의 게이트를 구동하여 상기 노드를 분압된 전압으로 풀링하도록 구성된 연산 증폭기를 구비하는 바이어스 브랜치를 포함한다. 상기 전류 미러는 바이어스 브랜치에 연결된 전력 증폭기 코어를 더 포함한다. 전력 증폭기 코어는 상기 전압 소스와 접지 사이에 직렬로 구성된 제1 및 제2구동 트랜지스터를 포함한다. 상기 제1트랜지스터의 게이트와 상기 제1구동 트랜지스터의 게이트는 연결되고, 상기 제2트랜지스터의 게이트와 상기 제2구동 트랜지스터의 게이트는 연결된다.

Description

처리 변동과 공급 변조를 위한 정밀한 바이어스 추적{ACCURATE BIAS TRACKING FOR PROCESS VARIATION AND SUPPLY MODULATION}
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 제61/426,740호(발명자: Leong 등, 출원일: 2010년 12월 23일, 발명의 명칭: "Accurate Bias Tracking for Process Variation and Supply Modulation")의 이득과 그 우선권을 주장하며, 이 기초출원은 그 전체 내용이 모든 목적을 위해 본 명세서에 참조로 병합된다.
기술 분야
본 발명의 실시예는 일반적으로 전류 미러 회로(current mirror circuits)에 관한 것으로, 보다 상세하게는 본 발명의 실시예는 전류 미러 회로에서 처리 변동과 공급 변조를 위한 정밀한 바이어스 추적에 관한 것이다.
본 명세서에 달리 언급되지 않는 한, 본 절에서 설명된 접근법은 본 출원의 청구범위에 대한 종래 기술이 아니며 본 절에 포함된 것에 의해 종래 기술인 것으로 인정되어서는 안 된다.
전류 미러는 회로의 출력 전류가 회로에의 부하가 변하는지에 상관없이 일정하게 유지될 수 있도록 회로의 다른 브랜치에서의 전류를 제어하는 것에 의해 회로의 하나의 브랜치에서의 전류를 복사하도록 구성된 회로이다. 복사되는 전류는 DC 소스 또는 AC 소스에 대한 것일 수 있다. 전류 미러는 전력 증폭과 같은 여러 응용에서 사용될 수 있다. 증폭기는 RF 신호를 수신하고 RF 신호의 전력을 증폭하도록 구성될 수 있다. 증폭된 전력으로 RF 신호를 정밀하게 재생하기 위하여, 전력 증폭기는 전력 증폭기의 전류가 일정하게 유지되도록 전류 미러에 의해 바이어스될 수 있다.
도 1은 알려진 전류 미러(100)의 간략화된 개략도이다. 전류 미러는 바이어스 브랜치(bias branch)(105)와 전력 증폭기(PA: power amplifier) 코어(110)를 포함한다. 바이어스 브랜치(105)는 트랜지스터(M1, M3)를 직렬로 포함하며, PA 코어는 트랜지스터(M2, M4)를 직렬로 포함한다. 전류 미러의 트랜지스터는 MOSFET이다. 편의상, 트랜지스터(M1, M2, M3, M4)는 종종 본 명세서에서 "트랜지스터"라는 접두사 없이 M1, M2, M3, M4로 각각 지칭된다. M1 및 M2는 소스가 전력 소스(Vdd)에 연결되고, M1은 제어된 전류 소스(112)를 통해 Vdd에 연결되고, M2 소스는 인덕터(115)를 통해 Vdd에 연결된다. M1의 소스와 게이트는 M2를 바이어스시키기 위하여 M2의 게이트에 연결된 게이트-소스 노드를 한정하도록 연결된다. 제1 Vout1 노드는 인덕터(115)와 M2의 소스 사이에 배치된다.
M3 및 M4는 드레인이 접지에 연결되고, M4 드레인은 인덕터(120)를 통해 접지에 연결된다. M3의 드레인과 게이트는 M4를 바이어스시키기 위하여 M4의 게이트에 연결된 게이트-드레인 노드를 한정하도록 연결된다. 제2 Vout2 노드는 인덕터(120)와 M4의 드레인 사이에 배치된다. M1 및 M3은 M1과 M3 사이에 있는 노드(X)가 Vdd/2인 Vdd에 대해 분압기(voltage divider)로 작용한다. 유사하게, M2와 M4는 노드(Y)에서의 전압이 또한 Vdd/2인 분압기로 작용한다. 노드(Y)는 PA 코어로 AC 입력을 위한 입력 노드이다.
전류 미러(100)에 의해 정밀한 전류 맵핑을 하기 위해, M1과 M3 사이에 있는 노드(X)의 전압은 M2와 M4 사이에 있는 노드(Y)의 전압을 추적하여야 한다. 그러나, 노드(X)의 전압은 미결(indeterminate)일 수 있다. 노드(X)에서 전압의 미결 특성은 노드(Y)를 Vdd/2 초과 또는 미만일 수 있게 하여 전류 미러에 영향을 미쳐서 PA 코어의 선형 범위에 영향을 미친다.
본 발명의 실시예는 일반적으로 전류 미러 회로에 관한 것으로, 보다 상세하게는 본 발명의 실시예는 전류 미러 회로에서 처리 변동과 공급 변조를 위한 정밀한 바이어스 추적에 관한 것이다.
본 발명의 일 실시예에 따르면, 전류 미러는 전력 증폭기 코어에 연결된 바이어스 브랜치를 포함한다. 바이어스 브랜치는 전압 소스와 접지 사이에 직렬 구성된 제1 및 제2트랜지스터, 및 상기 전압 소스와 접지 사이에 연결된 분압기를 포함한다. 바이어스 브랜치는 제1트랜지스터와 제2트랜지스터 사이에 있는 노드의 전압과 분압기의 분압된 전압을 입력으로 수신하도록 구성된 연산 증폭기를 더 포함한다. 연산 증폭기는 노드에서의 전압이 분압된 전압을 초과하거나 분압된 전압 미만으로 떨어지는 경우 제2트랜지스터의 게이트를 구동하여 분압된 전압으로 노드를 풀링(pull)하도록 구성된다. 전력 증폭기 코어는 전압 소스와 접지 사이에 직렬로 구성된 제3 및 제4트랜지스터를 포함한다. 제1트랜지스터의 게이트와 제3트랜지스터의 게이트가 연결된다. 제2트랜지스터의 게이트와 제4트랜지스터의 게이트가 연결된다.
특정 실시예에 따르면, 제1 및 제2트랜지스터는 제3 및 제4트랜지스터와 상보적이다.
다른 특정 실시예에 따르면, 분압된 전압은 전압 소스를 2로 나눈 전압이다.
다른 특정 실시예에 따르면, 분압기는 제1, 제2 및 제3저항기를 직렬로 포함하며, 상기 제1저항기는 전압 소스에 연결되고, 상기 제3저항기는 접지에 연결되며, 상기 제2저항기는 상기 제1 및 제3저항기 사이에 연결된다. 제1트랜지스터의 제1 및 제2 소스-드레인 영역은 각각 전압 소스 및 제2트랜지스터의 제1 소스-드레인 영역에 연결된다. 제2트랜지스터의 제2 소스-드레인 영역은 접지에 연결된다. 바이어스 브랜치는 제1트랜지스터의 제1 소스-드레인 영역에 연결된 제1입력, 상기 제1저항기와 제2저항기 사이에 분압기에 연결되고 전압 소스의 제2 분압된 전압을 수신하도록 구성된 제2입력을 구비하는 제2연산 증폭기를 더 포함한다. 제2연산 증폭기는 제2노드에서의 제2전압이 제2 분압된 전압을 초과하거나 제2 분압된 전압 미만으로 떨어지는 경우 제1트랜지스터의 게이트를 구동하여 제2 분압된 전압으로 제2노드를 풀링하도록 구성된 출력을 더 포함한다.
다른 특정 실시예에 따르면, 바이어스 브랜치는 제1 소스-드레인 영역과 제1트랜지스터의 게이트 사이에 배치된 커플링 커패시터를 더 포함한다.
다른 특정 실시예에 따르면, 전류 미러는 제1트랜지스터의 게이트와 제3트랜지스터의 게이트 사이에 결합된 제1 바이어스 저항기와, 제2트랜지스터의 게이트와 제4트랜지스터의 게이트 사이에 연결된 제2 바이어스 저항기를 더 포함한다.
다른 특정 실시예에 따르면, 전류 미러는 제1 바이어스 저항기의 대향하는 단부들에 연결된 제1 및 제2 커패시터와, 제2 바이어스 저항기의 대향하는 단부들에 연결된 제3 및 제4 커패시터를 더 포함한다.
다른 특정 실시예에 따르면, 제1 , 제2 , 제3, 및 제4 커패시터는 전류 미러의 출력 노드로부터 전류 미러의 입력 노드를 디커플링하도록 구성된다.
다른 특정 실시예에 따르면, 제3트랜지스터와 제4트랜지스터 사이에 있는 노드는 AC 신호를 수신하도록 구성된 입력 노드이다. 제1인덕터와 제3트랜지스터 사이에 있는 노드는 제1출력 노드이다. 제2인덕터와 제4트랜지스터 사이에 있는 노드는 제2출력 노드이다.
다른 특정 실시예에 따르면, 바이어스 브랜치는 전압 소스와 제1트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제어된 전류 소스를 더 포함하며, 전력 코어는 바이어스 브랜치에 제공된 제어된 전류 소스로부터 전류를 미러링하도록 구성된다.
다른 특정 실시예에 따르면, 바이어스 브랜치는 제어된 전류 소스와 제1트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제5트랜지스터와, 접지와 제2트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제6트랜지스터를 더 포함한다. PA 코어는 제1인덕터와 제3트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제7트랜지스터와, 접지와 제4트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제8트랜지스터를 더 포함한다. 제5트랜지스터의 게이트와 제7트랜지스터의 게이트는 제1 바이어스-전압 소스에 연결되고, 제6트랜지스터의 게이트와 제8트랜지스터의 게이트는 서로 연결되고 또한 제2 바이어스-전압 소스에 연결된다.
다른 특정 실시예에 따르면, 제5, 제6, 제7 및 제8트랜지스터는 캐스케이드 미러(cascade mirror)의 출력으로부터 캐스케이드 미러의 입력을 디커플링하도록 구성된다.
다른 특정 실시예에 따르면, 전류 미러는 제5트랜지스터의 게이트와 제7트랜지스터의 게이트 사이에 연결된 제1저항기와, 제2트랜지스터의 게이트와 제4트랜지스터의 게이트 사이에 연결된 제2저항기를 더 포함한다.
다른 특정 실시예에 따르면, 전류 미러는 제1저항기의 대향하는 단부들에 연결된 제1 및 제2 커패시터와, 제2저항기의 대향하는 단부들에 연결된 제3 및 제4 커패시터를 더 포함한다.
다른 실시예에 따르면, 전류 미러의 노드 전압을 제어하는 회로 방법은 전류 미러의 바이어스 브랜치를 형성하는 제1트랜지스터와 제2트랜지스터 사이에 있는 노드에 제1노드 전압과 기준 전압을 비교하는 단계와, 상기 기준 전압과 제1노드 전압 간의 차이를 나타내는 전압 신호를 생성하는 단계를 포함한다. 회로 방법은 전압 신호를 제1트랜지스터의 게이트에 인가하여 제1노드 전압을 결정된 전압으로 구동하는 단계를 더 포함한다.
특정 실시예에 따르면, 결정된 전압은 기준 전압이다.
다른 특정 실시예에 따르면, 본 방법은 기준 전압을 생성하기 위해 저항기 세트를 통해 공급 전압을 다운 분압하는(voltage dividing down) 단계를 더 포함한다.
다른 특정 실시예에 따르면, 본 방법은 제2트랜지스터와 전압 소스 사이에 있는 노드에서의 제2노드 전압과 제2기준 전압을 비교하는 단계와, 제2기준 전압과 제2노드 전압 간의 차이를 나타내는 제2전압 신호를 생성하는 단계를 더 포함한다. 본 방법은 제2전압 신호를 제2트랜지스터의 게이트에 인가하여 제2노드 전압을 제2 결정된 전압으로 구동하는 단계를 더 포함한다.
다른 특정 실시예에 따르면, 제2 결정된 전압은 제2기준 전압이다.
다른 특정 실시예에 따르면, 본 방법은 제2기준 전압을 생성하기 위해 저항기 세트를 통해 공급 전압을 다운 분압하는 단계를 더 포함하며, 상기 제1 기준 전압은 제2기준 전압보다 낮다.
이하 상세한 설명과 첨부 도면은 본 발명의 특성과 이점에 대한 보다 상세한 이해를 제공한다.
도 1은 알려진 전류 미러의 간략화된 개략도;
도 2는 본 발명의 일 실시예에 따라 전류 미러의 간략화된 개략도;
도 3은 본 발명의 대안적인 실시예에 따라 전류 미러의 간략화된 개략도;
도 4는 본 발명의 다른 대안적인 실시예에 따라 전류 미러의 간략화된 개략도.
본 명세서에는 전류 미러에 대한 회로 실시예 및 전류 미러를 위한 회로 동작 방법이 기술되며, 여기서 전류 미러는 처리 변동과 공급 변조를 위한 실질적으로 정밀한 바이어스 추적을 제공한다. 정밀한 바이어스 추적을 통해 전류 미러의 전류 미러링 및 그로 인한 선형 범위가 개선된다. 이에 의해 본 발명의 실시예에 따른 전류 미러에 의해 수신된 신호는 상대적으로 정밀하고 예측가능하게 전력 증폭될 수 있다.
이하 상세한 설명에서, 설명을 위하여 다수의 실시예와 특정 상세가 본 발명의 실시예에 대한 보다 철저한 이해를 제공하도록 제시된다. 청구범위에 의해 한정된 특정 실시예는 이들 실시예 단독으로 특징부의 일부나 전부를 포함하거나 이하 설명된 다른 특징부와 조합하여 포함할 수 있고, 나아가 본 명세서에 설명된 특징과 개념의 변형과 균등물을 더 포함할 수 있다.
전류 미러는 회로의 출력 전류가 회로에의 부하가 변하는 것에 상관없이 일정하게 유지될 수 있도록 회로의 다른 브랜치에서의 전류를 제어하는 것에 의해 회로의 하나의 브랜치에서의 전류를 복사하도록 구성된다. 도 2는 본 발명의 일 실시예에 따라 전류 미러(200)의 간략화된 개략도이다. 전류 미러는 바이어스 브랜치(205)와 전력 증폭기(PA) 코어(210)를 포함한다. 전류 미러(200)는 무선 주파수(RF: radio frequency) 신호와 같은 수신된 신호(215)의 전력을 증폭하고 전력 증폭된 신호(220)를 출력하도록 구성될 수 있다.
일 실시예에 따르면, 바이어스 브랜치(205)는 직렬 연결된 바이어스 트랜지스터(M1, M3)를 포함하고, PA 코어는 직렬 연결된 구동 트랜지스터(M2, M4)를 포함한다. M1, M2, M3, M4는 MOSFET일 수 있다. M1 및 M2는 M3 및 M4와 상보적일 수 있다. 구체적으로, M1 및 M2는 pMOS 트랜지스터일 수 있고, M3 및 M4는 nMOS 트랜지스터일 수 있다. M1 및 M2는 M1 및 M2의 소스를 통해 전력 소스(Vdd)에 연결될 수 있고, M1의 소스는 제어된 전류 소스(225)를 통해 Vdd에 연결되고, M2의 소스는 인덕터(230)를 통해 Vdd에 연결된다. M1 및 M2의 게이트는 M1이 M2를 바이어스시키도록 구성되게 연결될 수 있다. 이들 게이트는 바이어스 저항기(235)에 의해 연결될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 이해하는 바와 같이 소스와 드레인의 하나의 특정 구성이 기술되어 있으나, 여러 트랜지스터의 소스와 드레인이 본 발명의 대안적인 실시예에 따라 달리 배열될 수 있다. 나아가, 다른 트랜지스터 기술이 대안적인 실시예에서 사용될 수 있다. 기술된 대안적인 실시예와 기술된 대안적인 실시예의 균등물이 현재 기술된 발명의 실시예로 고려된다. 트랜지스터의 특정 소스 및 드레인 구성은 특정 실시예의 완전한 이해를 제공하기 위하여 편의상 기술된 것이라는 점이 주목된다.
일 실시예에 따르면, M3의 소스는 M1의 드레인에 연결되고, M4의 소스는 M2의 드레인에 연결된다. M3 및 M4의 드레인은 접지에 연결될 수 있다. M4의 드레인은 인덕터(237)를 통해 접지에 연결될 수 있다. M3 및 M4의 게이트는 M3이 M4를 바이어스시키도록 구성되게 연결될 수 있다. M3 및 M4의 게이트는 바이어스 저항기(240)를 통해 연결될 수 있다. 제1 Vout1 노드는 인덕터(230)와 M2의 소스 사이에 배치되고, 제2 Vout2 노드는 인덕터(237)와 M4의 드레인 사이에 배치된다.
일 실시예에 따르면, 제1연산 증폭기(245)는 노드(X)에 연결되고, 여기서 노드(X)는 M1의 드레인과 M3의 소스 사이에 있다. 연산 증폭기는 노드(X)에서의 전압이 미결이 아니도록 노드(X)의 전압을 제어하도록 구성된다. 노드(X)에서의 전압이 미결이 아니게 하는 것은, 노드(X)에서의 전압이 M2의 드레인과 M4의 소스 사이에 있는 노드(Y)에서의 전압을 추적하는 것을 더 제공한다. 노드(Y)는 전류 미러(200)의 입력이고, AC 신호를 수신하여 PA 코어가 수신된 AC 신호를 증폭할 수 있도록 구성될 수 있다.
제1연산 증폭기(245)는 M3 및 M4의 소스-게이트 전압을 제어하여 소스-게이트 전압이 추적되도록 더 구성된다. 특정 실시예에 따르면, 노드(X)는 제1연산 증폭기의 음의 입력(245a)에 연결되고, 제1연산 증폭기의 출력(245b)은 M3 및 M4의 게이트에 연결된다. 노드(W)는 양의 입력(245c)에 연결되고, 여기서 노드(W)는 기준 전압으로 설정된다. 노드(W)에서 기준 전압은 Vdd로부터 접지로 직렬 배치된 직렬 저항(R1, R2, R3)에 의해 설정된다. 저항기(R1)는 Vdd에 직접 연결될 수 있고, 저항기(R3)는 접지에 직접 연결될 수 있고, 저항기(R2)는 저항기(R1)와 저항기(R3) 사이에 연결될 수 있다. 저항기(R1, R2, R3)는 노드(W)와 노드(T)를 미리 결정된 기준 전압으로 설정하도록 분압기로 구성된다. 하나의 실시예에 따르면, 노드(W)에서 기준 전압은 저항기(R1, R2, R3)에 의해 설정되고 제1연산 증폭기에 대한 기준 전압이다. 저항기(R1, R2, R3)는 노드(W)에서의 기준 전압이 Vdd/2이도록 선택될 수 있다. 노드(X)는 제1연산 증폭기에 의해 Vdd/2로 구동되고 이 연산 증폭기는 노드(X)에서의 전압이 노드(W)에서의 기준 전압을 초과하거나 미만으로 유동하는 경우 M3이 노드(X)를 노드(W)에서의 기준 전압(예를 들어, Vdd/2)으로 구동할 수 있도록 M3의 게이트를 더 높거나 더 낮게 구동하도록 구성된다. 노드(X)를 노드(W)에서의 기준 전압으로 구동하는 것에 의해 노드(X)에서의 전압은 미결이 아니게 되고 M3 및 M4의 소스-게이트 전압은 추적되도록 또한 이루어질 수 있다. 노드(X)를 노드(W)에서의 알려진 기준 전압으로 구동하는 것은 노드(Y)가 또한 노드(W)에서의 기준 전압(예를 들어, Vdd/2)으로 설정되게 하여 처리 변동 및 온도(PVT) 파라미터에 걸쳐 PA 코어의 선형 범위를 연장시킨다.
본 발명의 다른 실시예에 따르면, 제2연산 증폭기(250)는 노드(V), 노드 (T), 및 M1 및 M2의 게이트에 연결된다. 제2연산 증폭기의 양의 입력(250a)은 노드(V)에 연결되고, 여기서 노드(V)는 제어된 전류 소스(225)와 M1의 소스 사이에 배치된다. 제2연산 증폭기의 음의 입력(250b)은 노드(T)에 연결되고, 제2연산 증폭기의 출력(250c)은 M1 및 M2의 게이트에 연결된다.
노드(T)의 전압은 Vdd와 접지 사이에 직렬 연결된 저항기(R1, R2, R3)에 의해 설정된다. R1, R2 및 R3은 노드(T)의 전압을 설정하도록 분압기로 동작한다. 노드(T)에서의 전압은 제2연산 증폭기에 대한 기준 전압이다.
노드(V)는 제2연산 증폭기에 의해 노드(T)에서의 미리 결정된 기준 전압으로 구동되고 이 연산 증폭기는 노드(V)에서의 전압이 노드(T)에서의 기준 전압을 초과하거나 미만으로 유동하는 경우 M1이 노드(V)를 미리 결정된 기준 전압으로 구동할 수 있도록 M1의 게이트를 더 높거나 더 낮게 구동하도록 구성된다. 노드(V)를 노드(T)에서의 기준 전압으로 구동하는 것에 의해 노드(V)에서의 전압은 미결이 아니게 되고 M1 및 M2의 소스-게이트 전압은 추적되도록 이루어질 수 있다. 또한, 노드(V)를 노드(T)에서의 전압으로 구동하는 것에 의해, 노드(V)에서의 미리 결정된 전압은 인덕터(230)와 M2의 소스 사이에 있는 노드(S)에서의 전압에 실질적으로 근접하게 된다. 예를 들어, 노드(V)에서의 미리 결정된 전압은 Vdd인 노드(S)의 전압의 약 3% 내에 있을 수 있다. 노드(V)에서의 전압은 PVT 파라미터에 걸쳐 포화 영역에 있는 제어된 전류 소스(225)를 통해 상당한 최대 전압으로 설정된다. 노드(V)의 전압을 노드(S)에서의 전압과 실질적으로 근접하는 것에 의해, 제어된 전류 소스(225)로부터의 전류는 PA 코어에서 실질적으로 정밀하게 미러링될 수 있다.
노드(V)와 노드(X)에서의 전압이 미리 결정된 기준 전압으로 설정되면, 제어된 노드 전압뿐만 아니라 M1 및 M3 양단에 소스-드레인 전압 강하가 결정된다. 유사하게, 노드(S)와 노드(Y)에서의 전압이 노드(V)와 노드(X)의 전압을 각각 추적하도록 설정되면, M2 및 M4 양단의 소스-드레인 전압이 결정된다. 여러 노드(V, S, X, Y)에서 전압과 M1, M2, M3, M4 양단의 전압 강하를 제어하는 것은 전류 미러의 전류 추적이 상당히 개선되게 하고 PA 코어의 선형 범위가 PVT 파라미터에 걸쳐 상당히 개선되게 하는 것을 제공한다.
일 실시예에 따르면, 저항기(R1, R2, R3)의 저항은 실질적으로 고정된 값이다. Vdd가 업 또는 다운 이동되는 경우 노드(V)와 노드(X)에서의 전압은 Vdd의 상승과 하강을 추적할 수 있다는 것이 주목된다. 예를 들어, 노드(X)의 전압이 소스에서의 Vdd가 업 또는 다운으로 이동되는지에 상관없이 실질적으로 Vdd/2에 유지될 수 있게 된다.
도 3은 본 발명의 대안적인 실시예에 따라 전류 미러(300)의 간략화된 개략도이다. 전류 미러(200)에 대해 앞서 사용된 동일한 넘버링 체계를 사용하여 전류 미러(300)의 실질적으로 유사한 요소를 식별한다. 전류 미러(300)는 전류 미러(200)와 실질적으로 유사하지만 전류 미러(300)가 M1의 게이트와 소스 양단에 배치된 커플링 커패시터(305)를 구비한다는 점에서 상이하다. 전류 미러(300)는 바이어스 저항기(235)의 대향하는 측면들에 배치된 커패시터(310, 315)를 더 포함한다. 커패시터(310)의 제1 커패시터 노드는 바이어스 저항기(235)의 제1 측면에 그리고 M1의 게이트에 연결된다. 커패시터(310)의 제2 커패시터 노드는 접지에 연결된다. 커패시터(315)의 제1 커패시터 노드는 바이어스 저항(235)의 제2 측면에 그리고 M2의 게이트에 연결된다. 커패시터(315)의 제2 커패시터 노드는 접지에 연결된다. M1의 소스와 게이트는 또한 커플링 커패시터(440)에 의해 연결될 수도 있다.
전류 미러(300)는 바이어스 저항기(242)의 대향하는 측면들에 배치된 커패시터(320, 325)를 더 포함할 수 있다. 커패시터(320)의 제1 커패시터 노드는 바이어스 저항기(240)의 제1 측면에 그리고 M3의 게이트에 연결된다. 커패시터(320)의 제2 커패시터 노드는 접지에 연결된다. 커패시터(325)의 제1 커패시터 노드는 바이어스 저항기(240)의 제2 측면에 그리고 M4의 게이트에 연결된다. 커패시터(325)의 제2 커패시터 노드는 접지에 연결된다. 커패시터(310, 315, 320, 325)는 바이어스 브랜치에 연결하는 것으로부터 노드(Y)에서의 입력에 수신된 AC 신호를 분리하도록 구성된다.
도 4는 본 발명의 다른 대안적인 실시예에 따라 전류 미러(400)의 간략화된 개략도이다. 전류 미러(400)는 전류 미러(200) 및 전류 미러(300)와 실질적으로 유사하지만 전류 미러(400)가 바이어스 브랜치와 PA 코어 사이에 연결된 케스케이드 트랜지스터(M1b, M2b)를 포함한다는 점에서 상이하다. 전류 미러(400)는 바이어스 브랜치와 PA 코어 사이에 연결된 케스케이드 트랜지스터(M3b, M4b)를 더 포함한다. M1b와 M2b는 pMOS 트랜지스터일 수 있고, M3b와 M4b는 nMOS 트랜지스터일 수 있다. M1b는 M1과 직렬로 배치될 수 있고, 소스가 제어된 전류 소스(225)에 연결되고 드레인이 M1의 소스에 연결될 수 있다. M2b는 M2와 직렬로 배치될 수 있고, 소스가 인덕터(230)에 연결될 수 있고 드레인이 M2의 소스에 연결될 수 있다. M1b와 M2b의 게이트는 바이어스 저항기(405)를 통해 연결될 수 있다. 커패시터(410, 415)는, 전류 미러(300)에 대하여 전술된 바와 같이 커패시터(310, 315)를 M1, M2와 바이어스 저항기(235)에 연결한 것과 실질적으로 유사하게 M1b와 M2b의 게이트에 및 바이어스 저항기(405)에 연결될 수 있다. 전류 미러(100)에 대하여 전술된 바와 같이, 여러 트랜지스터의 드레인과 소스의 특정 구성이 편의상 기술된다. 이 기술 분야에 통상의 지식을 가진 자라면 특정 소스와 드레인 구성은 예를 들어 사용되는 다른 트랜지스터 기술에 기초하여 본 발명의 대안적인 실시예에 따라 대안적으로 배열될 수 있다는 것을 이해할 수 있을 것이다.
M3b는 M3와 직렬로 배치될 수 있고, 드레인이 접지에 연결되고 소스가 M3의 드레인에 연결될 수 있다. M4b는 M4와 직렬로 배치될 수 있고, 드레인이 인덕터(235)를 통해 접지에 연결되고 소스가 M4의 드레인에 연결될 수 있다. M3b와 M4b의 게이트는 바이어스 저항기(420)를 통해 연결될 수 있다. 커패시터(425, 430)는 전류 미러(300)에 대해 전술된 바와 같이 커패시터(320, 325)를 M3, M4 및 바이어스 저항기(240)에 연결한 것과 실질적으로 유사하게 M3b와 M4b의 게이트에 및 바이어스 저항기(420)에 연결될 수 있다. 전류 미러(400)의 제1출력(Vout1)은 M2b의 소스와 인덕터(230) 사이에 있고, 전류 미러(400)의 제2출력(Vout2)은 M4b의 드레인과 인덕터(235) 사이에 있다. M1b의 게이트는 제1 바이어스 전압(V바이어스1)을 M1b의 게이트에 제공하도록 구성된 제1 바이어스-전압 소스에 연결될 수 있고, M3b의 게이트는 제2 바이어스 전압(V바이어스2)을 M3b의 게이트에 제공하도록 구성된 제2 바이어스-전압 소스에 연결될 수 있다. V바이어스1과 V바이어스2는 트랜지스터(M1b, M2b, M3b, M4b)가 상대적으로 강하게 턴온되게 한다.
일 실시예에 따르면, 기술된 케스케이드 구성으로 배열된 M1b와 M2b는 제1출력(Vout1)으로부터 입력(노드 Y)에서 수신된 AC 신호를 분리하도록 구성된다. 기술된 케스케이드 구성으로 배열된 M3b와 M4b는 제2출력(Vout2)으로부터 입력(노드 Y)에서 수신된 AC 신호를 분리하도록 구성된다. M1b와 M2b의 케이케이드 쌍은 M1 및 M2의 소스 전압을 더 추적하게 하고, M3b와 M4b의 케스케이드 쌍은 노드(X, Y)에서의 전압을 더 제어하는 것에 의해 M3와 M4의 드레인 전압을 더 추적하게 한다. 바이어스 브랜치와 PA 코어 사이의 전압의 추적을 개선하는 것은 제어된 전류로부터 PA 코어로 전류의 추적을 더 개선시키고 PVT 파라미터에 걸쳐 PA 코어의 선형 범위를 더 개선시키게 한다.
상기 상세한 설명은 본 발명의 측면들을 구현하는 방법의 예시와 함께 본 발명의 여러 실시예를 예시한다. 상기 예시와 실시예는 유일한 실시예인 것으로 고려되어서는 안 되며, 이하 청구범위에 한정된 본 발명의 유연성과 이점을 예시하려고 제공된 것일 뿐이다. 상기 개시 내용과 이하 청구범위에 기초하여 다른 배열, 실시예, 구현예 및 균등물이 청구범위에 한정된 본 발명의 범위를 벗어남이 없이 사용될 수 있을 것이다.

Claims (20)

  1. 전류 미러(current mirror)로서,
    바이어스 브랜치(bias branch); 및
    상기 바이어스 브랜치에 연결된 전력 증폭기 코어를 포함하되,
    상기 바이어스 브랜치는
    전압 소스와 접지 사이에 직렬로 구성된 제1 및 제2트랜지스터; 및
    상기 전압 소스와 상기 접지 사이에 연결된 분압기(voltage divider); 및
    상기 분압기의 분압된 전압과 상기 제1 및 제2트랜지스터 사이의 노드의 전압을 입력으로서 수신하고, 상기 제2 트랜지스터의 게이트를 구동하여 상기 노드를 상기 분압된 전압으로 풀링하도록 구성된 연산 증폭기를 포함하며;
    상기 전력 증폭기 코어는 상기 전압 소스와 상기 접지 사이에 직렬로 구성된 제3 및 제4트랜지스터를 포함하고,
    상기 제1트랜지스터의 게이트와 상기 제3트랜지스터의 게이트가 연결되고, 상기 제2트랜지스터의 게이트와 상기 제4트랜지스터의 게이트가 연결된 것인 전류 미러.
  2. 제1항에 있어서, 상기 제1 및 제2트랜지스터는 상기 제3 및 제4트랜지스터와 상보적인 것인 전류 미러.
  3. 제1항에 있어서, 상기 분압된 전압은 상기 전압 소스의 전압을 2로 나눈 것인 전류 미러.
  4. 제1항에 있어서,
    상기 분압기는 제1, 제2 및 제3저항기를 직렬로 포함하되, 상기 제1저항기는 상기 전압 소스에 연결되고, 상기 제3저항기는 접지에 연결되며, 상기 제2저항기는 상기 제1저항기와 상기 제3저항기 사이에 연결되고,
    상기 제1트랜지스터의 제1 및 제2 소스-드레인 영역은 상기 전압 소스, 및 상기 제2트랜지스터의 상기 제1 소스-드레인 영역에 각각 연결되며,
    상기 제2트랜지스터의 제2 소스-드레인 영역은 접지에 연결되고,
    상기 브랜치는,
    상기 제1트랜지스터의 상기 제1 소스-드레인 영역에 연결된 제1입력, 상기 제1저항기와 상기 제2저항기 사이에서 상기 분압기에 연결되고, 상기 전압 소스의 제2 분압된 전압을 수신하도록 구성된 제2입력, 및 상기 제1트랜지스터의 게이트를 구동하여 상기 제2노드를 상기 제2 분압된 전압으로 풀링하도록 구성된 출력을 구비하는 제2연산 증폭기를 더 포함하는 것인 전류 미러.
  5. 제5항에 있어서, 상기 바이어스 브랜치는 상기 제1 소스-드레인 영역과 상기 제1트랜지스터의 상기 게이트 사이에 배치된 커플링 커패시터를 더 포함하는 것인 전류 미러.
  6. 제5항에 있어서,
    상기 제1트랜지스터의 상기 게이트와 상기 제3트랜지스터의 상기 게이트 사이에 연결된 제1저항기, 및
    상기 제2트랜지스터의 상기 게이트와 상기 제4트랜지스터의 상기 게이트 사이에 연결된 제2저항기를 더 포함하는 전류 미러.
  7. 제7항에 있어서,
    상기 제1저항기의 대향하는 단부들에 연결된 제1 및 제2 커패시터; 및
    상기 제2저항기의 대향하는 단부들에 연결된 제3 및 제4 커패시터를 더 포함하는 전류 미러.
  8. 제 8항에 있어서, 상기 제1, 제2, 제3 및 제4 커패시터는 상기 전류 미러의 출력 노드로부터 상기 전류 미러의 입력 노드를 디커플링하도록 구성된 것인 전류 미러.
  9. 제1항에 있어서,
    상기 제3트랜지스터와 제4트랜지스터 사이에 있는 노드는 AC 신호를 수신하도록 구성된 입력 노드이고,
    상기 제1인덕터와 상기 제3트랜지스터 사이에 있는 노드는 제1출력 노드이며,
    상기 제2인덕터와 상기 제4트랜지스터 사이에 있는 노드는 제2출력 노드인 것인 전류 미러.
  10. 제1항에 있어서, 상기 바이어스 브랜치는 상기 전압 소스와 상기 제1트랜지스터의 제1 소스-드레인 영역 사이에 연결된 제어된 전류 소스를 더 포함하고, 상기 전력 코어는 상기 바이어스 브랜치에 제공된 상기 제어된 전류 소스로부터 전류를 미러링하도록 구성된 것인 전류 미러.
  11. 제10항에 있어서,
    상기 바이어스 브랜치는,
    상기 제1트랜지스터의 상기 제1 소스-드레인 영역과 상기 제어된 전류 소스 사이에 연결된 제5트랜지스터, 및
    상기 제2트랜지스터의 제1 소스-드레인 영역과 상기 접지 사이에 연결된 제6트랜지스터를 더 포함하며,
    상기 PA 코어는,
    상기 제3트랜지스터의 제1 소스-드레인 영역과 상기 제1인덕터 사이에 연결된 제7트랜지스터, 및
    상기 제4트랜지스터의 제1 소스-드레인 영역과 상기 접지 사이에 연결된 제8트랜지스터를 더 포함하며,
    상기 제5트랜지스터의 게이트와 제7트랜지스터의 게이트는 제1 바이어스-전압 소스에 연결되고,
    상기 제6트랜지스터의 게이트와 제8트랜지스터의 게이트는 서로 연결되고 또한 제2 바이어스-전압 소스에 연결되는 것인 전류 미러.
  12. 제11항에 있어서, 상기 제5, 제6, 제7 및 제8트랜지스터는 캐스케이드 미러(cascade mirror)의 출력으로부터 상기 캐스케이드 미러의 입력을 디커플링하도록 구성된 것인 전류 미러.
  13. 제11항에 있어서, 상기 제1 케스케이드 트랜지스터의 게이트와 상기 제7트랜지스터의 게이트 사이에 연결된 제1저항기, 및
    상기 제2트랜지스터의 게이트와 상기 제4트랜지스터의 게이트 사이에 연결된 제2저항기를 더 포함하는 전류 미러.
  14. 제13항에 있어서,
    상기 제1저항기의 대향하는 단부들에 연결된 제1 및 제2 커패시터, 및
    상기 제2저항기의 대향하는 단부들에 연결된 제3 및 제4 커패시터를 더 포함하는 전류 미러.
  15. 전류 미러의 노드 전압을 제어하는 회로 방법(circuit method)으로서,
    전류 미러의 바이어스 브랜치를 형성하는 제1 및 제2트랜지스터 사이에 있는 노드에서의 제1노드 전압과 기준 전압을 비교하는 단계;
    상기 기준 전압과 상기 제1노드 전압 간의 차이를 나타내는 전압 신호를 생성하는 단계; 및
    상기 제1트랜지스터의 게이트에 상기 전압 신호를 인가하여 상기 제1노드 전압을 결정된 전압으로 구동시키는 단계를 포함하는 회로 방법.
  16. 제15항에 있어서, 상기 결정된 전압은 상기 기준 전압인 것인 회로 방법.
  17. 제16항에 있어서, 상기 기준 전압을 생성하기 위해 저항기 세트를 통해 공급 전압을 다운 분압하는(voltage dividing down) 단계를 더 포함하는 회로 방법.
  18. 제17항에 있어서,
    상기 제2트랜지스터와 전압 소스 사이에 있는 노드에서의 제2노드 전압과 제2기준 전압을 비교하는 단계;
    상기 제2기준 전압과 상기 제2노드 전압 간의 차이를 나타내는 제2전압 신호를 생성하는 단계; 및
    상기 제2트랜지스터의 게이트에 상기 제2전압 신호를 인가하여 상기 제2노드 전압을 제2 결정된 전압으로 구동시키는 단계를 더 포함하는 회로 방법.
  19. 제18항에 있어서, 상기 제2 결정된 전압은 상기 제2기준 전압인 것인 회로 방법.
  20. 제16항에 있어서, 상기 제2기준 전압을 생성하기 위해 상기 저항기 세트를 통해 상기 공급 전압을 다운 분압하는 단계를 더 포함하되, 상기 제1 기준 전압은 상기 제2기준 전압보다 더 낮은 것인 회로 방법.
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