JP2010246076A - トランスコンダクタンス回路 - Google Patents
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Abstract
【課題】実使用回路と補正回路のバイアス条件を、より広範囲な動作条件で同一にすることが可能で、設計も容易なトランスコンダクタンス回路を提供する。
【解決手段】トランスコンダクタンス回路１０は、差動回路１１の負側入力端子、差動回路１２の負側入力端子、および増幅器１３の正側入力端子が信号入力端子Ｔｉｎに接続され、差動回路１１の出力ノードＮＤ１１が増幅器１４の負側入力端子に接続され、増幅器１３の出力端子が増幅器１３の負側入力端子に接続され、増幅器１４の正側入力端子が基準電位源１５に接続され、抵抗素子Ｒ１０が差動回路１１の出力ノードＮＤ１１と増幅器１３の出力端子間に接続され、差動回路１１の正側入力端子および差動回路１２の正側入力端子が、増幅器１４の出力端子に接続され、差動回路１２の出力ノードＮＤ１２により回路出力部が形成されている。
【選択図】図１３
【解決手段】トランスコンダクタンス回路１０は、差動回路１１の負側入力端子、差動回路１２の負側入力端子、および増幅器１３の正側入力端子が信号入力端子Ｔｉｎに接続され、差動回路１１の出力ノードＮＤ１１が増幅器１４の負側入力端子に接続され、増幅器１３の出力端子が増幅器１３の負側入力端子に接続され、増幅器１４の正側入力端子が基準電位源１５に接続され、抵抗素子Ｒ１０が差動回路１１の出力ノードＮＤ１１と増幅器１３の出力端子間に接続され、差動回路１１の正側入力端子および差動回路１２の正側入力端子が、増幅器１４の出力端子に接続され、差動回路１２の出力ノードＮＤ１２により回路出力部が形成されている。
【選択図】図１３
Description
本発明は、フィルタ、サンプリング回路、ＰＬＬなどに適用可能なトランスコンダクタンス回路に関するものである。
トランスコンダクタンス回路等には、絶縁ゲート型電界効果トランジスタであるＭＯＳトランジスタが用いられる。
図１は、ＮＭＯＳトランジスタの入力電位と電流との関係を説明するための図である。
図２（Ａ）および（Ｂ）は、ＮＭＯＳトランジスタの飽和領域、三極管領域の小信号等価回路図である。
図２（Ａ）および（Ｂ）は、ＮＭＯＳトランジスタの飽和領域、三極管領域の小信号等価回路図である。
ＭＯＳトランジスタＴ１は、ゲート電位Ｖｇ、ドレイン電位Ｖｄ、ソース電位Ｖｓのレベルによっては飽和領域と三極管領域で動作する。そのときのトランジスタは、図２（Ａ）および（Ｂ）に示すような小信号等価回路に書き換えることができる。
図２において、ｇｍはゲートソース電位の変化量に対する電流Ｉdsの変化量、Ｒdsはドレインソース間の電位変動に対して生じるドレインソース間電流の変化量の関係（ΔVｄｓ／ΔＩds）を示す。飽和領域のときＲdsは無視できるほど十分に大きいので、図２（Ａ）のように開放であるとし、三極管領域では、図２（Ｂ）のように無視できない値になる。
図２において、ｇｍはゲートソース電位の変化量に対する電流Ｉdsの変化量、Ｒdsはドレインソース間の電位変動に対して生じるドレインソース間電流の変化量の関係（ΔVｄｓ／ΔＩds）を示す。飽和領域のときＲdsは無視できるほど十分に大きいので、図２（Ａ）のように開放であるとし、三極管領域では、図２（Ｂ）のように無視できない値になる。
上記のように、ＭＯＳトランジスタＴ１の動作領域が三極管領域か飽和領域かでＲdsを考慮するべきか否かが決まり、このＲdsが回路中でどのようにトランスコンダクタンス値に影響するか、既存の回路に関連付けて説明する。
図３は、高精度なトランスコンダクタンス値を実現するトランスコンダクタンス回路の一例を示す図である（非特許文献１参照）。
トランスコンダクタンス回路１は、ＮＭＯＳトランジスタＭ０〜Ｍ３、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４，Ｍ５、アンプＡＭＰ０，ＡＭＰ１、および電源Ｖ０を有する。
図３の回路内で、Ｖinは入力電位、Ｖrefは基準電位である。Ｖ0，Ｖ1は、アンプとトランジスタＭ０，Ｍ１のゲインが十分大きければ、それぞれ式１のように表される。
Ｖ0とＶ1の差電圧と抵抗Rで決まる電流量を電流ＩRとし、Ｖ1からＶ0への向きを正とする（式２）。
この電流ＩRはトランジスタＭ５でトランジスタＭ４にミラーされるので、出力電流Ｉoutは理想な動作条件ならば式３に示すように２ＩRとなり、図３の回路は抵抗Ｒで決まるトランスコンダクタンス値をつくることができる。
この電流ＩRはトランジスタＭ５でトランジスタＭ４にミラーされるので、出力電流Ｉoutは理想な動作条件ならば式３に示すように２ＩRとなり、図３の回路は抵抗Ｒで決まるトランスコンダクタンス値をつくることができる。
図４は、高精度なトランスコンダクタンス値を実現するトランスコンダクタンス回路の他例を示す図である。
図４の回路は、トランスコンダクタンス回路１Ａおよび補正回路２Ａを有する。
トランスコンダクタンス回路１Ａは、差動系を形成するＮＭＯＳトランジスタＭ０Ａ〜Ｍ３Ａ，Ｍ６Ａ，Ｍ７Ａ、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４Ａ，Ｍ５Ａ、電源Ｖ０Ａを有する。
補正回路２Ａは、トランスコンダクタンス回路１Ａと同様のトランスコンダクタンス回路を含む。理解を容易にするための同じ符号をもって示すと、補正回路２Ａは、差動系を形成するＮＭＯＳトランジスタＭ０Ａ〜Ｍ３Ａ，Ｍ６，Ｍ７、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４Ａ，Ｍ５Ａ、電源Ｖ０Ａを有する。さらに補正回路２Ａは、抵抗Ｒ１、電源Ｖ１，Ｖ２、およびアンプＡＭＰ１Ａを有する。
トランスコンダクタンス回路１Ａは、差動系を形成するＮＭＯＳトランジスタＭ０Ａ〜Ｍ３Ａ，Ｍ６Ａ，Ｍ７Ａ、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４Ａ，Ｍ５Ａ、電源Ｖ０Ａを有する。
補正回路２Ａは、トランスコンダクタンス回路１Ａと同様のトランスコンダクタンス回路を含む。理解を容易にするための同じ符号をもって示すと、補正回路２Ａは、差動系を形成するＮＭＯＳトランジスタＭ０Ａ〜Ｍ３Ａ，Ｍ６，Ｍ７、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４Ａ，Ｍ５Ａ、電源Ｖ０Ａを有する。さらに補正回路２Ａは、抵抗Ｒ１、電源Ｖ１，Ｖ２、およびアンプＡＭＰ１Ａを有する。
このように、図４の回路は、トランスコンダクタンス回路を２個用いている。トランジスタコンダクタンス回路については、たとえば特許文献１や非特許文献２に開示されている。
ここで、ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとし、移動度をμｎ、ゲートの酸化膜を容量Coxとし、Ｍ０ＡとＭ１Ａ、Ｍ６とＭ７のトランジスタサイズをそれぞれ等しく設計したとすると図４のトランスコンダクタンス値は下記の式４のようになる。そして、トランジスタＭ２ＡとＭ３Ａに流れる電流Ｉｂにルート比例することが広く知られている。
ここで、トランスコンダクタンス回路のトランスコンダクタンス値は、式４に見られるように、トランジスタの設計値やトランジスタの性能に大きく依存したものである。
そのため、トランスコンダクタンス値は温度変化や製造ばらつきによる性能の変化に影響を受けやすい。
しかし、図４の回路においては、式４を満たしたトランスコンダクタンス回路を２個用い、それを用いた回路１Ａを実使用回路、回路２Ａを補正回路としている。この補正回路２Ａの出力電流そのものをモニタして、Ｉbの電流量を調整することで補正回路２Ａのトランスコンダクタンス値を調整する。図４の回路は、補正回路２Ａのコピーにあたる実使用回路１Ａの出力電流のズレ、すなわちトランスコンダクタンス値を補正して、温度変化や製造ばらつきの影響を排除することを可能にした回路である。
この補正の動作を以下で詳しく説明する。
そのため、トランスコンダクタンス値は温度変化や製造ばらつきによる性能の変化に影響を受けやすい。
しかし、図４の回路においては、式４を満たしたトランスコンダクタンス回路を２個用い、それを用いた回路１Ａを実使用回路、回路２Ａを補正回路としている。この補正回路２Ａの出力電流そのものをモニタして、Ｉbの電流量を調整することで補正回路２Ａのトランスコンダクタンス値を調整する。図４の回路は、補正回路２Ａのコピーにあたる実使用回路１Ａの出力電流のズレ、すなわちトランスコンダクタンス値を補正して、温度変化や製造ばらつきの影響を排除することを可能にした回路である。
この補正の動作を以下で詳しく説明する。
動作の具体的な例として、Ｖin = ＶB + Ｖref > Ｖrefのときを考察する。
ここで、ＶB+Ｖrefは必要な入力電位の動作範囲内のある一点の電位である。
また、実使用回路１Ａの出力電圧をＶout 、補正回路２Ａの出力電圧をＶout'とし、実使用回路１Ａの出力電流をＩout、補正回路の出力電流をＩout'とする。補正回路２Ａの出力電流Ｉout'と、所望のＧｍ値の逆数の値を持った抵抗Ｒ１とで電源Ｖref１で発生した電圧Ｖout'をモニタする。
もし、補正回路２ＡのＧｍが所望のトランスコンダクタンス値であるならＶout'は、Ｉout'と抵抗Ｒ１で発生した電圧とＶref電位で、ＶB+Ｖrefと等しくなるはずである。もし、Ｖout'の値がＶB+Ｖrefの電圧値とずれた場合は、補正回路２ＡのアンプＡＭＰ１Ａの出力のＶcontが変動することにより、電流Ｉbが変化しトランスコンダクタンス値を増減させることで出力電流を補正する。
アンプＡＭＰ１ＡとトランジスタＭ２ＡおよびＭ３ＡによるＩ（電流）/Ｖ（電圧）ゲインが十分に大きく、実使用回路１Ａと補正回路２Ａの同位置のトランジスタＭ０Ａ〜Ｍ５Ａが十分に飽和領域で動作するような同バイアス条件下ならば、以下の式５の関係を満たす。すなわち、トランスコンダクタンス値は下記の式５の関係を成り立たせるような回路になる。
ここで、ＶB+Ｖrefは必要な入力電位の動作範囲内のある一点の電位である。
また、実使用回路１Ａの出力電圧をＶout 、補正回路２Ａの出力電圧をＶout'とし、実使用回路１Ａの出力電流をＩout、補正回路の出力電流をＩout'とする。補正回路２Ａの出力電流Ｉout'と、所望のＧｍ値の逆数の値を持った抵抗Ｒ１とで電源Ｖref１で発生した電圧Ｖout'をモニタする。
もし、補正回路２ＡのＧｍが所望のトランスコンダクタンス値であるならＶout'は、Ｉout'と抵抗Ｒ１で発生した電圧とＶref電位で、ＶB+Ｖrefと等しくなるはずである。もし、Ｖout'の値がＶB+Ｖrefの電圧値とずれた場合は、補正回路２ＡのアンプＡＭＰ１Ａの出力のＶcontが変動することにより、電流Ｉbが変化しトランスコンダクタンス値を増減させることで出力電流を補正する。
アンプＡＭＰ１ＡとトランジスタＭ２ＡおよびＭ３ＡによるＩ（電流）/Ｖ（電圧）ゲインが十分に大きく、実使用回路１Ａと補正回路２Ａの同位置のトランジスタＭ０Ａ〜Ｍ５Ａが十分に飽和領域で動作するような同バイアス条件下ならば、以下の式５の関係を満たす。すなわち、トランスコンダクタンス値は下記の式５の関係を成り立たせるような回路になる。
上記のように、図４の回路では、補正回路２Ａが出力電流をモニタして、電流Ｉb電流を補正するので、ｎ倍のトランスコンダクタンス値を実現するには、√Ｉbを調整すればよく、精度を保ったまま実現可能である。
[書籍] Analog Integrated Circuit Design ， p588 ， Fig15．13 ， [著者] David A Johns ， Ken Martin ， [出版社] WILEY
（A 4-MHz CMOS Continuous-time filter with on-Chip automatic tuning Krummenacher、 F。; Joehl、 N。;Solid-State Circuits、 IEEE Journal of Volume 23、 Issue 3、 June 1988 Page(s):750 - 758）
上述したように、図３の回路は、受動素子である抵抗素子を用いることで、トランジスタの設計値にあまり影響されない、線形性の高いトランスコンダクタンス値を実現することが出来る。しかし、図３の回路には、以下にあげる２つ問題点がある。
１つ目は、製造ばらつきまで考慮した精度の高いトランスコンダクタンスを要求された場合、一般的に製造ばらつきの大きいチップ内抵抗を用いることはできず、高精度な外部抵抗を用いることになる。
しかし、図３の回路で精度を保ったままで異なる値のトランスコンダクタンス値を実現するには、構造的に抵抗値を切り替えるしか方法がないことから、抵抗値を複数用意することになる。
このため、図３の回路は、実装面積とコストの面で負担が生じるという問題がある。
しかし、図３の回路で精度を保ったままで異なる値のトランスコンダクタンス値を実現するには、構造的に抵抗値を切り替えるしか方法がないことから、抵抗値を複数用意することになる。
このため、図３の回路は、実装面積とコストの面で負担が生じるという問題がある。
２つ目は、図３の回路では抵抗素子に流れる電流値は理想に近い電流値であり、この電流値がそのまま出力されれば、理想のトランスコンダクタンス値を実現できる。
しかし、図３の回路は、トランジスタのＲdsの影響を受けてしまい、理想の値とのずれが生じてしまうという問題がある。この点については以下で例を用いて説明する。
しかし、図３の回路は、トランジスタのＲdsの影響を受けてしまい、理想の値とのずれが生じてしまうという問題がある。この点については以下で例を用いて説明する。
抵抗Ｒに流れる電流をＩRとし、図３の回路動作を小信号等価回路で考えると図５に示すようになる。図５において、破線のＲdsは飽和領域で動作しているトランジスタのＲdsで開放をイメージしている。回路図中の電流は矢印の向きを正方向として示している。値が負である場合、矢印とは逆向きに電流が流れていることを意味する。
ここで、Ｒdsの影響によりどのように回路のトランスコンダクタンス値が変化するかを説明する。
まず、Ｖin＞Ｖrefのとき、トランジスタＭ４だけが図６に示すように三極管領域で動作しているとする。このとき、電流ＩRはＲds4が無視できない値に見えていることからＲds4に分流され（分流した電流をIds4とする）、その結果ＩoutはＩds4の分だけ理想より変化する。
まず、Ｖin＞Ｖrefのとき、トランジスタＭ４だけが図６に示すように三極管領域で動作しているとする。このとき、電流ＩRはＲds4が無視できない値に見えていることからＲds4に分流され（分流した電流をIds4とする）、その結果ＩoutはＩds4の分だけ理想より変化する。
次に、Ｖin＞Ｖrefのとき、トランジスタＭ２だけが三極管領域で動作している場合を考えると、図６のときと同様に、図７に示すように、トランジスタＭ２にＩRがＩds2分流され出力電流がＩds2だけ変化する。次に、Ｖin＜Ｖrefのとき、トランジスタＭ３だけが三極管領域で動作しているとすると、電流ＩRはＲds3が無視できない値に見えていることからＲds3に分流され、トランジスタＭ５に流れる電流はＩds3分、変化する。
そのため、変化した電流量がトランジスタＭ４にミラーされ、その結果、図８に示すように、ＩoutはＩds3の分だけ理想より変化する。
また、トランジスタＭ５に関しても同様に考えられ、Ｍ５のみが三極管領域で動作をし、トランジスタＭ４が飽和領域で動作していると、トランジスタＭ４への電流のミラーが正しくできないことになり出力電流が理想値とは異なってしまう。
そのため、変化した電流量がトランジスタＭ４にミラーされ、その結果、図８に示すように、ＩoutはＩds3の分だけ理想より変化する。
また、トランジスタＭ５に関しても同様に考えられ、Ｍ５のみが三極管領域で動作をし、トランジスタＭ４が飽和領域で動作していると、トランジスタＭ４への電流のミラーが正しくできないことになり出力電流が理想値とは異なってしまう。
以上の例のように、トランジスタＭ２，Ｍ３，Ｍ４，Ｍ５全てが飽和領域で動作することが図３の回路の理想トランスコンダクタンス値をつくる条件である。したがって、いずれか一つでも三極管領域で動作していると、図３の回路ではＲdsの影響でトランスコンダクタンス値が変化してしまうことが分かる。
図９は入力電圧Ｖinと出力電流Ｉoutの関係をグラフ化したもので、トランスコンダクタンス値は図９の線Ａの傾きを指し、トランスコンダクタンス値が一定とは傾きが一定であることを指す。
この傾きに注目して傾きの値と入力電位との関係をグラフ化したものが図１０である。 図１０は、図９の傾きであるトランスコンダクタンス値(Ｙ軸)と、基準電圧から見た入力電位との差電圧（Ｘ軸）の関係をグラフ化したものである。図１０において、Type:ss，tt，ffとはトランジスタの性能のばらつきモデルを示すものであり、それぞれトランジスタの能力がターゲット値よりもより低い、等しい、高いことを意味している。また、図１０において、Tempはトランジスタのジャンクション温度を意味している。
この傾きに注目して傾きの値と入力電位との関係をグラフ化したものが図１０である。 図１０は、図９の傾きであるトランスコンダクタンス値(Ｙ軸)と、基準電圧から見た入力電位との差電圧（Ｘ軸）の関係をグラフ化したものである。図１０において、Type:ss，tt，ffとはトランジスタの性能のばらつきモデルを示すものであり、それぞれトランジスタの能力がターゲット値よりもより低い、等しい、高いことを意味している。また、図１０において、Tempはトランジスタのジャンクション温度を意味している。
図１０を見ると、上記で説明したような各トランジスタが飽和領域で動作し、Ｒdsの影響がないときはトランスコンダクタンス値の線形性は高く保たれている。しかし、グラフの両端の場所のようにトランジスタが飽和領域で動作しにくくなりＲdsの影響が見え始めると、途端に線形性が失われていることが分かる。
一方、図４の回路において、補正回路２Ａでは固定の入力電位ＶB+Ｖref、Ｖref および固定の出力電位ＶB+Ｖref のバイアス条件でのみ補正しているので、実使用回路１Ａの入出力電位がそこから外れると補正ができなくなりトランスコンダクタンス値に誤差が生じる。
以下で、図１１および図１２に関連付けて詳しく説明する。
図１１は、図４の回路のトランジスタＭ４Ａが三極管領域で動作しているときの補正状態を示す図である。図１２は、図４の回路のトンラスコンダクタンス値を示す図である。
以下で、図１１および図１２に関連付けて詳しく説明する。
図１１は、図４の回路のトランジスタＭ４Ａが三極管領域で動作しているときの補正状態を示す図である。図１２は、図４の回路のトンラスコンダクタンス値を示す図である。
補正回路２Ａの入力電位は、実使用回路１Ａで必要な入力電位Ｖinの動作範囲内のある一点の電位であるＶB+Ｖrefの固定値である。これは入力電位Ｖin= ＶB+Ｖrefであり、Ｖout'= Ｖoutである場合に、図４の回路のトランスコンダクタンス値が式１と等しくなるよう補正していた。
しかし、実際には図１１に示すように、実使用回路１Ａの入力電位ＶinがＶB+Ｖref以外の入力電位になることがある。その場合、入力電位が実使用回路１Ａと補正回路２Ａで異なることに加え、補正回路２Ａの出力電位はフィードバックループによりＶB+Ｖrefとなっているので、Ｖout'≠Ｖoutになることもある。
このため、実使用回路１Ａと補正回路２Ａの入力出力電位のバイアス条件が異なり、図１１の例では実使用回路１Ａと補正回路２ＡのトランジスタＭ４ＡのＲdsが同じ値にならず、完全な補正ができない。
つまり、図３においては、実使用回路１Ａ側のバイアス条件が補正回路２Ａの固定バイアスから外れた部分でのトランスコンダクタンス値の線形性は、アナログ設計に依存することになる。すなわち、そのバイアス点で実使用回路１Ａが式４を満たすようにトランジスタが飽和領域で動作をするようなアナログ設計に依存することになり、この点が図４の回路の設計の難易度を上げている。
しかし、実際には図１１に示すように、実使用回路１Ａの入力電位ＶinがＶB+Ｖref以外の入力電位になることがある。その場合、入力電位が実使用回路１Ａと補正回路２Ａで異なることに加え、補正回路２Ａの出力電位はフィードバックループによりＶB+Ｖrefとなっているので、Ｖout'≠Ｖoutになることもある。
このため、実使用回路１Ａと補正回路２Ａの入力出力電位のバイアス条件が異なり、図１１の例では実使用回路１Ａと補正回路２ＡのトランジスタＭ４ＡのＲdsが同じ値にならず、完全な補正ができない。
つまり、図３においては、実使用回路１Ａ側のバイアス条件が補正回路２Ａの固定バイアスから外れた部分でのトランスコンダクタンス値の線形性は、アナログ設計に依存することになる。すなわち、そのバイアス点で実使用回路１Ａが式４を満たすようにトランジスタが飽和領域で動作をするようなアナログ設計に依存することになり、この点が図４の回路の設計の難易度を上げている。
上述したように、図１２は、図４の回路のトンラスコンダクタンス値を示している。
図１２から、図４の回路の製造ばらつきやジャンクションの温度変化に対して補正が効いているが、線形性の領域が狭く入力電位が変化し、回路内のトランジスタが飽和領域で動作できなくなるようなバイアス条件になると線形性が全く保てなくなる様子が分かる。
図１２から、図４の回路の製造ばらつきやジャンクションの温度変化に対して補正が効いているが、線形性の領域が狭く入力電位が変化し、回路内のトランジスタが飽和領域で動作できなくなるようなバイアス条件になると線形性が全く保てなくなる様子が分かる。
本発明は、トランスコンダクタンス値の切り替えの容易性を保ちつつ、実使用回路と補正回路のバイアス条件を、より広範囲な動作条件で同一にすることが可能で、設計も容易なトランスコンダクタンス回路を提供することにある。
本発明の観点のトランスコンダクタンス回路は、基本的に、第１の入力端子を含む第１の差動素子、第２の入力端子を含む第２の差動素子、および上記第２の差動素子に接続された第１の出力ノードを有する第１の差動回路と、第３の入力端子を含む第３の差動素子、第４の入力端子を含む第４の差動素子、および上記第４の差動素子に接続された第２の出力ノードを有する第２の差動回路と、第５の入力端子および第６の入力端子を有する第１の増幅器と、第７の入力端子および第８の入力端子を有する第２の増幅器と、信号入力端子と、抵抗素子と、を有し、上記第１の差動回路の上記第２の入力端子、上記第２の差動回路の上記第４の入力端子、および上記第１の増幅器の第５の入力端子が、上記信号入力端子に接続され、上記第１の差動回路の上記第１の出力ノードが、上記第２の増幅器の第８の入力端子に接続され、上記第１の増幅器の出力端子が、当該第１の増幅器の上記第６の入力端子に接続され、上記第２の増幅器の第７の入力端子が、基準電位源に接続され、上記抵抗素子が、上記第１の差動回路の上記第１の出力ノードと上記第１の増幅器の出力端子間に接続され、上記第１の差動回路の上記第１の入力端子および上記第２の差動回路の上記第３の入力端子が、上記第２の増幅器の出力端子に接続され、上記第２の差動回路の上記第２の出力ノードにより回路出力部が形成されている。
本発明によれば、トランスコンダクタンス値の切り替えの容易性を保ちつつ、実使用回路と補正回路のバイアス条件を、より広範囲な動作条件で同一にすることが可能で、設計も容易となる利点がある。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
＜第１の実施形態＞
図１３は、本発明の第１の実施形態に係るトランスコンダクタンス回路の構成例を示す回路図である。
図１３は、本発明の第１の実施形態に係るトランスコンダクタンス回路の構成例を示す回路図である。
本トランスコンダクタンス回路１０は、図１３に示すように、第１の差動回路１１、第２の差動回路１２、第１の増幅器（以下、アンプ（Ａｍｐ）という）１３、第２のアンプ１４、基準電位源１５、信号入力端子Ｔｉｎ、および抵抗素子Ｒ１０を有する。
なお、本実施形態においては、第１および第２の差動回路１１，１２は、絶縁ゲート型電界効果トランジスタを含んで形成される。そして、本実施形態においては、電界効果トランジスタの第１導電型を、たとえばｎチャネル、第２導電型をｐチャネルとして説明する。
［回路構成］
第１の差動回路１１は、第１の差動素子としての第１導電型であるｎチャネルの第１の電界効果トランジスタであるＮＭＯＳトランジスタＭ１０と、第２の差動素子としての第１導電型の第２の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１１を有する。
ＮＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１のソース同士が接続され、その接続点が第１の電流源ＩＳ１１としてのＮＭＯＳトランジスタＭ１２のドレインに接続されている。
ＮＭＯＳトランジスタＭ１２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートはバイアス電圧Ｖｂの供給ラインに接続されている。
第１の差動回路１１は、ソースが所定電位源、図１３では電源電圧源ＶＤＤに接続され、カレントミラー回路ＣＭＲ１１を形成する第２導電型であるｐチャネルの第３および第４の電界効果トランジスタとしてＰＭＯＳトランジスタＭ１３，Ｍ１４を有する。
ＮＭＯＳトランジスタＭ１０のドレインが、ＰＭＯＳトランジスタＭ１３のドレインおよびゲート、並びに、ＰＭＯＳトランジスタＭ１４のゲートに接続されている。
ＮＭＯＳトランジスタＭ１１のドレインが、ＰＭＯＳトランジスタＭ１４のドレインに接続され、その接続点により第１の出力ノードＮＤ１１が形成されている。
そして、第１の差動回路１１において、第１の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１０のゲートにより、第１の入力端子としての正側入力端子が形成されている。
また、第１の差動回路１１において、第２の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１１のゲートにより、第２の入力端子としての負側入力端子が形成されている。
第１の差動回路１１は、第１の差動素子としての第１導電型であるｎチャネルの第１の電界効果トランジスタであるＮＭＯＳトランジスタＭ１０と、第２の差動素子としての第１導電型の第２の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１１を有する。
ＮＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１のソース同士が接続され、その接続点が第１の電流源ＩＳ１１としてのＮＭＯＳトランジスタＭ１２のドレインに接続されている。
ＮＭＯＳトランジスタＭ１２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートはバイアス電圧Ｖｂの供給ラインに接続されている。
第１の差動回路１１は、ソースが所定電位源、図１３では電源電圧源ＶＤＤに接続され、カレントミラー回路ＣＭＲ１１を形成する第２導電型であるｐチャネルの第３および第４の電界効果トランジスタとしてＰＭＯＳトランジスタＭ１３，Ｍ１４を有する。
ＮＭＯＳトランジスタＭ１０のドレインが、ＰＭＯＳトランジスタＭ１３のドレインおよびゲート、並びに、ＰＭＯＳトランジスタＭ１４のゲートに接続されている。
ＮＭＯＳトランジスタＭ１１のドレインが、ＰＭＯＳトランジスタＭ１４のドレインに接続され、その接続点により第１の出力ノードＮＤ１１が形成されている。
そして、第１の差動回路１１において、第１の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１０のゲートにより、第１の入力端子としての正側入力端子が形成されている。
また、第１の差動回路１１において、第２の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ１１のゲートにより、第２の入力端子としての負側入力端子が形成されている。
第２の差動回路１２は、第３の差動素子としての第１導電型であるｎチャネルの第５の電界効果トランジスタであるＮＭＯＳトランジスタＭ２０と、第４の差動素子としての第１導電型の第６の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ２１を有する。
ＮＭＯＳトランジスタＭ２０およびＮＭＯＳトランジスタＭ２１のソース同士が接続され、その接続点が第２の電流源ＩＳ１２としてのＮＭＯＳトランジスタＭ２２のドレインに接続されている。
ＮＭＯＳトランジスタＭ２２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートはバイアス電圧Ｖｂの供給ラインに接続されている。
第２の差動回路１２は、ソースが所定電位源、図１３では電源電圧源ＶＤＤに接続され、カレントミラー回路ＣＭＲ１２を形成する第２導電型であるｐチャネルの第７および第８の電界効果トランジスタとしてＰＭＯＳトランジスタＭ２３，Ｍ２４を有する。
ＮＭＯＳトランジスタＭ２０のドレインが、ＰＭＯＳトランジスタＭ２３のドレインおよびゲート、並びに、ＰＭＯＳトランジスタＭ２４のゲートに接続されている。
ＮＭＯＳトランジスタＭ２１のドレインが、ＰＭＯＳトランジスタＭ２４のドレインに接続され、その接続点により第２の出力ノードＮＤ１２が形成されている。
そして、第２の差動回路１２において、第５の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ２０のゲートにより、第３の入力端子としての正側入力端子が形成されている。
また、第２の差動回路１２において、第６の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ２１のゲートにより、第４の入力端子としての負側入力端子が形成されている。
ＮＭＯＳトランジスタＭ２０およびＮＭＯＳトランジスタＭ２１のソース同士が接続され、その接続点が第２の電流源ＩＳ１２としてのＮＭＯＳトランジスタＭ２２のドレインに接続されている。
ＮＭＯＳトランジスタＭ２２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ゲートはバイアス電圧Ｖｂの供給ラインに接続されている。
第２の差動回路１２は、ソースが所定電位源、図１３では電源電圧源ＶＤＤに接続され、カレントミラー回路ＣＭＲ１２を形成する第２導電型であるｐチャネルの第７および第８の電界効果トランジスタとしてＰＭＯＳトランジスタＭ２３，Ｍ２４を有する。
ＮＭＯＳトランジスタＭ２０のドレインが、ＰＭＯＳトランジスタＭ２３のドレインおよびゲート、並びに、ＰＭＯＳトランジスタＭ２４のゲートに接続されている。
ＮＭＯＳトランジスタＭ２１のドレインが、ＰＭＯＳトランジスタＭ２４のドレインに接続され、その接続点により第２の出力ノードＮＤ１２が形成されている。
そして、第２の差動回路１２において、第５の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ２０のゲートにより、第３の入力端子としての正側入力端子が形成されている。
また、第２の差動回路１２において、第６の電界効果トランジスタとしてのＮＭＯＳトランジスタＭ２１のゲートにより、第４の入力端子としての負側入力端子が形成されている。
第１のアンプ１３は、第５の入力端子としての正側入力端子（＋）および第６の入力端子である負側入力端子（−）を有する。
第２のアンプ１４は、第７の入力端子としての正側入力端子（＋）および第８の入力端子としての負側入力端子（−）有する。
第２のアンプ１４は、第７の入力端子としての正側入力端子（＋）および第８の入力端子としての負側入力端子（−）有する。
第１の差動回路１１の負側入力端子（第２の入力端子）であるＮＭＯＳトランジスタＭ１１のゲート、第２の差動回路１２の負側入力端子（第４の入力端子）であるＮＭＯＳトランジスタＭ２１のゲートが、信号Ｖｉｎの信号入力端子Ｔｉｎに接続されている。
さらに、第１のアンプ１３の正側入力端子（第５の入力端子）が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードＮＤ１１が、第２のアンプ１４の負側入力端子（第８の入力端子）に接続されている。
第１のアンプ１３の出力端子が、第１のアンプ１３自身の負側入力端子（第６の入力端子）に接続されている。
第２のアンプ１４の正側入力端子（第７の入力端子）が、基準電圧Ｖｒｅｆの基準電位源１５に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードＮＤ１１と第１のアンプ１３の出力端子間に接続されている。
第１の差動回路１１の正側入力端子（第１の入力端子）および第２の差動回路１２の正側入力端子（第３の入力端子）が、第２のアンプ１４の出力端子に接続されている。
そして、第２の差動回路１２の第２の出力ノードＮＤ１２により、信号Ｖｏｕｔを出力するトランスコンダクタンス回路１０の回路出力部ＯＵＴが形成されている。
さらに、第１のアンプ１３の正側入力端子（第５の入力端子）が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードＮＤ１１が、第２のアンプ１４の負側入力端子（第８の入力端子）に接続されている。
第１のアンプ１３の出力端子が、第１のアンプ１３自身の負側入力端子（第６の入力端子）に接続されている。
第２のアンプ１４の正側入力端子（第７の入力端子）が、基準電圧Ｖｒｅｆの基準電位源１５に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードＮＤ１１と第１のアンプ１３の出力端子間に接続されている。
第１の差動回路１１の正側入力端子（第１の入力端子）および第２の差動回路１２の正側入力端子（第３の入力端子）が、第２のアンプ１４の出力端子に接続されている。
そして、第２の差動回路１２の第２の出力ノードＮＤ１２により、信号Ｖｏｕｔを出力するトランスコンダクタンス回路１０の回路出力部ＯＵＴが形成されている。
本第１の実施形態のトランスコンダクタンス回路１０は、同じ特性を持ったトランスコンダクタンス回路として第１の差動回路１１および第２の差動回路１２を２つ用いる。
そして、トランスコンダクタンス回路１０においては、第１の差動回路１１、第１のアンプ１３、第２のアンプ１４、基準電位源１５、および抵抗素子Ｒ１０により補正回路２０が形成されている。
また、第２の差動回路１２が実使用回路として機能する。
トランスコンダクタンス回路１０は、補正回路２０で出力電流をモニタすることで補正回路２０の第１の差動回路１１と実使用回路である第２の差動回路１２の出力電流を補正する。
そして、トランスコンダクタンス回路１０においては、第１の差動回路１１、第１のアンプ１３、第２のアンプ１４、基準電位源１５、および抵抗素子Ｒ１０により補正回路２０が形成されている。
また、第２の差動回路１２が実使用回路として機能する。
トランスコンダクタンス回路１０は、補正回路２０で出力電流をモニタすることで補正回路２０の第１の差動回路１１と実使用回路である第２の差動回路１２の出力電流を補正する。
本第１の実施形態のトランスコンダクタンス回路１０は、トランスコンダクタンス値はトランジスタの設計値で作るのではなく、補正回路２０にある抵抗素子Ｒ１０で生成する。
これにより、図１３の回路は、トランジスタの設計によることなく抵抗素子によって簡単に所望のトランスコンダクタンス値を実現できる。
さらに図１３の回路は、以下で詳しく述べるような回路のバイアス条件によるトランスコンダクタンス値のずれを、補正回路２０を用いることによって、より良い補正を可能にした回路である。
これにより、図１３の回路は、トランジスタの設計によることなく抵抗素子によって簡単に所望のトランスコンダクタンス値を実現できる。
さらに図１３の回路は、以下で詳しく述べるような回路のバイアス条件によるトランスコンダクタンス値のずれを、補正回路２０を用いることによって、より良い補正を可能にした回路である。
この補正回路２０を有することにより、実使用回路である第２の差動回路１２の出力数を内部スイッチで増減して、実使用回路の出力電流量を増減、つまりトランスコンダクタンス値を増減することも可能となる。
また、従来のトランスコンダクタンス回路と異なる点は、負極性のトランスコンダクタンス回路を持つことにある。
補正回路２０において、抵抗素子Ｒ１０の一端の電位は第１のアンプ１３により入力電位Ｖｉｎと同じ電位になり、他端の電位Ｖｏｕｔ'は第２のアンプ１４により基準電位ＶｒｅｆになるようにＶｃｏｎｔ電位を制御するようなフィードバックループをもつことにある。
また、従来のトランスコンダクタンス回路と異なる点は、負極性のトランスコンダクタンス回路を持つことにある。
補正回路２０において、抵抗素子Ｒ１０の一端の電位は第１のアンプ１３により入力電位Ｖｉｎと同じ電位になり、他端の電位Ｖｏｕｔ'は第２のアンプ１４により基準電位ＶｒｅｆになるようにＶｃｏｎｔ電位を制御するようなフィードバックループをもつことにある。
今、トランスコンダクタンス回路は負極性なので、出力電流Ｉｏｕｔは図１３に示されるように、従来の回路とは逆の向きの極性となる。
これにより、抵抗素子Ｒ１０に流れる電流、すなわちＩｏｕｔ'は−(ＶｉｎＶｒｅｆ)/Ｒとなっており、補正回路２０のトランスコンダクタンス値は１/Ｒを実現できる。
さらに、同じＶｉｎとＶｃｏｎｔが入力されている実使用回路である第２の差動回路１２においても補正回路２０と等しいトランスコンダクタンス値が期待できる。
この結果、本トランスコンダクタンス回路１０は、既存のトランスコンダクタンス回路と異なり入力電圧に追従した補正をすることを実現している。
これにより、抵抗素子Ｒ１０に流れる電流、すなわちＩｏｕｔ'は−(ＶｉｎＶｒｅｆ)/Ｒとなっており、補正回路２０のトランスコンダクタンス値は１/Ｒを実現できる。
さらに、同じＶｉｎとＶｃｏｎｔが入力されている実使用回路である第２の差動回路１２においても補正回路２０と等しいトランスコンダクタンス値が期待できる。
この結果、本トランスコンダクタンス回路１０は、既存のトランスコンダクタンス回路と異なり入力電圧に追従した補正をすることを実現している。
図１４は、図１３の第１および第２の差動回路のトランジスタＭ１４、Ｍ２４が三極管領域で動作しているときの補正例を説明するための図である。
本回路の補正の例として、図１４に示すように、Ｖｉｎ>Ｖｒｅｆ でＶｏｕｔ=Ｖｏｕt'のとき実使用回路である第２の差動回路１２のＰＭＯＳトランジスタＭ２２と補正回路の第１の差動回路１１のＰＭＯＳトランジスタＭ１４が三極管領域で動作しているとする。
出力電流はＲds１4の影響でＩRds１4だけ変化してしまうが、Ｖｃｏｎｔが変動することにより電流Ｉrealと電流Ｉrepがそれぞれ、1/2ＩRds１4分の補正がかかるようにフィードバックがかかる。
トランスコンダクタンス回路１０の補正回路２０の入力電位は、実使用回路である第２の差動回路１２の入力電圧と常に同じ値になる。
したがって、本トランスコンダクタンス回路１０は、既存の回路に比べ、補正回路２０の入力が入力電位追従の分、入力電位の変動による補正漏れを起こすことがない。
この補正回路２０のトランスコンダクタンス値を式にしたものを以下に示す。
トランスコンダクタンス回路１０の補正回路２０の入力電位は、実使用回路である第２の差動回路１２の入力電圧と常に同じ値になる。
したがって、本トランスコンダクタンス回路１０は、既存の回路に比べ、補正回路２０の入力が入力電位追従の分、入力電位の変動による補正漏れを起こすことがない。
この補正回路２０のトランスコンダクタンス値を式にしたものを以下に示す。
補正回路２０は、所望のＧｍ値の逆数の値を持った抵抗Ｒ１０を用い、トランスコンダクタンス回路単体のトランスコンダクタンス値を負極性なので−Ｇｍ'とし、アンプのゲインが十分大きいならば図１３の回路１０のトランスコンダクタンス値は次式６で表せる。
式６から、図１３の回路１０のトランスコンダクタンス値は、トランスコンダクタンス回路単体の値Ｇｍm'がどんな値であるかどうかにかかわらず、補正回路２０によって理想のトランスコンダクタンス値をつくることができることを示す。
ところで、本トランスコンダクタンス回路１０は、Ｖｏｕｔ ≠ Ｖｏｕｔ'のとき実使用回路である第２の差動回路１２と補正回路２０とでトランジスタのバイアス状態が異なってしまい、その結果、補正漏れが起きてしまうおそれがある。
図１５は、図１３の第２の差動回路のトランジスタＭ２４のみが三極管領域で動作しているときの補正漏れ動作の例を説明するための図である。
ここで、図１５に示すように、実使用回路である第２の差動回路１２のＰＭＯＳトランジスタＭ２４のみが三極管領域で動作しているとする。
実使用回路である第２の差動回路１２のＰＭＯＳトランジスタＭ２４が三極管領域で動作してしまい、補正回路２０の第１の差動回路１１のＰＭＯＳトランジスタＭ１４は飽和領域で動作してしまっている。
その結果、実使用回路である第２の差動回路１２と補正回路２０の第１の差動回路１１のバイアス状態が異なっている結果、ＩRds4電流分、実使用回路である第２の差動回路１２の出力電流Ｉｏｕｔは変化してしまう。
しかし、補正回路２０では出力電流は所望の値になっているので、Ｖｃｏｎｔが変動することはなく、出力電流Ｉｏｕｔ'は補正されない。
その結果、実使用回路である第２の差動回路１２と補正回路２０の第１の差動回路１１のバイアス状態が異なっている結果、ＩRds4電流分、実使用回路である第２の差動回路１２の出力電流Ｉｏｕｔは変化してしまう。
しかし、補正回路２０では出力電流は所望の値になっているので、Ｖｃｏｎｔが変動することはなく、出力電流Ｉｏｕｔ'は補正されない。
本第１の実施形態のトランスコンダクタンス回路１０は、第１の入力端子を含む第１の差動素子Ｍ１０、第２の入力端子を含む第２の差動素子Ｍ１１、および第２の差動素子に接続された第１の出力ノードを有する第１の差動回路１１を有する。
トランスコンダクタンス回路１０は、第３の入力端子を含む第３の差動素子Ｍ２０、第４の入力端子を含む第４の差動素子Ｍ２１、および第４の差動素子に接続された第２の出力ノードを有する第２の差動回路１２を有する。
トランスコンダクタンス回路１０は、第５の入力端子および第６の入力端子を有する第１の増幅器１３と、第７の入力端子および第８の入力端子を有する第２の増幅器１４と、信号入力端子Ｔｉｎと、抵抗素子Ｒ１０と、を有する。
そして、第１の差動回路１１の第２の入力端子、第２の差動回路１２の第４の入力端子、および第１の増幅器１３の第５の入力端子が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードが、第２の増幅器１４の第８の入力端子に接続され、第１の増幅器１３の出力端子が、第１の増幅器の第６の入力端子に接続され、第２の増幅器１４の第７の入力端子が、基準電位源１５に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードと第１の増幅器１３の出力端子間に接続され、第１の差動回路１１の第１の入力端子および第２の差動回路１２の第３の入力端子が、第２の増幅器１４の出力端子に接続されている。
そして、第２の差動回路１２の第２の出力ノードにより回路出力部が形成されている。
トランスコンダクタンス回路１０は、第３の入力端子を含む第３の差動素子Ｍ２０、第４の入力端子を含む第４の差動素子Ｍ２１、および第４の差動素子に接続された第２の出力ノードを有する第２の差動回路１２を有する。
トランスコンダクタンス回路１０は、第５の入力端子および第６の入力端子を有する第１の増幅器１３と、第７の入力端子および第８の入力端子を有する第２の増幅器１４と、信号入力端子Ｔｉｎと、抵抗素子Ｒ１０と、を有する。
そして、第１の差動回路１１の第２の入力端子、第２の差動回路１２の第４の入力端子、および第１の増幅器１３の第５の入力端子が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードが、第２の増幅器１４の第８の入力端子に接続され、第１の増幅器１３の出力端子が、第１の増幅器の第６の入力端子に接続され、第２の増幅器１４の第７の入力端子が、基準電位源１５に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードと第１の増幅器１３の出力端子間に接続され、第１の差動回路１１の第１の入力端子および第２の差動回路１２の第３の入力端子が、第２の増幅器１４の出力端子に接続されている。
そして、第２の差動回路１２の第２の出力ノードにより回路出力部が形成されている。
したがって、本第１の実施形態のトランスコンダクタンス回路１０によれば、補正回路２０が実使用回路である第２の差動回路１２の入力電位の変化に追従して動作するので、入力電位変動によるトランスコンダクタンス値への影響を排除することができる。
＜第２の実施形態＞
図１６は、本発明の第２の実施形態に係るトランスコンダクタンス回路の構成例を示す回路図である。
図１６は、本発明の第２の実施形態に係るトランスコンダクタンス回路の構成例を示す回路図である。
本第２の実施形態のトランスコンダクタンス回路１０Ａが第１の実施形態のトランスコンダクタンス回路１０と異なる点は、以下のとおりである。
本第２のトランスコンダクタンス回路１０Ａは、図１３のトランスコンダクタンス回路１０の回路構成に、基準電位源１５に代えて、第３のアンプ１６、および容量素子Ｃｐが設けられている。
トランスコンダクタンス回路１０Ａにおいては、第２の差動回路１２の出力ノードＮＤ１２が、第３のアンプ１６の正側入力端子（第９の入力端子）と第２アンプ１４の正側入力端子（第７の入力端子）に基準電位源の代わりに接続されている。
第３のアンプ１６の出力端子が、第３のアンプ１６自身の負側入力端子（第１０の入力端子）に接続されている。
そして、信号入力端子Ｔｉｎと第３のアンプ１６の出力端子間に容量素子Ｃｐが接続されている。
本第２のトランスコンダクタンス回路１０Ａは、図１３のトランスコンダクタンス回路１０の回路構成に、基準電位源１５に代えて、第３のアンプ１６、および容量素子Ｃｐが設けられている。
トランスコンダクタンス回路１０Ａにおいては、第２の差動回路１２の出力ノードＮＤ１２が、第３のアンプ１６の正側入力端子（第９の入力端子）と第２アンプ１４の正側入力端子（第７の入力端子）に基準電位源の代わりに接続されている。
第３のアンプ１６の出力端子が、第３のアンプ１６自身の負側入力端子（第１０の入力端子）に接続されている。
そして、信号入力端子Ｔｉｎと第３のアンプ１６の出力端子間に容量素子Ｃｐが接続されている。
トランスコンダクタンス回路１０Ａにおいては、第１の差動回路１１、第１のアンプ１３、第２のアンプ１４、第３のアンプ１６、および抵抗素子Ｒ１０により補正回路２０Ａが形成されている。
また、第２の差動回路１２が実使用回路として機能する。
また、第２の差動回路１２が実使用回路として機能する。
トランスコンダクタンス回路１０Ａにおいては、図１３のトランスコンダクタンス回路１０におけるＶｒｅｆは、出力電位Ｖｏｕｔが代わりとして用いられる。
そして、第２のアンプ１４により第１の差動回路１１の出力Ｖｏｕｔ'は第２の差動回路１２の出力ＶｏｕｔになるようＶｃｏｎｔは制御される。
そして、第２のアンプ１４により第１の差動回路１１の出力Ｖｏｕｔ'は第２の差動回路１２の出力ＶｏｕｔになるようＶｃｏｎｔは制御される。
入力信号（電位）Ｖｉｎから、たとえば後で説明する図１９のＰＬＬ回路にあるようなチャージポンプ電流Ｉｉｎになる。
この信号入力端子に接続されている容量素子Ｃｐは、図１９のＰＬＬ回路のループフィルタの他、一般的な電流入力電流出力型フィルタのキャパシタとして用いられる。
この容量素子（キャパシタ）Ｃｐの片方の端子の電位Ｖｏｕｔ’は、第３のアンプ１６によりＶｏｕｔと同電位となるよう制御され、その他方の端子はチャージポンプの出力に接続される。
この信号入力端子に接続されている容量素子Ｃｐは、図１９のＰＬＬ回路のループフィルタの他、一般的な電流入力電流出力型フィルタのキャパシタとして用いられる。
この容量素子（キャパシタ）Ｃｐの片方の端子の電位Ｖｏｕｔ’は、第３のアンプ１６によりＶｏｕｔと同電位となるよう制御され、その他方の端子はチャージポンプの出力に接続される。
このトランスコンダクタンス回路１０Ａにおいて、実使用回路である第２の差動回路１２と補正回路２０Ａのトランスコンダクタンス回路のトランスコンダクタンス値を−Gm'とし、アンプのゲインが十分大きいならば、入力は下記の式７のようになる。
図１３のトランスコンダクタンス回路１０のときと同じように，補正回路２０Ａ内のトランスコンダクタンス回路の出力電流が抵抗素子Ｒ１０に流れ込む。その抵抗素子Ｒ１０の片方の端子は第１のアンプ１３によってＶｉｎと同じ電位になっているので、抵抗素子Ｒ１０で発生する電圧は下記の式８のようになる。
図１３のトランスコンダクタンス回路１０のときと同じように，補正回路２０Ａ内のトランスコンダクタンス回路の出力電流が抵抗素子Ｒ１０に流れ込む。その抵抗素子Ｒ１０の片方の端子は第１のアンプ１３によってＶｉｎと同じ電位になっているので、抵抗素子Ｒ１０で発生する電圧は下記の式８のようになる。
すなわち、トランスコンダクタンス回路１０Ａは、図１３のトランスコンダクタンス回路１０と比較して、基準電位ＶｒｅｆがＶｏｕｔになったことから、式５から、入力は次の式９のようになる。
これに対して、トランスコンダクタンス回路１０Ａでは、出力電圧Ｖｏｕｔ'はＶｒｅｆではなく実使用回路である第２の差動回路１２の出力電位Ｖｏｕｔに追従した動作をする。
その結果、たとえば図１３の例で示したようなＶｏｕｔ電位の影響で実使用回路である第２の差動回路１２のトランジスタＭ２４が三極管領域で動作する場合でも補正回路２０ＡのＶｏｕｔ'はフィードバックループによりＶｏｕｔと同じ電位になる。
したがって、補正回路２０Ａの第１の差動回路１１のトランジスタＭ１４も三極管領域で動作するようになる。
このとき、入力側にある容量素子Ｃｐの端子電圧Ｖｏｕｔ’も追従して変動するが、入力として必要な値は式９で与えられることから、トランスコンダクタンス値に影響は無い。
上記のように第２の実施形態のトランスコンダクタンス回路１０Ａでは、入力電位、出力電位、Ｖｃｏｎｔなど全てのバイアス条件で実使用回路と補正回路の動作環境は共に等しくすることができる。
その結果、トランスコンダクタンス回路１０Ａは補正回路２０Ａと実使用回路である第２の差動回路１２のＲdsの影響によるトランスコンダクタンス値の理想とのズレを排除することができ、式１０のように理想のトランスコンダクタンス値をつくることができる。
その結果、トランスコンダクタンス回路１０Ａは補正回路２０Ａと実使用回路である第２の差動回路１２のＲdsの影響によるトランスコンダクタンス値の理想とのズレを排除することができ、式１０のように理想のトランスコンダクタンス値をつくることができる。
図１７は、図１６のトランスコンダクタンス回路のトランスコンダクタンス値を示す図である。
図１７に示すように、第２の実施形態のトランスコンダクタンス回路１０Ａは、既存の回路に比べ入力動作領域も広がり、トランスコンダクタンス値も一定値を保てるようになる。
また、トランジスタ全てが飽和領域で動作する必要はないため、既存の回路のようなアナログ設計要素も低減させることができる。
ここでのＸ軸はループフィルタの容量Ｃｐの両端の電位を図１６のようにそれぞれＶｉｎとＶｏｕｔ’としたときの電圧差Ｖｉｎ-Ｖｏｕｔ’（式９）を示している。
また、トランジスタ全てが飽和領域で動作する必要はないため、既存の回路のようなアナログ設計要素も低減させることができる。
ここでのＸ軸はループフィルタの容量Ｃｐの両端の電位を図１６のようにそれぞれＶｉｎとＶｏｕｔ’としたときの電圧差Ｖｉｎ-Ｖｏｕｔ’（式９）を示している。
本第２の実施形態のトランスコンダクタンス回路１０Ａによれば、実使用回路と補正回路のバイアス状態を常に等しくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
次に、第２の実施形態に係るトランスコンダクタンス回路１０Ａを使用するアプリケーションの代表例としてＰＬＬ回路で使用される場合を説明する。
図１８は、代表的なチャージポンプＰＬＬ回路を適用した信号処理回路の基本的な構成例を示す図である。
図１８の信号処理回路１００は、イコライザ(Equalizer)１１０、アナログ・デジタル変換器（Ａ／Ｄ）１２０、デジタルシグナルプロセッサ（ＤＳＰ）１３０、およびＰＬＬ回路１４０を有する。
ＰＬＬ回路１４０は、位相比較器１４１、チャージポンプ１４２、ループフィルタ１４３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１４４、および分周器１４５を有する。
ＰＬＬ回路１４０は、位相比較器１４１、チャージポンプ１４２、ループフィルタ１４３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１４４、および分周器１４５を有する。
まず、図１８に例として挙げているようなＰＬＬ回路１４０では、アナログ・デジタル変換器１２０でデジタル信号に変換された信号データから位相比較器１４１で位相差情報を検出する。
その位相誤差情報をもとに、ＶＣＯ１４４の発振周波数を調整し、受信データに位相ロックしたクロック信号ＣＬＫを生成する。
一例として、図１８に示すような入力信号をＡ／Ｄ変換するタイミングクロックを生成するクロックデータリカバリＰＬＬが上げられるが、この回路の解析には一般的に線形化した閉ループ伝達関数が用いられる。
この閉ループの回路動作のループ追従性および安定性の指標になる帯域(自然角周波数)ωnおよびダンピングファクタζはそれぞれ以下の式１１、式１２のように表せる。
その位相誤差情報をもとに、ＶＣＯ１４４の発振周波数を調整し、受信データに位相ロックしたクロック信号ＣＬＫを生成する。
一例として、図１８に示すような入力信号をＡ／Ｄ変換するタイミングクロックを生成するクロックデータリカバリＰＬＬが上げられるが、この回路の解析には一般的に線形化した閉ループ伝達関数が用いられる。
この閉ループの回路動作のループ追従性および安定性の指標になる帯域(自然角周波数)ωnおよびダンピングファクタζはそれぞれ以下の式１１、式１２のように表せる。
ここで、Ｉｃｐはチャージポンプゲイン、ＫＶＣＯはＶＣＯの入力電圧-発振周波数 変換ゲイン、Ｃｐはループフィルタ容量、抵抗Ｒはループフィルタ抵抗、Ｎは分周器１４５の分周比をそれぞれ示している。
Blu-ray（登録商標）、ＤＶＤではディスクデータの読み込み、書き込みで倍速モードがあり、倍速を変化させることで入力のデータレートも変化し、それに追従させるためにはＶＣＯの周波数の変更をすると共にＰＬＬのループ帯域も追従させる必要がある。
帯域の変更には、ＩｃｐやＮの値を調整して帯域を設定するが、そのとき式１２からわかるように帯域に比例してダンピングファクタζも変化してしまう。
帯域の変更には、ＩｃｐやＮの値を調整して帯域を設定するが、そのとき式１２からわかるように帯域に比例してダンピングファクタζも変化してしまう。
回路の安定動作のためにダンピングファクタζが一定であることが求められる場合、図１９のようなＰＬＬ回路（たとえば特開平10-84279号公報参照）がBlu-Ray（登録商標）、ＤＶＤでは用いられることがある。
図１９の回路は、上記の図１８のチャージポンプ型ＰＬＬ回路１４０から、ループフィルタ（Loop Filter）をトランスコンダクタンス回路１４６と容量Ｃｐに置き換えられている
図１９の回路は、上記の図１８のチャージポンプ型ＰＬＬ回路１４０から、ループフィルタ（Loop Filter）をトランスコンダクタンス回路１４６と容量Ｃｐに置き換えられている
このタイプのＰＬＬ回路１４０Ａでは、ＶＣＯの代わりに、電流で発振周波数を制御する電流制御発振器（ＣＣＯ：Current Controlled Oscillator）１４７を用いている。
またωnとζは次の式１３、式１４ように表される。
またωnとζは次の式１３、式１４ように表される。
ここで、ＫＣＣＯはＣＣＯ１４７の入力電流−発振周波数 変換ゲイン、Ｇｍはトランスコンダクタンス回路の電圧-電流変換ゲイン、Ｉｒｄは直接ＣＣＯ１４７の入力に接続されるチャージポンプ電流である。
式９と式１１を比較すると、次の関係がわかる。
式９と式１１を比較すると、次の関係がわかる。
図１８のタイプのＰＬＬ回路１４０になることで抵抗Ｒは式１５で表せることから、抵抗Ｒは外部から値を細かく制御しにくい受動素子から制御しやすい能動素子へと置き換えられ、各値を調整することでζを一定にしたままで帯域を変えることが容易となる。
上記のような図１９のＰＬＬ回路１４０Ａでは、図１９中の破線で囲んで示すように、Ｇｍの入力は容量素子Ｃｐの電位であり、これはチャージポンプの出力電流がループフィルタの容量素子Ｃｐに流れ込むことによって決まる電位である。
したがって、本実施形態では、図１３のトランスコンダクタンス回路１０を、図１６に示すようなトランスコンダクタンス回路１０Ａに発展させている。
したがって、本実施形態では、図１３のトランスコンダクタンス回路１０を、図１６に示すようなトランスコンダクタンス回路１０Ａに発展させている。
本第２の実施形態のトランスコンダクタンス回路１０Ａは、第１の入力端子を含む第１の差動素子Ｍ１０、第２の入力端子を含む第２の差動素子Ｍ１１、および第２の差動素子に接続された第１の出力ノードを有する第１の差動回路１１を有する。
トランスコンダクタンス回路１０Ａは、第３の入力端子を含む第３の差動素子Ｍ２０、第４の入力端子を含む第４の差動素子Ｍ２１、および第４の差動素子に接続された第２の出力ノードを有する第２の差動回路１２を有する。
トランスコンダクタンス回路１０Ａは、第５の入力端子および第６の入力端子を有する第１の増幅器１３と、第７の入力端子および第８の入力端子を有する第２の増幅器１４と、第９の入力端子および第１０の入力端子を有する第３の増幅器１６と、を有する。
さらに、トランスコンダクタンス回路１０Ａは、信号入力端子Ｔｉｎと、抵抗素子Ｒ１０と、容量素子Ｃｐと、を有する。
そして、第１の差動回路１１の第２の入力端子、第２の差動回路１２の第４の入力端子、および第１の増幅器１３の第５の入力端子が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードが第２の増幅器１４の第８の入力端子に接続され、第１の増幅器１３の出力端子が、第１の増幅器の第６の入力端子に接続されている。
第２の増幅器１４の第７の入力端子および第３の増幅器１６の第９の入力端子が第２の差増回路１２の第２の出力ノードに接続され、第３の増幅器１６の出力端子が、第３の増幅器の第１０の入力端子に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードと第１の増幅器１３の出力端子間に接続され、容量素子Ｃｐが信号入力端子Ｔｉｎと第３の増幅器１６の出力端子間に接続されている。
第１の差動回路１１の第１の入力端子および第２の差動回路１２の第３の入力端子が第２の増幅器１４の出力端子に接続されている。
第２の差動回路１２の第２の出力ノードが第２の増幅器１４の第７の入力端子および第３の増幅器１６の第９の入力端子に接続され、第２の差動回路１２の第２の出力ノードにより回路出力部が形成されている。
トランスコンダクタンス回路１０Ａは、第３の入力端子を含む第３の差動素子Ｍ２０、第４の入力端子を含む第４の差動素子Ｍ２１、および第４の差動素子に接続された第２の出力ノードを有する第２の差動回路１２を有する。
トランスコンダクタンス回路１０Ａは、第５の入力端子および第６の入力端子を有する第１の増幅器１３と、第７の入力端子および第８の入力端子を有する第２の増幅器１４と、第９の入力端子および第１０の入力端子を有する第３の増幅器１６と、を有する。
さらに、トランスコンダクタンス回路１０Ａは、信号入力端子Ｔｉｎと、抵抗素子Ｒ１０と、容量素子Ｃｐと、を有する。
そして、第１の差動回路１１の第２の入力端子、第２の差動回路１２の第４の入力端子、および第１の増幅器１３の第５の入力端子が、信号入力端子Ｔｉｎに接続されている。
第１の差動回路１１の第１の出力ノードが第２の増幅器１４の第８の入力端子に接続され、第１の増幅器１３の出力端子が、第１の増幅器の第６の入力端子に接続されている。
第２の増幅器１４の第７の入力端子および第３の増幅器１６の第９の入力端子が第２の差増回路１２の第２の出力ノードに接続され、第３の増幅器１６の出力端子が、第３の増幅器の第１０の入力端子に接続されている。
抵抗素子Ｒ１０が、第１の差動回路１１の第１の出力ノードと第１の増幅器１３の出力端子間に接続され、容量素子Ｃｐが信号入力端子Ｔｉｎと第３の増幅器１６の出力端子間に接続されている。
第１の差動回路１１の第１の入力端子および第２の差動回路１２の第３の入力端子が第２の増幅器１４の出力端子に接続されている。
第２の差動回路１２の第２の出力ノードが第２の増幅器１４の第７の入力端子および第３の増幅器１６の第９の入力端子に接続され、第２の差動回路１２の第２の出力ノードにより回路出力部が形成されている。
したがって、本第２の実施形態に係るトランスコンダクタンス回路１０Ａによれば、実使用回路と補正回路のバイアス状態を常に等しくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
［本実施形態の効果］
以上説明したように、本第１の実施形態によれば、補正回路２０が実使用回路である第２の差動回路１２の入力電位の変化に追従して動作するので、入力電位変動によるトランスコンダクタンス値への影響を排除することができる。
また、第２の実施形態によれば、実使用回路と補正回路のバイアス状態を常に等しくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
以上説明したように、本第１の実施形態によれば、補正回路２０が実使用回路である第２の差動回路１２の入力電位の変化に追従して動作するので、入力電位変動によるトランスコンダクタンス値への影響を排除することができる。
また、第２の実施形態によれば、実使用回路と補正回路のバイアス状態を常に等しくすることができる。
その結果、Ｒdsによる影響を全て取り除くことができ、バイアス条件や環境変化に影響されない所望のトランスコンダクタンス値を得ることができる。
また、既存の回路に比べ、アナログ設計要素を低減させることで比較的容易な設計を実現することができる。
また、使用動作領域で各トランジスタが飽和領域で動作する必要が無い。
また、既存回路ではチャネル長変調効果によるＲdsの変動の影響を防ぐために、トランジスタのチャネル長Ｌを大きくする必要があったためトランジスタの回路面積を大きくする必要があった。これに対して、本回路では、Ｒdsの影響を考慮する必要がなくなったことからチャネル長Ｌを短くすることができるので、回路面積を小さくすることができる。
１０，１０Ａ・・・トランスコンダクタンス回路、１１・・・第１の差動回路、１２・・・第２の差動回路、１３・・・第１の増幅器（アンプ）、１４・・・第２の増幅器（アンプ）、１５・・・基準電位源、１６・・・第３の増幅器（アンプ）、Ｔｉｎ・・・信号入力端子、Ｒ１０・・・抵抗素子、Ｃｐ・・・容量素子。
Claims (5)
- 第１の入力端子を含む第１の差動素子、第２の入力端子を含む第２の差動素子、および上記第２の差動素子に接続された第１の出力ノードを有する第１の差動回路と、
第３の入力端子を含む第３の差動素子、第４の入力端子を含む第４の差動素子、および上記第４の差動素子に接続された第２の出力ノードを有する第２の差動回路と、
第５の入力端子および第６の入力端子を有する第１の増幅器と、
第７の入力端子および第８の入力端子を有する第２の増幅器と、
信号入力端子と、
抵抗素子と、を有し、
上記第１の差動回路の上記第２の入力端子、上記第２の差動回路の上記第４の入力端子、および上記第１の増幅器の第５の入力端子が、上記信号入力端子に接続され、
上記第１の差動回路の上記第１の出力ノードが、上記第２の増幅器の第８の入力端子に接続され、
上記第１の増幅器の出力端子が、当該第１の増幅器の上記第６の入力端子に接続され、
上記第２の増幅器の第７の入力端子が、基準電位源に接続され、
上記抵抗素子が、上記第１の差動回路の上記第１の出力ノードと上記第１の増幅器の出力端子間に接続され、
上記第１の差動回路の上記第１の入力端子および上記第２の差動回路の上記第３の入力端子が、上記第２の増幅器の出力端子に接続され、
上記第２の差動回路の上記第２の出力ノードにより回路出力部が形成されている
トランスコンダクタンス回路。 - 上記第１の差動回路の上記第１の入力端子、上記第２の差動回路の上記第３の入力端子、上記第１の増幅器の上記第５の入力端子、および上記第２の増幅器の上記第７の入力端子は、正側入力端子として形成され、
上記第１の差動回路の上記第２の入力端子、上記第２の差動回路の上記第４の入力端子、上記第１の増幅器の上記第６の入力端子、および上記第２の増幅器の上記第８の入力端子は、負側入力端子として形成されている
請求項１記載のトランスコンダクタンス回路。 - 第１の入力端子を含む第１の差動素子、第２の入力端子を含む第２の差動素子、および上記第２の差動素子に接続された第１の出力ノードを有する第１の差動回路と、
第３の入力端子を含む第３の差動素子、第４の入力端子を含む第４の差動素子、および上記第４の差動素子に接続された第２の出力ノードを有する第２の差動回路と、
第５の入力端子および第６の入力端子を有する第１の増幅器と、
第７の入力端子および第８の入力端子を有する第２の増幅器と、
第９の入力端子および第１０の入力端子を有する第３の増幅器と、
信号入力端子と、
抵抗素子と、
容量素子と、を有し、
上記第１の差動回路の上記第２の入力端子、上記第２の差動回路の上記第４の入力端子、および上記第１の増幅器の第５の入力端子が、上記信号入力端子に接続され、
上記第１の差動回路の上記第１の出力ノードが上記第２の増幅器の第８の入力端子に接続され、
上記第１の増幅器の出力端子が、当該第１の増幅器の上記第６の入力端子に接続され、
上記第２の増幅器の第７の入力端子および上記第３の増幅器の第９の入力端子が上記第２の差動回路の上記第２の出力ノードに接続され、
上記第３の増幅器の出力端子が、当該第３の増幅器の上記第１０の入力端子に接続され、
上記抵抗素子が、上記第１の差動回路の上記第１の出力ノードと上記第１の増幅器の出力端子間に接続され、
上記容量素子が、上記信号入力端子と上記第３の増幅器の出力端子間に接続され、
上記第１の差動回路の上記第１の入力端子および上記第２の差動回路の上記第３の入力端子が上記第２の増幅器の出力端子に接続され、
上記第２の差動回路の上記第２の出力ノードが上記第２の増幅器の上記第７の入力端子および上記第３の増幅器の第９の入力端子に接続され、
上記第２の差動回路の上記第２の出力ノードにより回路出力部が形成されている
トランスコンダクタンス回路。 - 上記第１の差動回路の上記第１の入力端子、上記第２の差動回路の上記第３の入力端子、上記第１の増幅器の上記第５の入力端子、上記第２の増幅器の上記第７の入力端子、および上記第３の増幅器の上記第９の入力端子は、正側入力端子として形成され、
上記第１の差動回路の上記第２の入力端子、上記第２の差動回路の上記第４の入力端子、上記第１の増幅器の上記第６の入力端子、上記第２の増幅器の上記第８の入力端子、および上記第３の増幅器の上記第１０の入力端子は、負側入力端子として形成されている
請求項３記載のトランスコンダクタンス回路。 - 上記第１の差動回路は、
上記第１の差動素子としての第１導電型の第１の電界効果トランジスタと、
上記第２の差動素子としての第１導電型の第２の電界効果トランジスタと、
ソースが所定電位源に接続され、カレントミラー回路を形成する第２導電型の第３の電界効果トランジスタおよび第４の電界効果トランジスタと、
上記第１および第２の電界効果トランジスタのソース同士の接続点に接続された第１の電流源と、を含み、
上記第１の電界効果トランジスタのドレインが、上記第３の電界効果トランジスタのドレインおよびゲート、並びに、上記第４の電界効果トランジスタのゲートに接続され、
上記第２の電界効果トランジスタのドレインが、上記第４の電界効果トランジスタのドレインに接続され、当該接続点により上記第１の出力ノードが形成され、
上記第１の電界効果トランジスタのゲートにより上記第１の入力端子が形成され、
上記第２の電界効果トランジスタのゲートにより上記第２の入力端子が形成され、
上記第２の差動回路は、
上記第３の差動素子としての第１導電型の第５の電界効果トランジスタと、
上記第４の差動素子としての第１導電型の第６の電界効果トランジスタと、
ソースが所定電位源に接続され、カレントミラー回路を形成する第２導電型の第７の電界効果トランジスタおよび第８の電界効果トランジスタと、
上記第５および第６の電界効果トランジスタのソース同士の接続点に接続された第２の電流源と、を含み、
上記第５の電界効果トランジスタのドレインが、上記第７の電界効果トランジスタのドレインおよびゲート、並びに、上記第８の電界効果トランジスタのゲートに接続され、
上記第６の電界効果トランジスタのドレインが、上記第８の電界効果トランジスタのドレインに接続され、当該接続点により上記第２の出力ノードが形成され、
上記第５の電界効果トランジスタのゲートにより上記第３の入力端子が形成され、
上記第６の電界効果トランジスタのゲートにより上記第４の入力端子が形成されている
請求項１から４のいずれか一に記載のトランスコンダクタンス回路。
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114143A (zh) * | 2021-05-10 | 2021-07-13 | 上海传泰电子科技有限公司 | 一种全差分求和放大电路 |
-
2009
- 2009-06-12 JP JP2009140985A patent/JP2010246076A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114143A (zh) * | 2021-05-10 | 2021-07-13 | 上海传泰电子科技有限公司 | 一种全差分求和放大电路 |
| CN113114143B (zh) * | 2021-05-10 | 2024-02-13 | 上海传泰电子科技有限公司 | 一种全差分求和放大电路 |
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