JP2014502119A5 - - Google Patents

Claims (18)

1. カレントミラーの複数のノード電圧を制御する回路方法であって、
   バイアスブランチのオペアンプで、電圧源とグラウンドとの間に結合された分圧器の分圧と、前記電圧源と前記グラウンドとの間に直列に構成された第１トランジスタと第２トランジスタとの間のノードの電圧とを受信する段階と、
   前記オペアンプで、前記ノードが前記分圧に近づけられるように前記第２トランジスタのゲートを駆動する段階と
   を備え、
   電力増幅器コアは、前記バイアスブランチに結合され、前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタを有し、
   前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
   前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、回路方法。
2. 前記第１トランジスタおよび前記第３トランジスタは、前記第２トランジスタおよび前記第４トランジスタに対して相補的である請求項１に記載の回路方法。
3. 前記分圧は、前記電圧源の電圧を２で割ったものである請求項１または２に記載の回路方法。
4. 前記分圧器は、第１抵抗、第２抵抗、および第３抵抗を直列に含み、前記第１抵抗は前記電圧源に結合され、前記第３抵抗はグラウンドに結合され、前記第２抵抗は前記第１抵抗と前記第３抵抗との間に結合され、
   前記第１トランジスタの第１ソース−ドレイン領域および第２ソース−ドレイン領域は、前記電圧源および前記第２トランジスタの前記第１ソース−ドレイン領域にそれぞれ結合され、
   前記第２トランジスタの第２ソース−ドレイン領域はグラウンドに結合され、
   前記バイアスブランチは、前記第１トランジスタの前記第１ソース−ドレイン領域に結合された第１入力と、前記第１抵抗と前記第２抵抗との間の前記分圧器に結合され、前記電圧源の第２分圧を受ける第２入力と、第２ノードが前記第２分圧に近づけられるように前記第１トランジスタの前記ゲートを駆動する出力とを含む第２オペアンプをさらに有する
   請求項１から３のいずれか１項に記載の回路方法。
5. 前記バイアスブランチは、前記第１トランジスタの第１ソース−ドレイン領域と前記ゲートとの間に配置された結合コンデンサをさらに有する請求項１から請求項４のいずれか１つに記載の回路方法。
6. 第１の抵抗が、前記第１トランジスタの前記ゲートと前記第３トランジスタの前記ゲートとの間に結合され、
   第２の抵抗が、前記第２トランジスタの前記ゲートと前記第４トランジスタの前記ゲートとの間に結合された、
   請求項５に記載の回路方法。
7. 第１コンデンサおよび第２コンデンサが、前記第１の抵抗の互いに反対側の端に結合され、
   第３コンデンサおよび第４コンデンサが、前記第２の抵抗の互いに反対側の端に結合された
   をさらに備える請求項６に記載の回路方法。
8. 前記第１コンデンサ、前記第２コンデンサ、前記第３コンデンサ、および前記第４コンデンサは、前記カレントミラーの入力ノードを前記カレントミラーの出力ノードから分離する請求項７に記載の回路方法。
9. 第１インダクタが、前記第３トランジスタと前記電圧源との間に結合され、
   第２インダクタが、前記第４トランジスタと前記グラウンドとの間に結合された、
   前記第３トランジスタおよび前記第４トランジスタの間のノードは、ＡＣ信号を受信する入力ノードであり、
   前記第１インダクタと前記第３トランジスタとの間のノードは、第１出力ノードであり、
   前記第２インダクタと前記第４トランジスタとの間のノードは、第２出力ノードである
   請求項１から８のいずれか１項に記載の回路方法。
10. 前記バイアスブランチは、前記電圧源と前記第１トランジスタの第１ソース−ドレイン領域との間に結合された制御電流源をさらに有し、前記電力増幅器コアは、前記バイアスブランチに供給された前記制御電流源からの電流をミラーリングする請求項１に記載の回路方法。
11. 第１インダクタが、前記第３トランジスタと前記電圧源との間に結合され、
    第５トランジスタが、制御された前記制御電流源と前記第１トランジスタの前記第１ソース−ドレイン領域との間に結合され、
    第６トランジスタが、前記グラウンドと前記第２トランジスタの第１ソース−ドレイン領域との間に結合され、
    第７トランジスタが、前記第１インダクタと前記第３トランジスタの第１ソース−ドレイン領域との間に結合され、
    第８トランジスタが、前記グラウンドと前記第４トランジスタの第１ソース−ドレイン領域との間に結合され、
    前記第５トランジスタおよび前記第７トランジスタのゲートは、第１バイアス電圧源に結合され、
    前記第６トランジスタおよび前記第８トランジスタのゲートは、互いと、第２バイアス電圧源とに結合される
    請求項１０に記載の回路方法。
12. 前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ、および前記第８トランジスタは、前記カレントミラーの入力を前記カレントミラーの出力から分離する請求項１１に記載の回路方法。
13. 第１の抵抗が、前記第１トランジスタの前記ゲートと前記第７トランジスタのゲートとの間に結合され、
    第２の抵抗が、前記第２トランジスタの前記ゲートと前記第４トランジスタの前記ゲートとの間に結合される、請求項１１または１２に記載の回路方法。
14. 第１コンデンサおよび第２コンデンサが、前記第１の抵抗の互いに反対側の端に結合され、
    第３コンデンサおよび第４コンデンサが、前記第２の抵抗の互いに反対側の端に結合される、請求項１３に記載の回路方法。
15. バイアスブランチと、
    前記バイアスブランチに結合された電力増幅器コアと
    を備え、
    前記バイアスブランチは、
    電圧源とグラウンドとの間に直列に構成された第１トランジスタおよび第２トランジスタと、
    前記電圧源と前記グラウンドとの間に結合された分圧器と、
    前記分圧器の分圧、および前記第１トランジスタと前記第２トランジスタとの間のノードの電圧を、入力として受信し、前記ノードが前記分圧に近づけられるように前記第２トランジスタのゲートを駆動するオペアンプと
    を有し、
    前記電力増幅器コアは、前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタを有し、
    前記第１トランジスタおよび前記第３トランジスタは、前記第２トランジスタおよび前記第４トランジスタに対して相補的であり、
    前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
    前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、カレントミラー。
16. バイアスブランチと、
    前記バイアスブランチに結合された電力増幅器コアと
    を備え、
    前記バイアスブランチは、
    電圧源とグラウンドとの間に直列に構成された第１トランジスタおよび第２トランジスタと、
    前記電圧源と前記グラウンドとの間に結合された分圧器と、
    前記分圧器の分圧、および前記第１トランジスタと前記第２トランジスタとの間のノードの電圧を入力として受信し、前記ノードが前記分圧に近づくように前記第２トランジスタのゲートを駆動するオペアンプと
    を有し、
    前記電力増幅器コアは、
    前記電圧源と前記グラウンドとの間に直列に構成された第３トランジスタおよび第４トランジスタと、
    前記第３トランジスタと前記電圧源との間に結合された第１インダクタと
    を有し、
    前記第１トランジスタのゲートと前記第３トランジスタのゲートとは結合され、
    前記第２トランジスタの前記ゲートと前記第４トランジスタのゲートとは結合される、カレントミラー。
17. 前記第４トランジスタと前記グラウンドとの間に結合された第２インダクタをさらに備え、
    前記第３トランジスタと前記第４トランジスタとの間のノードは、ＡＣ信号を受信する入力ノードであり、
    前記第１インダクタと前記第３トランジスタとの間のノードは、第１出力ノードであり、
    前記第２インダクタと前記第４トランジスタとの間のノードは、第２出力ノードである、請求項１６に記載のカレントミラー。
18. 前記バイアスブランチは、
    制御電流源と前記第１トランジスタの第１ソース‐ドレイン領域との間に結合された第５トランジスタと、
    前記グラウンドと前記第２トランジスタの第１ソース‐ドレイン領域との間に結合された第６トランジスタと
    をさらに有し、
    前記電力増幅器コアは、
    前記第１インダクタと前記第３トランジスタの第１ソース‐ドレイン領域との間に結合された第７トランジスタと、
    前記グラウンドと前記第４トランジスタの第１ソース‐ドレイン領域との間に結合された第８トランジスタと
    をさらに有し、
    前記第５トランジスタのゲートおよび前記第７トランジスタのゲートは、第１バイアス電圧源に結合され、
    前記第６トランジスタのゲートおよび前記第８トランジスタのゲートは、互いに結合され、かつ第２バイアス電圧源に結合される、請求項１６または請求項１７に記載のカレントミラー。