JP5792169B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、静電容量型ＭＥＭＳセンサ、およびそれを備える半導体装置およびその製造方法に関する。
物体に作用する加速度を、互いに対向する電極間（固定電極−可動電極間）の静電容量の変化を検出することにより検出する静電容量型加速度センサが知られている。
また、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途にジャイロセンサが利用されている。ジャイロセンサの一例は、たとえば、三次元空間において直交する３つの軸（Ｘ軸、Ｙ軸およびＺ軸）ごとに１つずつ、各軸方向に駆動する振動体を有する。このジャイロセンサは、センサが傾くときに各振動体に働くコリオリ力を利用して、各軸まわりに作用する角速度を検出する。これと異なり、１つの回転体で３つの軸について検出するジャイロセンサも知られている。
たとえば、静電容量型加速度センサの構造として、いわゆるシーソー型が知られている。シーソー型の加速度センサは、たとえば、Ｚ軸方向に作用する加速度を検出する構造として、半導体基板上に形成された酸化膜と、酸化膜上に形成された固定電極と、固定電極に対向するように、固定電極の上方に離間して設けられた可動電極とを有している。この加速度センサにおいて、Ｚ軸方向に加速度が作用すると、１対の可動電極が、あたかもシーソーであるかのように、Ｚ軸方向に沿って固定電極に近づく方向および遠ざかる方向に交互に上下動するように振動する。そして、可動電極−固定電極間の静電容量の変化を検出することによって、Ｚ軸方向の加速度を検出する。
上記のようなシーソー型の加速度センサは、たとえば、エピタキシャル成長、ＣＭＰ（Chemical Mechanical Polishing）、犠牲層エッチングなど、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスの作製の際に採用される技術により作製される。
より具体的には、たとえば、半導体基板上に、酸化膜および犠牲層が順に形成され、当該犠牲層に固定電極と同一パターンの開口が形成される。さらに、当該開口を埋め尽くすように、犠牲層上にポリシリコン層が形成され、開口内のポリシリコン層以外のポリシリコンがＣＭＰにより除去される。これにより、開口内のポリシリコン層が固定電極として形成される。その後、固定電極を覆うようにさらに犠牲層が形成され、当該犠牲層がパターニングされて、可動電極を成長させるための開口が形成される。そして、当該開口からポリシリコンをエピタキシャル成長させることにより、犠牲層上にエピタキシャル層が形成される。その後、エピタキシャル層の表面から犠牲層に達する貫通孔が形成される。次いで、当該貫通孔を介して全ての犠牲層がエッチングされる。これにより、可動電極と固定電極との間の犠牲層が除去されて、固定電極の上方に浮いた状態の可動電極が形成される。
一方、静電容量型のジャイロセンサの製造方法では、たとえば、半導体基板上に、酸化膜および犠牲層が順に形成され、当該犠牲層に下部電極と同一パターンの開口が形成される。さらに、当該開口を埋め尽くすように、犠牲層上にポリシリコン層が形成され、開口内のポリシリコン層以外のポリシリコンがＣＭＰにより除去される。これにより、開口内のポリシリコン層が下部電極として形成される。その後、下部電極を覆うようにさらに犠牲層が形成され、当該犠牲層がパターニングされて、固定電極および可動電極を成長させるための開口が形成される。そして、当該開口からポリシリコンをエピタキシャル成長させることにより、犠牲層上にエピタキシャル層が形成される。その後、エピタキシャル層の表面から犠牲層に達する貫通孔が形成されることにより、互いに分離された固定電極および可動電極が形成される。また、当該貫通孔を介して全ての犠牲層がエッチングされる。これにより、可動電極と下部電極との間の犠牲層が除去されて、可動電極が下部電極に対して浮いた状態となる。
特表２００７−５２３７５５号公報
加速度センサは、ＣＭＯＳ回路に代表される集積回路と同一半導体基板上に形成されて、１チップ化できれば好ましい。１チップ化されていれば、パッケージサイズを小型化でき、パッケージコストの低減を図ることができるためである。また、加速度センサと集積回路とを半導体基板上の配線を用いて接続できるので、センサと回路との間を接続するためのワイヤを省略できる。これにより、加速度検出時におけるワイヤノイズの発生を防止することが期待できる。
しかしながら、従来の製造工程では、可動電極を形成するために、犠牲層上にポリシリコンをエピタキシャル成長させる工程が実行されるので、この際、半導体基板が７００℃〜１２００℃の高温度環境下に置かれる。そのため、半導体基板にＣＭＯＳ素子などの微細なデバイスを形成しても、その構造を保持することが困難である。したがって、半導体基板上に設けられる集積回路素子としては、バイポーラトランジスタ（たとえば、素子サイズが２μｍ程度）のような比較的大きなデバイスに制約される。その結果、パッケージサイズの小型化には限界がある。
一方、ＳＯＩ（Silicon On Insulator）基板を利用すれば、加速度センサおよびＣＭＯＳ素子を同一の基板に搭載できるという余地がある。たとえば、ＳＯＩ基板における絶縁膜よりも下層のＳｉ層にＣＭＯＳ素子を形成し、絶縁膜よりも上層のＳｉ層を固定電極および可動電極として利用する手法によれば、エピタキシャル成長工程の実行を回避できるかもしれない。しかし、このような配置形態では、ＣＭＯＳに電気的に接続するための下部配線を、下層のＳｉ層に形成することが非常に困難であり、形成できてもその工程が複雑である。
また、シーソー型のジャイロセンサを作製する前述の方法では、半導体基板上に幾つもの層（ポリシリコン層、エピタキシャル層など）を積み上げるので、作製されたセンサ全体の嵩が大きくなってしまう。
また、犠牲層のパターニング、層材料（ポリシリコンなど）の堆積、材料層のＣＭＰなどの処理を繰り返し行う必要があるため、製造工程が複雑になる。
本発明の目的は、ＣＭＩＳトランジスタおよび静電容量型加速度センサを同一の半導体基板に単純な配置形態で搭載でき、パッケージコストの低減および加速度センサの検出精度の向上を図ることができる半導体装置およびその製造方法を提供することである。
また、本発明の他の目的は、簡単に製造することができ、小型化を実現できる静電容量型ジャイロセンサを提供することである。
また、本発明のさらに他の目的は、小型で、かつ検出精度に優れる静電容量型ジャイロセンサを提供することである。
本発明の一の局面に係る半導体装置は、センサ領域および集積回路領域を有し、前記センサ領域の表層部直下に空洞が形成された半導体基板と、前記センサ領域に形成された静電容量型加速度センサと、前記集積回路領域に形成されたＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタとを含み、前記静電容量型加速度センサが、前記空洞に対向する前記表層部を加工して形成され、互いに間隔を空けて噛み合う櫛歯状の固定電極および可動電極を含み、前記ＣＭＩＳトランジスタが、前記集積回路領域における前記半導体基板の表層部に形成され、Ｐ型ソース領域およびＰ型ドレイン領域を有するＮ型ウェル領域と、前記集積回路領域における前記半導体基板の表層部に形成され、Ｎ型ソース領域およびＮ型ドレイン領域を有するＰ型ウェル領域と、Ｎ型ウェル領域およびＰ型ウェル領域のそれぞれに対して、前記半導体基板の表面に形成されたゲート絶縁膜を介して対向するゲート電極とを含んでいる。
この半導体装置では、センサ領域および集積回路領域が同一の半導体基板に設けられており、これらの領域には、それぞれ、静電容量型加速度センサおよびＣＭＩＳトランジスタが形成されている。つまり、静電容量型加速度センサおよびＣＭＩＳトランジスタが同一の半導体基板に搭載されている。そのため、静電容量型加速度センサとＣＭＩＳトランジスタとの１チップ化を達成することができる。これにより、半導体装置のパッケージサイズを小型化でき、パッケージコストを低減することができる。しかも、加速度センサの固定電極および可動電極、ならびにＣＭＩＳトランジスタの不純物領域がいずれも半導体基板の表層部に形成された単純な配置形態であるため、半導体基板上に配線を形成することにより、これらの電極や不純物領域に、配線を簡単に電気的に接続することができる。
また、半導体基板上に配線を形成することにより、静電容量型加速度センサとＣＭＩＳトランジスタとを電気的に接続できるので、加速度センサとＣＭＩＳトランジスタとを接続するためのボンディングワイヤなどを省略することができる。これにより、加速度検出時におけるワイヤノイズの発生を防止することができる。その結果、加速度を精密に検出することができる。
前記固定電極は、前記半導体基板の前記表層部に埋設された絶縁層によって前記固定電極の他の部分から絶縁された固定側電極部を含み、前記可動電極は、前記半導体基板の前記表層部に埋設された絶縁層によって前記可動電極の他の部分から絶縁された可動側電極部を含むことが好ましい。
これにより、固定電極の電極部および可動電極の電極部を各電極の他の部分から絶縁する場合に、半導体基板の表面を平坦に維持することができる。そのため、半導体基板の表面（平坦面）を、静電容量型加速度センサとＣＭＩＳトランジスタとを電気的に接続するための配線などを引き回すためのスペースとして効率的に利用することができる。
前記静電容量型加速度センサは、前記半導体基板の表面に沿って直交する２方向をＸ軸方向およびＹ軸方向とし、当該Ｘ軸およびＹ軸に直交する前記半導体基板の厚さ方向に沿う方向をＺ軸方向としたときに、前記Ｘ軸方向に沿う加速度を検出するＸ軸センサと、前記Ｙ軸方向に沿う加速度を検出するＹ軸センサと、前記Ｚ軸方向に沿う加速度を検出するＺ軸センサとを含み、前記Ｘ軸センサ、Ｙ軸センサおよびＺ軸センサが、それぞれ、前記固定電極および可動電極を含み、前記Ｘ軸センサの前記固定電極としてのＸ固定電極は、前記半導体基板に対して固定されており、前記Ｘ軸センサの前記可動電極としてのＸ可動電極は、前記半導体基板に対して前記Ｘ軸方向に沿って、前記Ｘ固定電極に対して進退するように構成されており、前記Ｙ軸センサの前記固定電極としてのＹ固定電極は、前記半導体基板に対して固定されており、前記Ｙ軸センサの前記可動電極としてのＹ可動電極は、前記半導体基板に対して前記Ｙ軸方向に沿って、前記Ｙ固定電極に対して進退するように構成されており、前記Ｚ軸センサの前記固定電極としてのＺ固定電極は、前記半導体基板に対して固定されており、前記Ｚ軸センサの前記可動電極としてのＺ可動電極は、前記半導体基板に対して前記Ｚ軸方向に沿って、前記Ｚ固定電極に対して進退するように構成されていてもよい。
これにより、三次元空間において直交する３軸（Ｘ軸、Ｙ軸およびＺ軸）に作用する加速度を、１デバイスで測定することができる。
また、前記センサ領域が、前記半導体基板の中央部に配置されており、このセンサ領域を取り囲む周辺部に、前記集積回路領域が配置されていることが好ましい。
センサ領域が半導体基板の中央部に配置されている、すなわち、半導体基板の空洞が半導体基板中央部に形成されている。そのため、半導体基板の外形をなす周辺部を、半導体基板本来の厚さに維持することができる。これにより、半導体基板に応力が加わっても、それにより生じる歪みを小さくすることができる。
また、半導体基板の表面に層間絶縁膜が積層される場合、前記ＣＭＩＳトランジスタは、前記層間絶縁膜上に積層された複数層のトランジスタ配線を有する多層配線構造を有しており、前記静電容量型加速度センサは、前記多層配線構造のいずれかの層に形成された前記トランジスタ配線と同一層に形成され、当該トランジスタ配線と同一材料からなるセンサ配線をさらに含むことが好ましい。
一方、前記静電容量型加速度センサは、前記ゲート絶縁膜と同一層に形成された絶縁膜と、当該絶縁膜上に形成され、前記ゲート電極と同一材料からなるセンサ配線とをさらに含んでいてもよい。
このように、静電容量型加速度センサの配線と、ＣＭＩＳトランジスタの配線またはゲート電極とを同一層に形成し、さらにそれらの材料を共通化することにより、加速度センサおよびＣＭＩＳトランジスタの配線構造を簡素にでき、さらにそれらを同一工程で形成することができる。
また、前記半導体基板は、導電性シリコン基板であってもよい。
半導体基板が導電性シリコン基板であれば、所定の形状に成形された固定電極および可動電極に対して導電性を付与するための特別な処理を施さなくても、成形後の構造をそのまま電極として利用することができる。また、電極として利用される部分を除く部分を、配線として利用することができる。
本発明の他の局面に係る静電容量型ジャイロセンサは、内部に空洞を有し、前記空洞に対して一方側の表面部および他方側の裏面部を有する半導体基板と、前記半導体基板の前記表面部に形成され、第１ベース部と、この第１ベース部から前記半導体基板の表面に沿って延び、互いに間隔を空けて櫛歯状に配列された複数の第１電極部とを含む固定電極と、前記半導体基板の前記表面部に形成され、第２ベース部と、この第２ベース部から複数の前記第１電極部の各間に向かって延び、前記第１電極部に対して間隔を空けて噛み合う櫛歯状に配列された複数の第２電極部とを含み、前記固定電極に対して上下動可能な可動電極と、前記第１ベース部における前記第２電極部に対向する対向部に形成され、前記第１ベース部の他の部分から絶縁された第１コンタクト部と、前記第２電極部の先端部に形成され、前記第２電極部の他の部分から絶縁された第２コンタクト部とを含んでいる。
この静電容量型ジャイロセンサでは、１対の櫛歯状の電極（固定電極および可動電極）が互いに噛み合うことにより、固定電極の第１電極部と可動電極の第２電極部とが間隔を空けてストライプ状に交互に配列されている。そして、固定電極の第１電極部と、可動電極の第２電極部における先端部（第２コンタクト部）を除く部分とは、これらの間に一定電圧が印加され、その間隔の変化により静電容量が変化する容量素子（検出部）の電極を構成している。
一方、第１および第２電極部の配列方向に直交する方向（ストライプに沿う方向）においては、個々の第２電極部の先端部に設けられた第２コンタクト部が、互いに隣接する第１電極部の基端部間に設けられた固定電極の第１コンタクト部と間隔を空けて対向している。固定電極の第１コンタクト部と、可動電極の第２コンタクト部とは、これらの間に駆動電圧が印加され、当該駆動電圧の電圧変化により発生するクーロン力により可動電極を振動させる。
この静電容量型ジャイロセンサでは、固定電極および可動電極が、半導体基板の表面部において、半導体基板の一部を利用して形成されている。したがって、固定電極および可動電極を形成するために、半導体基板上に幾つもの層を積み上げる必要がない。その結果、センサ全体の厚さが基板の厚さ程度で済むので、センサの小型化を実現することができる。
その上、固定電極および可動電極の形成にあたって、エピタキシャル成長、ＣＭＰ、犠牲層エッチングなどの処理を繰り返して行う必要がなく、半導体基板をエッチングすればよい。半導体基板をエッチングすることにより、所定の形状の固定電極および可動電極を成形しつつ、これらの電極の下方（半導体基板の裏面側）に、可動電極の可動領域を確保するための空洞を形成することができる。よって、センサの製造工程を簡単にすることができる。
次に、たとえば、上記可動電極をＺ軸方向に駆動させて、Ｘ軸まわりに作用する角速度を検出する方法について説明する。
固定電極の第１コンタクト部と可動電極の第２コンタクト部との間には、同極性／異極性の駆動電圧が交互に与えられる。これにより、第１コンタクト部（固定電極）−第２コンタクト部（可動電極）間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状の可動電極が振り子であるかのように、同じく櫛歯状の固定電極を振動の中心として、固定電極に対してＺ軸方向に沿って上下に振動（駆動）する。この状態において、可動電極がＸ軸を中心軸として回転すると、Ｙ軸方向にコリオリ力が生じることになる。このコリオリ力により、第１電極部（固定電極）と第２電極部（可動電極）との距離（電極間距離）が変化する。そして、当該電極間距離の変化に起因する可動電極−固定電極間の静電容量の変化を検出することによって、Ｘ軸まわりの角速度を検出することができる。
上述のように、この静電容量型ジャイロセンサでは、第１コンタクト部および第２コンタクト部が、第１および第２電極部の配列方向に直交する方向、すなわち、検出用容量素子の両電極の表面に沿う方向に対向しており、さらに第１および第２電極部から絶縁されている。そのため、第１および第２コンタクト部に駆動電圧を与えても、当該駆動電圧の印加により容量素子の両電極が引き合ったり反発したりすることを防止することができる。これにより、コリオリ力が働いて可動電極が振れる場合を除いて、両電極の距離を一定に保持することができる。その結果、微小な静電容量の変化までも検出することができるので、検出精度を向上させることができる。
一方、可動電極に働くコリオリ力は、コリオリ力が働いたときの可動電極の位置によってそのベクトルが異なる。そのため、角速度の検出精度をより高めるのであれば、振動中の可動電極のＺ軸方向における位置を把握し、コリオリ力のベクトルを正確に検出することが好ましい。
上記のように、櫛歯状の可動電極は、振り子であるかのように、同じく櫛歯状の固定電極を振動の中心として上下に振動（駆動）する。振動中、検出用容量素子を形成する第２電極部と第１電極部との対向面積は、可動電極が振動の中心を通過するときに最大となり、可動電極が振動端に達したときに最小となるように、振動の周期と同周期で変化する。したがって、可動電極の駆動開始からコリオリ力が働くまでの間、対向面積の変化に起因する第１−第２電極部間の静電容量の変化をセンシングしておけば、コリオリ力が可動電極に働いたときに静電容量の変化履歴を検出することにより、可動電極の位置を把握することができる。
しかしながら、第２電極部と第１電極部との対向面積は、第２電極部の位置が振動の中心（固定電極）から同距離であれば、可動電極が振動の中心に対して空洞から離れる側および近づく側のどちら側に変位しているかに関わらず、同じとなる。そのため、第２電極部が、第１電極部に対して空洞から離れる側および空洞へ近づく側のどちらに変位しているか見分けることが困難である。
そこで、本発明の静電容量型ジャイロセンサでは、前記第２電極部が、前記固定電極の表面からはみ出すように前記空洞から離れる方向へ反っているか、または、前記固定電極の裏面からはみ出すように前記半導体基板の裏面へ向かう方向へ反っていることが好ましい。
第２電極部が空洞から離れる方向へ反っていれば、可動電極の駆動開始時、第２電極部が空洞からさらに離れる方向へ変位すると、その変位に伴い、第２電極部と第１電極部との対向面積が小さくなって、第２電極部−第１電極部間の静電容量が減っていく。一方、第２電極部が空洞へ近づく方向へ変位すると、その変位に伴い、第２電極部と第１電極部との対向面積が大きくなって、第２電極部−第１電極部間の静電容量が増えていく。したがって、当該静電容量の変化傾向を検出することにより、静電容量が減少傾向であれば第２電極部が空洞から離れる方向へ変位しており、静電容量が増加傾向であれば第２電極部が空洞へ近づく方向へ変位しているということを容易に把握することができる。その結果、第２電極部が、可動電極の駆動開始時に、空洞から離れる方向および空洞へ近づく方向のどちら側に変位したかを確実に把握することができる。そのため、駆動後の第１−第２電極部間の静電容量の変化をセンシングすることにより、振動中の可動電極の位置を正確に把握することができる。よって、コリオリ力のベクトルを正確に検出できるので、検出精度を一層向上させることができる。
なお、第２電極部が半導体基板の裏面へ向かう方向へ反っている場合も同様に、可動電極の位置を正確に把握することができる。つまり、この場合は、可動電極の駆動開始時、第２電極部が空洞からさらに離れる方向へ変位すると、その変位に伴い、第２電極部と第１電極部との対向面積が大きくなって、第２電極部−第１電極部間の静電容量が増えていく。一方、第２電極部が空洞へ近づく方向へ変位すると、その変位に伴い、第２電極部と第１電極部との対向面積が小さくなって、第２電極部−第１電極部間の静電容量が減っていく。したがって、当該静電容量の変化傾向を検出することにより、静電容量が増加傾向であれば第２電極部が空洞から離れる方向へ変位しており、静電容量が減少傾向であれば第２電極部が空洞へ近づく方向へ変位しているということを容易に把握することができる。
また、本発明の静電容量型ジャイロセンサは、前記第１ベース部の前記対向部の周囲を取り囲むように前記第１ベース部に埋め込まれ、当該対向部を前記第１ベース部の他の部分から分離する第１分離絶縁層をさらに含んでいてもよい。また、本発明の静電容量型ジャイロセンサは、前記第２電極部の前記先端部よりも基端部側に埋め込まれ、当該先端部を前記第２電極部の前記他の部分から分離する第２分離絶縁層をさらに含んでいてもよい。
第１分離絶縁層および／第２分離絶縁層が半導体基板に埋め込まれていれば、半導体基板の表面を、第１電極部、第１コンタクト部、第２電極部および第２コンタクト部に接続される配線を引き回すためのスペースとして効率的に利用することができる。
また、本発明の静電容量型ジャイロセンサでは、前記半導体基板が、導電性シリコン基板であってもよい。
半導体基板が導電性シリコン基板であれば、所定の形状に成形された固定電極および可動電極に対して導電性を付与するための特別な処理を施さなくても、成形後の構造をそのまま電極として利用することができる。また、電極として利用される部分を除く部分を、配線として利用することができる。
本発明の一の局面に係る半導体装置の製造方法は、半導体基板のセンサ領域に静電容量型加速度センサを形成し、前記半導体基板の集積回路領域にＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタを形成する、半導体装置の製造方法であって、前記半導体基板の表面に対してＮ型不純物およびＰ型不純物を選択的に注入することにより、Ｐ型ソース領域およびＰ型ドレイン領域を有するＮ型ウェル領域と、Ｎ型ソース領域およびＮ型ドレイン領域を有するＰ型ウェル領域とを、当該半導体基板の前記集積回路領域の表層部に形成する工程と、前記半導体基板の前記センサ領域の表層部を選択的にエッチングして前記半導体基板の厚さ方向の途中部まで掘り下げた凹部を形成することにより、当該凹部を隔てて噛み合う櫛歯状の固定電極および可動電極を同時に形成する工程と、前記凹部の内面に保護膜を形成する工程と、前記凹部の底面上から前記保護膜を選択的に除去する工程と、前記保護膜の除去後、異方性エッチングにより前記凹部を掘り下げた後、等方性エッチングにより前記固定電極および可動電極の下方部を除去して空洞を形成する工程とを含んでいる。
この方法によれば、静電容量型加速度センサの固定電極および可動電極が、半導体基板の選択的なエッチングにより、半導体基板の一部を利用して、半導体基板のセンサ領域の表層部に形成される。したがって、固定電極および可動電極を形成するために、半導体基板上に導電材料をエピタキシャル成長させる必要がない。その結果、半導体基板の集積回路領域の表層部に形成されたＣＭＩＳトランジスタのＮ型およびＰ型ウェル領域の構造を、その形成後も維持することができる。その結果、静電容量型加速度センサおよびＣＭＩＳトランジスタを同一の半導体基板に形成することができる。
また、前記凹部の形成に先立って、前記半導体基板を選択的にエッチングすることにより、前記半導体基板の前記センサ領域の表層部にトレンチを形成する工程と、前記トレンチに絶縁材料を埋設することにより、前記トレンチ内に絶縁層を形成する工程とをさらに含み、前記凹部を形成する工程は、前記固定電極および前記可動電極の一部が、前記絶縁層により前記固定電極および前記可動電極の他の部分から絶縁されるように、前記半導体基板をエッチングする工程を含むことが好ましい。
これにより、静電容量型加速度センサの固定電極および可動電極の電極として機能する部分を、各電極の他の部分から絶縁することができる。
また、前記トレンチを形成する工程および前記絶縁層を形成する工程は、前記Ｎ型ウェル領域および前記Ｐ型ウェル領域を形成する工程よりも前に行なわれることが好ましい。
たとえば、トレンチの内面を熱酸化することにより、トレンチ内に絶縁層を形成する場合には、半導体基板が１１００℃〜１２００℃程度に加熱される。その場合でも、Ｎ型ウェル領域およびＰ型ウェル領域が当該加熱の後に形成されるのであれば、これらのウェル領域が高温に晒されることを防止することができる。
また、本発明の半導体装置の製造方法では、前記半導体基板上に絶縁膜を積層する工程と、前記絶縁膜上に金属材料を選択的に堆積させることにより、前記ＣＭＩＳトランジスタ用のトランジスタ配線と、前記静電容量型加速度センサ用のセンサ配線とを同一層に形成する工程とをさらに含むことが好ましい。
これにより、トランジスタ配線とセンサ配線とを同一工程で形成することができるので、製造工程を簡略にすることができる。
また、前記金属材料を選択的に堆積させる工程は、前記固定電極および前記可動電極を形成すべき領域に当該金属材料を堆積させる工程を含み、前記凹部を形成する工程は、堆積された前記金属材料を含む層をマスクとするエッチングにより前記凹部を形成し、同時に前記固定電極および可動電極を形成する工程を含んでいてもよい。
これにより、凹部を形成する際のマスクを形成する工程が省けるので、製造工程をより一層簡略にすることができる。
図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。 図２は、図１に示す静電容量型加速度センサの模式平面図である。 図３は、図２に示すＸ軸センサの要部平面図である。 図４は、図２に示すＸ軸センサの要部断面図であって、図３の切断線Ａ−Ａでの断面図である。 図５は、図２に示すＺ軸センサの要部平面図である。 図６は、図２に示すＺ軸センサの要部断面図であって、図５の切断線Ｂ−Ｂでの断面図である。 図７は、図２に示すＺ軸センサの要部断面図であって、図５の切断線Ｃ−Ｃでの断面図である。 図８は、図１に示す集積回路の模式断面図である。 図９Ａは、本発明の第１実施形態に係る半導体装置の製造工程を示す模式的な断面図であって、図４と同じ位置での切断面を示す。 図９Ｂは、本発明の第１実施形態に係る半導体装置の製造工程を示す模式的な断面図であって、図６と同じ位置での切断面を示す。 図９Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す模式的な断面図であって、図８と同じ位置での切断面を示す。 図１０Ａは、図９Ａの次の工程を示す模式的な断面図である。 図１０Ｂは、図９Ｂの次の工程を示す模式的な断面図である。 図１０Ｃは、図９Ｃの次の工程を示す模式的な断面図である。 図１１Ａは、図１０Ａの次の工程を示す模式的な断面図である。 図１１Ｂは、図１０Ｂの次の工程を示す模式的な断面図である。 図１１Ｃは、図１０Ｃの次の工程を示す模式的な断面図である。 図１２Ａは、図１１Ａの次の工程を示す模式的な断面図である。 図１２Ｂは、図１１Ｂの次の工程を示す模式的な断面図である。 図１２Ｃは、図１１Ｃの次の工程を示す模式的な断面図である。 図１３Ａは、図１２Ａの次の工程を示す模式的な断面図である。 図１３Ｂは、図１２Ｂの次の工程を示す模式的な断面図である。 図１３Ｃは、図１２Ｃの次の工程を示す模式的な断面図である。 図１４Ａは、図１３Ａの次の工程を示す模式的な断面図である。 図１４Ｂは、図１３Ｂの次の工程を示す模式的な断面図である。 図１４Ｃは、図１３Ｃの次の工程を示す模式的な断面図である。 図１５Ａは、図１４Ａの次の工程を示す模式的な断面図である。 図１５Ｂは、図１４Ｂの次の工程を示す模式的な断面図である。 図１５Ｃは、図１４Ｃの次の工程を示す模式的な断面図である。 図１６Ａは、図１５Ａの次の工程を示す模式的な断面図である。 図１６Ｂは、図１５Ｂの次の工程を示す模式的な断面図である。 図１６Ｃは、図１５Ｃの次の工程を示す模式的な断面図である。 図１７Ａは、図１６Ａの次の工程を示す模式的な断面図である。 図１７Ｂは、図１６Ｂの次の工程を示す模式的な断面図である。 図１７Ｃは、図１６Ｃの次の工程を示す模式的な断面図である。 図１８Ａは、図１７Ａの次の工程を示す模式的な断面図である。 図１８Ｂは、図１７Ｂの次の工程を示す模式的な断面図である。 図１８Ｃは、図１７Ｃの次の工程を示す模式的な断面図である。 図１９Ａは、図１８Ａの次の工程を示す模式的な断面図である。 図１９Ｂは、図１８Ｂの次の工程を示す模式的な断面図である。 図１９Ｃは、図１８Ｃの次の工程を示す模式的な断面図である。 図２０Ａは、図１９Ａの次の工程を示す模式的な断面図である。 図２０Ｂは、図１９Ｂの次の工程を示す模式的な断面図である。 図２０Ｃは、図１９Ｃの次の工程を示す模式的な断面図である。 図２１Ａは、図２０Ａの次の工程を示す模式的な断面図である。 図２１Ｂは、図２０Ｂの次の工程を示す模式的な断面図である。 図２１Ｃは、図２０Ｃの次の工程を示す模式的な断面図である。 図２２Ａは、図２１Ａの次の工程を示す模式的な断面図である。 図２２Ｂは、図２１Ｂの次の工程を示す模式的な断面図である。 図２２Ｃは、図２１Ｃの次の工程を示す模式的な断面図である。 図２３Ａは、図２２Ａの次の工程を示す模式的な断面図である。 図２３Ｂは、図２２Ｂの次の工程を示す模式的な断面図である。 図２３Ｃは、図２２Ｃの次の工程を示す模式的な断面図である。 図２４Ａは、図２３Ａの次の工程を示す模式的な断面図である。 図２４Ｂは、図２３Ｂの次の工程を示す模式的な断面図である。 図２４Ｃは、図２３Ｃの次の工程を示す模式的な断面図である。 図２５Ａは、図２４Ａの次の工程を示す模式的な断面図である。 図２５Ｂは、図２４Ｂの次の工程を示す模式的な断面図である。 図２５Ｃは、図２４Ｃの次の工程を示す模式的な断面図である。 図２６Ａは、図２５Ａの次の工程を示す模式的な断面図である。 図２６Ｂは、図２５Ｂの次の工程を示す模式的な断面図である。 図２６Ｃは、図２５Ｃの次の工程を示す模式的な断面図である。 図２７Ａは、図２６Ａの次の工程を示す模式的な断面図である。 図２７Ｂは、図２６Ｂの次の工程を示す模式的な断面図である。 図２７Ｃは、図２６Ｃの次の工程を示す模式的な断面図である。 図２８Ａは、図２７Ａの次の工程を示す模式的な断面図である。 図２８Ｂは、図２７Ｂの次の工程を示す模式的な断面図である。 図２８Ｃは、図２７Ｃの次の工程を示す模式的な断面図である。 図２９Ａは、図２８Ａの次の工程を示す模式的な断面図である。 図２９Ｂは、図２８Ｂの次の工程を示す模式的な断面図である。 図２９Ｃは、図２８Ｃの次の工程を示す模式的な断面図である。 図３０Ａは、図２９Ａの次の工程を示す模式的な断面図である。 図３０Ｂは、図２９Ｂの次の工程を示す模式的な断面図である。 図３０Ｃは、図２９Ｃの次の工程を示す模式的な断面図である。 図３１Ａは、図３０Ａの次の工程を示す模式的な断面図である。 図３１Ｂは、図３０Ｂの次の工程を示す模式的な断面図である。 図３１Ｃは、図３０Ｃの次の工程を示す模式的な断面図である。 図３２Ａは、図３１Ａの次の工程を示す模式的な断面図である。 図３２Ｂは、図３１Ｂの次の工程を示す模式的な断面図である。 図３２Ｃは、図３１Ｃの次の工程を示す模式的な断面図である。 図３３Ａは、図３２Ａの次の工程を示す模式的な断面図である。 図３３Ｂは、図３２Ｂの次の工程を示す模式的な断面図である。 図３３Ｃは、図３２Ｃの次の工程を示す模式的な断面図である。 図３４Ａは、図３３Ａの次の工程を示す模式的な断面図である。 図３４Ｂは、図３３Ｂの次の工程を示す模式的な断面図である。 図３４Ｃは、図３３Ｃの次の工程を示す模式的な断面図である。 図３５Ａは、図３４Ａの次の工程を示す模式的な断面図である。 図３５Ｂは、図３４Ｂの次の工程を示す模式的な断面図である。 図３５Ｃは、図３４Ｃの次の工程を示す模式的な断面図である。 図３６Ａは、図３５Ａの次の工程を示す模式的な断面図である。 図３６Ｂは、図３５Ｂの次の工程を示す模式的な断面図である。 図３６Ｃは、図３５Ｃの次の工程を示す模式的な断面図である。 図３７は、本発明の第２実施形態に係る半導体装置の模式平面図である。 図３８は、図３７に示すジャイロセンサの模式平面図である。 図３９は、図３８に示すＸ軸センサの要部平面図である。 図４０は、図３８に示すＸ軸センサの要部断面図であって、図３９の切断線Ｄ−Ｄでの断面図である。 図４１は、図３８に示すＺ軸センサの要部平面図である。 図４２は、図３８に示すＺ軸センサの要部断面図であって、図４１の切断線Ｅ−Ｅでの断面図である。 図４３は、図３８に示すＺ軸センサの要部断面図であって、図４１の切断線Ｆ−Ｆでの断面図である。 図４４は、図３７に示す集積回路の模式断面図である。 図４５は、図４のＸ軸センサの変形例を示す図である。 図４６は、図６のＺ軸センサの変形例を示す図である。 図４７は、図５のＺ軸センサの変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
（１）第１の実施形態（加速度センサと集積回路との１チップ化の実施例）
＜半導体装置の全体構成＞
まず、図１を参照して、半導体装置の全体構成を説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。なお、図１では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
半導体装置１は、静電容量素子の容量の変化に基づいて加速度を検出するデバイスであり、樹脂パッケージ２により画成された直方体形状（平面視四角形状）のパッケージの外形を有している。
半導体装置１は、平面視四角形状の半導体基板３を含む。半導体基板３は、その中央部に、加速度センサ４が配置されたセンサ領域７０と、当該センサ領域７０を取り囲む半導体基板３の周辺部に、集積回路５（ＡＳＩＣ：Application Specific Integrated Circuit）が配置された集積回路領域７１とを有している。
加速度センサ４は、三次元空間において直交する３つの軸まわりの加速度をそれぞれ検出するセンサとして、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８を有している。なお、この実施形態では、半導体基板３の表面に沿って直交する２方向をＸ軸方向およびＹ軸方向とし、これらＸ軸およびＹ軸方向に直交する半導体基板３の厚さ方向に沿う方向をＺ軸とする。
集積回路５は、たとえば、各センサから出力された電気信号を増幅するチャージアンプ、当該電気信号の特定の周波数成分を取り出すフィルタ回路（ローパスフィルタ：ＬＰＦなど）、フィルタリング後の電気信号を論理演算する論理回路を含んでおり、ＣＭＯＳトランジスタ含む。
また、半導体装置１の表面には、この実施形態では、平面視で加速度センサ４を挟んで互いに対向する１対の縁部のそれぞれに５つずつ、電極パッド９が設けられている。電極パッド９は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド９は、たとえば、加速度センサ４や集積回路５に電圧を印加するためのパッドを含んでいる。
＜Ｘ軸センサおよびＹ軸センサの構成＞
次に、図２〜図４を参照して、Ｘ軸センサおよびＹ軸センサの構成を説明する。
図２は、図１に示すセンサ部の模式的な平面図である。図３は、図２に示すＸ軸センサの要部平面図である。図４は、図２に示すＸ軸センサの要部断面図であって、図３の切断線Ａ−Ａでの断面図である。
半導体基板３は、導電性シリコン基板（たとえば、５ｍΩ・ｍ〜２５ｍΩ・ｍの抵抗率を有する低抵抗基板）からなる。この半導体基板３は、センサ領域７０の表層部直下に平面視四角形状の空洞１０を有しており、当該空洞１０を表面側から区画する天面を有する半導体基板３の上壁１１（半導体基板の表層部）にＸ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されている。つまり、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８は半導体基板３の一部からなり、空洞１０を裏面側から区画する底面を有する半導体基板３の底壁１２に対して浮いた状態で支持されている。空洞１０が形成された半導体基板３の厚さは、たとえば、空洞１０が形成された中央部において、６０μｍ〜６８５μｍであり、空洞１０を取り囲む周辺部において、１００μｍ〜７２５μｍである。
また、半導体基板３の表面において、空洞１０を挟んで対向する両側には、これらのセンサ６，７，８に含まれる配線の一部がパッド１３として露出している。これらのパッド１３は、樹脂パッケージ２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド９と電気的に接続される。
Ｘ軸センサ６およびＹ軸センサ７は、間隔を空けて互いに隣接して配置されており、これらＸ軸センサ６およびＹ軸センサ７のそれぞれを取り囲むようにＺ軸センサ８が配置されている。この実施形態では、Ｙ軸センサ７は、Ｘ軸センサ６を平面視で９０°回転させたものとほぼ同様の構成を有している。したがって、以下では、Ｙ軸センサ７の構成については、Ｘ軸センサ６の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
Ｘ軸センサ６とＺ軸センサ８との間およびＹ軸センサ７とＺ軸センサ８との間には、これらを浮いた状態で支持するための支持部１４が形成されている。支持部１４は、半導体基板３の空洞１０を横側から区画する側面を有する一側壁１５から、Ｚ軸センサ８を横切ってＸ軸センサ６およびＹ軸センサ７へ向かって延びる直線部１６と、Ｘ軸センサ６およびＹ軸センサ７を取り囲む環状部１７とを一体的に含んでいる。
Ｘ軸センサ６およびＹ軸センサ７は、個々の環状部１７の内側に配置され、環状部１７の内側壁における相対する２箇所において両持ち支持されている。Ｚ軸センサ８は、直線部１６の両側壁において両持ち支持されている。
Ｘ軸センサ６（Ｙ軸センサ７）は、空洞１０内に設けられた支持部１４に固定されたＸ固定電極２１（Ｙ固定電極４１）と、Ｘ固定電極２１に対して振動可能に保持されたＸ可動電極２２（Ｙ可動電極４２）とを有している。Ｘ固定電極２１およびＸ可動電極２２は、同じ厚さで形成されている。
Ｘ固定電極２１（Ｙ固定電極４１）は、支持部１４に固定された平面視四角環状のベース部２３（Ｙ固定電極４１のベース部４３）と、ベース部２３の内壁に沿って等しい間隔を空けて櫛歯状に配列された複数組の固定側電極部としての電極部２４（Ｙ固定電極４１の電極部４４）とを含んでいる。
一方、Ｘ可動電極２２（Ｙ可動電極４２）は、Ｘ固定電極２１の電極部２４を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部２５（Ｙ軸センサ７のビーム部４５）を介してＸ固定電極２１のベース部２３に接続されたベース部２６（Ｙ可動電極４２のベース部４６）と、当該ベース部２６から、互いに隣接するＸ固定電極２１の電極部２４間に向かって両側に延び、Ｘ固定電極２１の電極部２４に接触しないように噛み合う櫛歯状に配列された可動側電極部としての電極部２７（Ｙ可動電極４２の電極部４７）とを含んでいる。
Ｘ軸センサ６では、Ｘ可動電極２２に対してＸ軸方向の加速度が作用すると、ビーム部２５が伸縮してＸ可動電極２２のベース部２６が半導体基板３の表面に沿って振動することによって、Ｘ固定電極２１の電極部２４に櫛歯状に噛み合ったＸ可動電極２２の個々の電極部２７が、Ｘ固定電極２１の電極部２４に対して近づく方向および遠ざかる方向に交互に振動する。
Ｘ固定電極２１のベース部２３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
また、Ｘ固定電極２１の電極部２４は、個々の基端部がベース部２３に接続され、それらの先端部が互いに対向する平面視直線状の２つの電極部を１組として、それらが等しい間隔を空けて複数設けられている。個々の電極部２４は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
一方、Ｘ可動電極２２のベース部２６は、互いに平行に延びる複数（この実施形態では、６本）の直線状のフレームからなり、その両端がビーム部２５に接続されている。ビーム部２５は、Ｘ可動電極２２のベース部２６の両端に２つずつ設けられている。
また、Ｘ可動電極２２の電極部２７は、ベース部２６の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
また、Ｘ可動電極２２では、個々の電極部２７をＹ軸方向（Ｘ軸方向に直交する方向）に沿って２分割するライン上に、その表面から空洞１０に至るまで、横フレームを横切る絶縁層２８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層２８により、個々の電極部２７が、Ｘ軸方向に沿って一方側および他方側の２つに絶縁分離されている。これにより、Ｘ可動電極２２の電極部２７が、Ｘ可動電極２２において他の部分から絶縁され、それぞれ独立した電極として機能する。
Ｘ固定電極２１およびＸ可動電極２２を含む半導体基板３の表面には、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜３３および第２絶縁膜３４が順に積層されており、この第２絶縁膜３４上に、Ｘ第１センサ配線２９（Ｙ第１センサ配線４９）およびＸ第２センサ配線３０（Ｙ第２センサ配線５０）が形成されている。
Ｘ第１センサ配線２９は、２つに絶縁分離された個々の電極部２７の一方側（この実施形態では、図３の紙面左側）から静電容量の変化に伴う電圧の変化を検出する。これに対し、Ｘ第２センサ配線３０は、２つに絶縁分離された個々の電極部２７の他方側（この実施形態では、図３の紙面右側）から静電容量の変化に伴う電圧の変化を検出する。
Ｘ第１センサ配線２９およびＸ第２センサ配線３０は、この実施形態では、アルミニウム（Ａｌ）からなる。Ｘ第１センサ配線２９およびＸ第２センサ配線３０は、第１および第２絶縁膜３３，３４を貫通するコンタクトプラグ３１，５１を介して、個々の電極部２７に電気的に接続されている。
そして、Ｘ第１センサ配線２９およびＸ第２センサ配線３０は、Ｘ可動電極２２のビーム部２５、Ｘ固定電極２１のベース部２３を介して支持部１４上に引き回され、その一部がパッド１３として露出している。なお、Ｘ第１センサ配線２９およびＸ第２センサ配線３０は、それぞれＸ可動電極２２のビーム部２５を通過する区間においては、導電性の半導体基板３の一部からなるビーム部２５自体を電流路として利用している。ビーム部２５上にアルミニウム配線を設けないので、ビーム部２５の伸縮性を保持することができる。
また、支持部１４には、Ｘ固定電極２１の電極部２４から静電容量の変化に伴う電圧の変化を検出するＸ第３センサ配線３２（Ｙ第３センサ配線５２）が引き回されており、このＸ第３センサ配線３２も他の配線２９，３０と同様に、その一部がパッド１３として露出している。
すなわち、このＸ軸センサ６では、Ｘ第１センサ配線２９およびＸ第２センサ配線３０が接続された電極部２７と、Ｘ第３センサ配線３２が接続された電極部２４とが、互いに電極間距離ｄｘを隔てて対向し、これらの間に一定電圧が印加され、その間隔ｄｘや対向面積の変化により静電容量が変化する容量素子（検出部）の電極を構成している。
半導体基板３において、Ｘ固定電極２１およびＸ可動電極２２の上面および側面は、第１絶縁膜３３および第２絶縁膜３４とともに、酸化シリコン（ＳｉＯ2）からなる保護薄膜３５で被覆されている。
また、半導体基板３の表面における空洞１０外の部分では、第２絶縁膜３４上に、第３絶縁膜３６、第４絶縁膜３７、第５絶縁膜３８および表面保護膜３９が順に積層されている。すなわち、この半導体装置１では、センサ上に積層される絶縁膜の層数が、集積回路５に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第１絶縁膜３３および第２絶縁膜３４の２層構造であり、集積回路５の絶縁膜が第１〜第５絶縁膜３３，３４，３６〜３８および表面保護膜３９の６層構造である。
上記の構造のＸ軸センサ６では、Ｘ可動電極２２に対してＸ軸方向の加速度が作用すると、ビーム部２５が伸縮してＸ可動電極２２のベース部２６が半導体基板３の表面に沿って振動することによって、Ｘ固定電極２１の電極部２４に櫛歯状に噛み合ったＸ可動電極２２の個々の電極部２７が、Ｘ固定電極２１の電極部２４に対して近づく方向および遠ざかる方向に交互に振動する。これにより、互いに隣接するＸ固定電極２１の電極部２４と、Ｘ可動電極２２の電極部２７との対向距離ｄｘが変化する。そして、当該対向距離ｄｘの変化に起因するＸ可動電極２２−Ｘ固定電極２１間の静電容量の変化を検出することによって、Ｘ軸方向の加速度ａｘが検出される。
なお、この実施形態では、Ｘ軸方向の加速度ａｘは、絶縁分離されたＸ可動電極２２の一方および他方それぞれの電極部の検出値の差分をとることにより求められる。
また、Ｙ軸センサ７では、Ｙ可動電極４２に対してＹ軸方向の加速度が作用すると、ビーム部４５が伸縮してＹ可動電極４２のベース部４６が半導体基板３の表面に沿って振動することによって、Ｙ固定電極４１の電極部４４に櫛歯状に噛み合ったＹ可動電極４２の個々の電極部４７が、Ｙ固定電極４１の電極部４４に対して近づく方向および遠ざかる方向に交互に振動する。これにより、互いに隣接するＹ固定電極４１の電極部４４と、Ｙ可動電極４２の電極部４７との対向距離が変化する。そして、当該対向距離の変化に起因するＹ可動電極４２−Ｙ固定電極４１間の静電容量の変化を検出することによって、Ｙ軸方向の加速度ａｙが検出される。
＜Ｚ軸センサの構成＞
次に、図２および図５〜図７を参照して、Ｚ軸センサの構成を説明する。
図５は、図２に示すＺ軸センサの要部平面図である。図６は、図２に示すＺ軸センサの要部断面図であって、図５の切断線Ｂ−Ｂでの断面図である。図７は、図２に示すＺ軸センサの要部断面図であって、図５の切断線Ｃ−Ｃでの断面図である。
図２を参照して、導電性シリコンからなる半導体基板３は、上述したように、内部に空洞１０を有している。半導体基板３の上壁１１（半導体基板の表層部）には、Ｘ軸センサ６およびＹ軸センサ７のそれぞれを取り囲むように、半導体基板３の底壁１２に対して浮いた状態で支持部１４に支持されたＺ軸センサ８が配置されている。
Ｚ軸センサ８は、空洞１０内に設けられた支持部１４（直線部１６）に固定されたＺ固定電極６１と、Ｚ固定電極６１に対して振動可能に保持されたＺ可動電極６２とを有している。Ｚ固定電極６１およびＺ可動電極６２は、同じ厚さで形成されている。
このＺ軸センサ８では、Ｚ可動電極６２が支持部１４の環状部１７を取り囲むように配置されており、このＺ可動電極６２をさらに取り囲むように、Ｚ固定電極６１が配置されている。Ｚ固定電極６１およびＺ可動電極６２は、支持部１４の直線部１６の両側壁に一体的に接続されている。
Ｚ固定電極６１は、支持部１４に固定された平面視四角環状のベース部６３と、当該ベース部６３における、Ｘ軸センサ６（Ｙ軸センサ７）に対して直線部１６とは反対側の部分に設けられた櫛歯状の複数の固定側電極部としての電極部６４とを含んでいる。
一方、Ｚ可動電極６２は、平面視四角環状のベース部６５と、当該ベース部６５から、互いに隣接するＺ固定電極６１の櫛歯状の電極部６４の各間に向かって延び、Ｚ固定電極６１の電極部６４に接触しないように噛み合う櫛歯状の可動側電極部としての電極部６６とを含んでいる。このＺ可動電極６２のベース部６５は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のＺ可動電極６２のベース部６５は、電極部６６が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがＺ可動電極６２を上下動可能にするためのビーム部６７として機能する。
すなわち、このＺ軸センサ８では、Ｚ可動電極６２に対してＺ軸方向の加速度が作用すると、ビーム部６７が歪み、Ｚ可動電極６２のベース部６５があたかも振り子であるかのように、ビーム部６７を支点として空洞１０に対して近づく方向および遠ざかる方向に回動（振動）することによって、Ｚ固定電極６１の電極部６４に櫛歯状に噛み合ったＺ可動電極６２の電極部６６が上下に振動する。
Ｚ固定電極６１のベース部６３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
Ｚ固定電極６１の個々の電極部６４は、基端部がＺ固定電極６１のベース部６３に接続され、先端部がＺ可動電極６２へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部６４の基端部寄りの部分には、電極部６４を幅方向に横切るように、その表面から空洞１０に至るまで絶縁層６８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層６８により、Ｚ固定電極６１の個々の電極部６４が、Ｚ固定電極６１の他の部分から絶縁されている。
一方、Ｚ可動電極６２の個々の電極部６６は、基端部がＺ可動電極６２のベース部６５に接続され、先端部がＺ固定電極６１の電極部６４の各間へ向かって延び、Ｚ固定電極６１の電極部６４に接触しないように噛み合う櫛歯状に配列されている。また、Ｚ可動電極６２の個々の電極部６６の基端部寄りの部分には、電極部６６を幅方向に横切るように、半導体基板３の表面から空洞１０に至るまで絶縁層７４（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層７４により、Ｚ可動電極６２の個々の電極部６６が、Ｚ可動電極６２の他の部分から絶縁されている。
また、Ｚ可動電極６２の個々の電極部６６は、Ｚ固定電極６１の電極部６４の表面からはみ出すように半導体基板３の空洞１０から離れる方向へ断面視円弧状に反っており、半導体基板３の表面から上方に突出した部分８１を有している。
Ｚ固定電極６１およびＺ可動電極６２を含む半導体基板３の表面には、上述したように、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜３３および第２絶縁膜３４が順に積層されている。第１絶縁膜３３は、Ｚ可動電極６２の表面上においては、他の部分よりも厚くされている。これにより、Ｚ可動電極６２に相対的に大きな応力を与えることができ、Ｚ可動電極６２の電極部６６を反らすことができる。そして、第２絶縁膜３４上に、Ｚ第１センサ配線７５およびＺ第２センサ配線７７が形成されている。
Ｚ第１センサ配線７５およびＺ第２センサ配線７７は、互いに隣接するＺ固定電極６１の電極部６４およびＺ可動電極６２の電極部６６にそれぞれ接続されている。すなわち、このＺ軸センサ８では、Ｚ第１センサ配線７５が接続された電極部６４と、Ｚ第２センサ配線７７が接続された電極部６６とが、互いに電極間距離ｄｚを隔てて対向し、これらの間に一定電圧が印加され、その間隔ｄｚや対向面積Ｓの変化により静電容量が変化する容量素子（検出部）の電極を構成している。
具体的には、Ｚ第１センサ配線７５は、Ｚ固定電極６１のベース部６３に沿って形成され、Ｚ固定電極６１の個々の電極部６４の絶縁層６８を跨って電極部６４の先端部へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、電極部６４の幅よりも狭い幅で形成されており、個々の電極部６４における絶縁層６８よりも先端側に、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ７９を介して電気的に接続されている。また、図２に示すように、Ｚ第１センサ配線７５は、Ｚ固定電極６１のベース部６３を介して支持部１４上に引き回され、その一部がパッド１３として露出している。
一方、Ｚ第２センサ配線７７は、Ｚ可動電極６２の電極部６６から、静電容量の変化に伴う電圧の変化を検出する。このＺ第２センサ配線７７は、Ｚ可動電極６２のベース部６５に沿って形成され、Ｚ可動電極６２の個々の電極部６６の基端部寄りの絶縁層７４を跨って電極部６６へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、電極部６６の幅よりも狭い幅で形成されており、個々の電極部６６に、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ８０を介して電気的に接続されている。また、図２に示すように、Ｚ第２センサ配線７７は、Ｚ可動電極６２のベース部６５を介して支持部１４上に引き回され、その一部がパッド１３として露出している。
半導体基板３において、Ｚ固定電極６１およびＺ可動電極６２の上面および側面は、第１絶縁膜３３および第２絶縁膜３４とともに、酸化シリコン（ＳｉＯ2）からなる保護薄膜３５で被覆されている。
また、半導体基板３の表面における空洞１０外の部分では、第２絶縁膜３４上に、第３絶縁膜３６、第４絶縁膜３７、第５絶縁膜３８および表面保護膜３９が順に積層されている。当該部分において、Ｚ第１センサ配線７５およびＺ第２センサ配線７７と対向する部分には、これらをパッド１３として露出させる開口８２が、表面保護膜３９から第５絶縁膜３８、第４絶縁膜３７および第３絶縁膜３６を貫通して形成されている。
そして、このＺ軸センサ８では、Ｚ可動電極６２に対してＺ軸方向の加速度が作用すると、櫛歯状のＺ可動電極６２が振り子であるかのように、同じく櫛歯状のＺ固定電極６１を振動の中心として、Ｚ固定電極６１に対してＺ軸方向に沿って上下に振動する。これにより、互いに隣接するＺ固定電極６１の電極部６４と、Ｚ可動電極６２の電極部６６との対向面積Ｓが変化する。そして、当該対向面積Ｓの変化に起因するＺ可動電極６２−Ｚ固定電極６１間の静電容量の変化を検出することによって、Ｚ軸方向の加速度ａｚが検出される。なお、この実施形態では、Ｚ軸方向の加速度ａｚは、Ｘ軸センサ６を取り囲むＺ軸センサ８の検出値と、Ｙ軸センサ７を取り囲むＺ軸センサ８の検出値との差分をとることにより求められる。
差分は、たとえば、Ｘ軸センサ６を取り囲むＺ軸センサ８の固定電極および可動電極と、Ｙ軸センサ７を取り囲むＺ軸センサ８の固定電極および可動電極との位置関係を反対にすることによって得ることができる。つまり、一方のＺ軸センサ８において、前述のように、支持部１４の環状部１７を取り囲むようにＺ可動電極６２を配置し、このＺ可動電極をさらに取り囲むように、Ｚ固定電極６１を配置する。これに対し、他方のＺ軸センサ８においては、支持部１４の環状部１７を取り囲むようにＺ固定電極６１を配置し、このＺ固定電極６１をさらに取り囲むように、Ｚ可動電極６２を配置する。これにより、１対のＺ軸センサ８間において、Ｚ可動電極６２の揺れ方が異なるので、差分が生じることとなる。
また、一方および他方のＺ軸センサ８の固定電極および可動電極の位置関係が同じ場合でも、可動電極の反り方向を反対にすることによって、差分を得ることができる。つまり、一方および他方のＺ軸センサ８において、前述のように、支持部１４の環状部１７を取り囲むようにＺ可動電極６２を配置し、このＺ可動電極６２をさらに取り囲むように、Ｚ固定電極６１を配置した上で、他方のＺ可動電極６２の反り方向を、空洞１０から離れる方向ではなく、当該Ｚ可動電極６２がＺ固定電極６１の裏面からはみ出すように、半導体基板３の裏面へ向かう方向とする。これにより、１対のＺ軸センサ８間において、Ｚ可動電極６２が振動するときに容量差が生じるので、差分が生じることとなる。
＜集積回路の構成＞
次に、図８を参照して、集積回路の構成を説明する。図８は、図１に示す集積回路の模式断面図である。なお、図８は、前述の他の断面図（図４、図６および図７）とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
上述したように、半導体基板３には、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されたセンサ領域７０を取り囲むように集積回路領域７１が形成されており、この集積回路領域７１に集積回路５が形成されている。
集積回路５は、ＣＭＯＳデバイスを含む。より具体的には、集積回路５は、半導体基板３上に形成されたＮチャネルＭＯＳＦＥＴ９１およびＰチャネルＭＯＳＦＥＴ９２を含んでいる。
ＮチャネルＭＯＳＦＥＴ９１が形成されるＮＭＯＳ領域９３と、ＰチャネルＭＯＳＦＥＴ９２が形成されるＰＭＯＳ領域９４とは、素子分離部９５により、それぞれ周囲から絶縁分離されている。
素子分離部９５は、半導体基板３にその表面から比較的浅く掘り下がったトレンチ（シャロートレンチ９６）を形成し、そのシャロートレンチ９６の内面に熱酸化法により熱酸化膜９７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により絶縁体９８（たとえば、酸化シリコン（ＳｉＯ2））をシャロートレンチ９６内に堆積させることにより形成されている。
ＮＭＯＳ領域９３には、Ｐ型ウェル９９が形成されている。Ｐ型ウェル９９の深さは、シャロートレンチ９６の深さよりも大きい。Ｐ型ウェル９９の表層部には、チャネル領域１００を挟んで、Ｎ型のソース領域１０１およびＮ型のドレイン領域１０２が形成されている。ソース領域１０１およびドレイン領域１０２のチャネル領域１００側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ９１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
チャネル領域１００上には、ゲート絶縁膜１０３が設けられている。このゲート絶縁膜１０３は、前述の第１絶縁膜３３と同一層（すなわち、半導体基板３の表面に接している。）に形成されている。
ゲート絶縁膜１０３上には、ゲート電極１０４が設けられている。ゲート電極１０４は、Ｎ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる。
ゲート絶縁膜１０３およびゲート電極１０４の周囲には、サイドウォール１０５が形成されている。サイドウォール１０５は、窒化シリコン（ＳｉＮ）からなる。
ソース領域１０１、ドレイン領域１０２およびゲート電極１０４の表面には、それぞれシリサイド１０６〜１０８が形成されている。
ＰＭＯＳ領域９４には、Ｎ型ウェル１０９が形成されている。Ｎ型ウェル１０９の深さは、シャロートレンチ９６の深さよりも大きい。Ｎ型ウェル１０９の表層部には、チャネル領域１１０を挟んで、Ｐ型のソース領域１１１およびＰ型のドレイン領域１１２が形成されている。ソース領域１１１およびドレイン領域１１２のチャネル領域１１０側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ９２では、ＬＤＤ構造が適用されている。
チャネル領域１１０上には、ゲート絶縁膜１１３が形成されている。ゲート絶縁膜１１３は、酸化シリコンからなる。
ゲート絶縁膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、Ｐ型多結晶シリコンからなる。
ゲート絶縁膜１１３およびゲート電極１１４の周囲には、サイドウォール１１５が形成されている。サイドウォール１１５は、ＳｉＮからなる。
ソース領域１１１、ドレイン領域１１２およびゲート電極１１４の表面には、それぞれシリサイド１１６〜１１８が形成されている。
そして、半導体基板３上には、層間絶縁膜としての第２〜第５絶縁膜３４，３６〜３８および表面保護膜３９が順に積層され、個々の絶縁膜３４，３６，３７上に後述するトランジスタ配線としての配線１１９〜１２２，１２７が形成された多層配線構造が形成されている。これらの絶縁膜は、図４、図６および図７に示した第２〜第５絶縁膜３４，３６〜３８および表面保護膜３９と同じものである。
最下層の第２絶縁膜３４上には、ドレイン配線１１９，１２０およびソース配線１２１，１２２が形成されている。これらの配線は、アルミニウム（Ａｌ）からなり、前述したＸ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）と同一層に形成されている。
ソース配線１２１，１２２は、それぞれソース領域１０１およびソース領域１１１の上方に形成されている。ソース配線１２１とソース領域１０１との間、およびソース配線１２２とソース領域１１１との間において、第２絶縁膜３４には、それらを電気的に接続するためのコンタクトプラグ１２３，１２４が貫通して設けられている。
ドレイン配線１１９，１２０は、それぞれドレイン領域１０２およびドレイン領域１１２の上方に形成されている。ドレイン配線１１９とドレイン領域１０２との間、およびドレイン配線１２０とドレイン領域１１２との間において、第２絶縁膜３４には、それらを電気的に接続するためのコンタクトプラグ１２５，１２６が貫通して設けられている。
また、第３〜第５絶縁膜３６〜３８上にも、同様に配線１２７がそれぞれ形成されており、各層の絶縁膜の配線１２７は、コンタクトプラグ１２８を介して互いに電気的に接続されている。なお、最上層の第５絶縁膜３８では、ドレイン配線１２９がドレイン領域１０２およびドレイン領域１１２に跨って形成されており、当該ドレイン配線１２９が、ＮチャネルＭＯＳＦＥＴ９１のドレイン配線１１９とＰチャネルＭＯＳＦＥＴ９２のドレイン配線１２０の両方に接続されている。また、コンタクトプラグ１２３〜１２６，１２８は、タングステン（Ｗ）からなる。
また、表面保護膜３９には、最上層の第５絶縁膜３８上に形成されたドレイン配線１２９の一部をパッドとして露出させる開口１３０が形成されている。パッドとして露出したドレイン配線１２９は、樹脂パッケージ２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド９と電気的に接続される。
＜半導体装置１の製造方法＞
次に、図９Ａ〜図３６Ａ、図９Ｂ〜図３６Ｂおよび図９Ｃ〜図３６Ｃを参照して、上述した半導体装置の製造工程を工程順に説明する。
図９Ａ〜図３６Ａは、本発明の第１実施形態に係る半導体装置の製造工程を工程順に示す模式的な断面図であって、図４と同じ位置での切断面を示す。図９Ｂ〜図３６Ｂは、当該製造工程を工程順に示す模式的な断面図であって、図６と同じ位置での切断面を示す。図９Ｃ〜図３６Ｃは、当該製造工程を工程順に示す模式的な断面図であって、図８と同じ位置での切断面を示す。
この半導体装置１を製造するには、まず、図９Ａ〜図９Ｃに示すように、導電性シリコンからなる半導体基板３の表面が熱酸化（たとえば、温度１１００〜１２００℃、膜厚５０００Å）される。これにより、半導体基板３の表面に第１絶縁膜３３が形成される。その際、Ｚ可動電極６２を形成すべき領域の酸化時間を他の部分の酸化時間よりも長くして、当該領域の膜厚を大きくする。
次いで、図１０Ａおよび図１０Ｂに示すように、公知のパターニング技術により、第１絶縁膜３３がパターニングされ、Ｘ軸センサ６およびＺ軸センサ８において絶縁層２８，６８，７４を埋め込むべき領域に開口１８が形成される。次いで、第１絶縁膜３３をハードマスクとする異方性のディープＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、具体的にはボッシュプロセスにより、半導体基板３が掘り下げられる。これにより、半導体基板３にトレンチ１９が形成される。ボッシュプロセスでは、ＳＦ6（六フッ化硫黄）を使用して半導体基板３をエッチングする工程と、Ｃ4Ｆ8（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比で半導体基板３をエッチングすることができるが、エッチング面（トレンチの内周面）にスキャロップと呼ばれる波状の凹凸が形成される。この際、集積回路５を形成すべき領域は、図１０Ｃに示すように、前工程終了後のままの状態が維持される。
次いで、図１１Ａおよび図１１Ｂに示すように、トレンチ１９内部および半導体基板３の表面が熱酸化され（たとえば、温度１１００〜１２００℃）、その後、酸化膜の表面がエッチバックされる（たとえば、エッチバック後の膜厚が２１８００Å）。これにより、トレンチ１９を埋め尽くす絶縁層２８，６８，７４が形成される。この際、集積回路５を形成すべき領域は、図１１Ｃに示すように、前工程終了後のままの状態が維持される。
次いで、図１２Ａ〜図２３Ａおよび図１２Ｂ〜図２３Ｂに示すように、加速度センサ４を形成すべき領域は、図１２Ｃ〜図２３Ｃに示す工程により集積回路５を形成すべき領域にＮチャネルＭＯＳＦＥＴ９１およびＰチャネルＭＯＳＦＥＴ９２が形成されるまで、前工程終了後のままの状態が維持される（ただし、図１７Ｃにおけるエッチバック時を除く）。
集積回路５を形成すべき領域においては、加速度センサ４を形成すべき領域に絶縁層６８，７４が形成された後、図１２Ｃに示すように、ＣＶＤ法により、第１絶縁膜３３上に窒化シリコン膜２０が形成される。
次いで、図１３Ｃに示すように、公知のパターニング技術により、窒化シリコン膜２０および第１絶縁膜３３がパターニングされ、シャロートレンチ９６を形成すべき領域に開口５３が形成される。次いで、窒化シリコン膜２０および第１絶縁膜３３をハードマスクとするドライエッチングにより、半導体基板３が掘り下げられる。これにより、半導体基板３にシャロートレンチ９６が形成される。次いで、窒化シリコン膜２０および第１絶縁膜３３を残した状態で熱酸化することにより、シャロートレンチ９６の内面が酸化される。これにより、シャロートレンチ９６の内面に熱酸化膜９７が形成される。
次いで、図１４Ｃに示すように、ＣＶＤ法により、半導体基板３上に酸化シリコン（ＳｉＯ2）が堆積され、その後、エッチバックされる。これにより、シャロートレンチ９６内を埋め尽くす絶縁体９８が形成される。絶縁体９８の形成後、窒化シリコン膜２０が除去される。
次いで、図１５Ｃに示すように、ＰＭＯＳ領域９４を選択的に露出させる開口を有するレジスト５４が形成され、当該レジスト５４をマスクとして、Ｎ型不純物（たとえば、リン（Ｐ）イオン）が注入（インプランテーション）される。
次いで、図１６Ｃに示すように、ＮＭＯＳ領域９３を選択的に露出させる開口を有するレジスト５５が形成され、当該レジスト５５をマスクとして、Ｐ型不純物（たとえば、ボロン（Ｂ）イオン）が注入（インプランテーション）される。
この後、半導体基板３が熱処理されることにより、注入されたイオンが活性化して、半導体基板３にＮ型ウェル１０９およびＰ型ウェル９９が形成される。
次いで、図１７Ｃに示すように、エッチバックにより、第１絶縁膜３３が薄くされて、ゲート絶縁膜１０３，１１３が形成される。
次いで、図１８Ｃに示すように、ＣＶＤ法により、ゲート絶縁膜１０３，１１３上に多結晶シリコン層５６が形成される。
次いで、図１９Ｃに示すように、ゲート電極１０４，１１４を形成すべき領域以外の領域に開口を有するレジスト５７が形成され、当該レジスト５７をマスクとして、多結晶シリコン層５６がエッチングされる。これにより、ゲート電極１０４，１１４が形成される。ゲート電極１０４，１１４の形成後、当該レジスト５７は除去される。次いで、公知のイオン注入技術により、ゲート電極１０４にＮ型不純物が注入され、ゲート電極１１４にＰ型不純物が注入される。この際、ＮＭＯＳ領域９３およびＰＭＯＳ領域９４のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。
ゲート電極１０４，１１４にイオン注入後、図２０Ｃに示すように、ＣＶＤ法により、半導体基板３上に、窒化シリコン膜５８が形成される。
次いで、図２１Ｃに示すように、窒化シリコン膜５８がエッチバックされることにより、サイドウォール１０５，１１５が同時に形成される。
次いで、図２２Ｃに示すように、半導体基板３上に、ＮＭＯＳ領域９３を選択的に露出させる開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して、半導体基板３にＮ型不純物が注入される。これにより、Ｎ型のソース領域１０１およびドレイン領域１０２が形成される。また、半導体基板３上に、ＰＭＯＳ領域９４を選択的に露出させる開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して、半導体基板３にＰ型不純物が注入される。これにより、Ｐ型のソース領域１１１およびドレイン領域１１２が形成される。
次いで、図２３Ｃに示すように、ソース領域１０１，１１１、ドレイン領域１０２，１１２およびゲート電極１０４，１１４の表層部がシリサイド化されることにより、シリサイド１０６〜１０８，１１６〜１１８が形成される。
次いで、図２４Ａ〜図２４Ｃに示すように、ＣＶＤ法により、半導体基板３上に、酸化シリコンからなる第２絶縁膜３４が積層される。
次いで、図２５Ａ〜図２５Ｃに示すように、加速度センサ４のコンタクトプラグ３１，５１，７９，８０および集積回路５のコンタクトプラグ１２３〜１２６，１２８を形成すべき領域に開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して第２絶縁膜３４および第１絶縁膜３３が連続してエッチングされる。これにより、コンタクトプラグを埋設するためのコンタクトホールが同時に形成される。
次いで、図２６Ａ〜図２６Ｃに示すように、ＣＶＤ法により、コンタクトホールを埋め尽くすタングステン膜が堆積され、堆積されたタングステン膜がＣＭＰにより研磨される。これにより、タングステンからなる、加速度センサ４のコンタクトプラグ３１，５１，７９，８０および集積回路５のコンタクトプラグ１２３〜１２６，１２８が同時に形成される。
次いで、図２７Ａ〜図２７Ｃに示すように、スパッタ法により、第２絶縁膜３４上に金属材料としてのアルミニウムが選択的に堆積（たとえば、７０００Å）され、そのアルミニウム堆積層がパターニングされる。これにより、第２絶縁膜３４上に、加速度センサ４のセンサ配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）および集積回路５のトランジスタ配線（ドレイン配線１１９，１２０、ソース配線１２１，１２２）が、同一層（第２絶縁膜３４に係る層）に同時に形成される。
次いで、図２８Ａ〜図２８Ｃに示すように、ＣＶＤ法により、第２絶縁膜３４上に、第３絶縁膜３６が積層される。
その後、図２９Ａ〜図２９Ｃに示すように、ＣＶＤ法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第４絶縁膜３７および第５絶縁膜３８上のそれぞれに配線１２７が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜３９が形成される。
次いで、図３０Ａおよび図３０Ｂに示すように、半導体基板３の空洞１０を形成すべき領域上の第３〜第５絶縁膜３６〜３８および表面保護膜３９が、エッチングにより除去される。同時に、加速度センサ４の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）をパッド１３として露出させるための開口８２と、集積回路５において、最上層のドレイン配線１２９をパッドとして露出させる開口１３０が、図３０Ｃに示すように形成される。これにより、ＣＭＯＳからなる集積回路５が得られる。したがって、図３１Ｃ〜図３６Ｃに示すように、集積回路５を形成すべき領域は、図３１Ａ〜図３６Ａおよび図３１Ｂ〜図３６Ｂに示す工程により加速度センサ４を形成すべき領域に空洞１０が形成されて、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されるまで、集積回路５が作製されたままの状態が維持される。
加速度センサ４を形成すべき領域においては、空洞１０を形成すべき領域の第３〜第５絶縁膜３６〜３８および表面保護膜３９が除去された後、図３１Ａおよび図３１Ｂに示すように、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２を形成すべき領域以外の領域に開口を有するレジスト５９が、第２絶縁膜３４上に形成される。
次いで、図３２Ａおよび図３２Ｂに示すように、当該レジスト５９をマスクとする異方性のディープＲＩＥにより、具体的にはボッシュプロセスにより、半導体基板３が厚さ方向途中部まで掘り下げられる。これにより、半導体基板３の表面部が、それぞれＸ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにそれぞれＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の形状に成形され、同時に、それらの間に凹部としてのトレンチ６０が複数形成される。ボッシュプロセスでは、ＳＦ6（六フッ化硫黄）を使用して半導体基板３をエッチングする工程と、Ｃ4Ｆ8（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。ディープＲＩＥ後、レジストが剥離される。
次いで、図３３Ａおよび図３３Ｂに示すように、熱酸化法またはＰＥＣＶＤ(plasma-enhanced chemical vapor deposition)法により、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の表面全域およびトレンチ６０の内面全域（つまり、トレンチ６０を区画する側面および底面）に、酸化シリコン（ＳｉＯ2）からなる保護薄膜３５が形成される。
次いで、図３４Ａおよび図３４Ｂに示すように、エッチバックにより、保護薄膜３５におけるトレンチ６０の底面上の部分が除去される。これにより、トレンチ６０の底面が露出した状態となる。
保護薄膜３５の除去後、図３５Ａおよび図３５Ｂに示すように、表面保護膜３９をマスクとする異方性のディープＲＩＥにより、複数のトレンチ６０の底面がそれぞれ、さらに掘り下げられる。これにより、トレンチ６０の底部に、半導体基板３の結晶面が露出した複数の凹部の下方部としての露出空間８３が形成される。
この異方性のディープＲＩＥに引き続いて、図３６Ａおよび図３６Ｂに示すように、等方性のＲＩＥにより、トレンチ６０の露出空間８３に反応性イオンおよびエッチングガスが供給される。そして、その反応性イオンなどの作用により、半導体基板３が、各露出空間８３を起点に半導体基板３の厚さ方向にエッチングされつつ、半導体基板３の表面に平行な方向にエッチングされる。これにより、互いに隣接する全ての露出空間８３が一体化して、半導体基板３の内部に空洞１０が形成されるとともに、空洞１０内において、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２が浮いた状態となる。
以上の工程を経て、図１に示す半導体装置１が得られる。
＜半導体装置１の作用効果＞
この半導体装置１では、センサ領域７０および集積回路領域７１が同一の半導体基板３に設けられており、これらの領域７０，７１に、それぞれ、静電容量型の加速度センサ４および集積回路５（ＣＭＯＳトランジスタ）が形成されている。つまり、加速度センサ４および集積回路５が同一の半導体基板３に搭載されている。そのため、加速度センサ４と集積回路５との１チップ化を達成することができる。これにより、半導体装置１のパッケージサイズを小型化でき、パッケージコストを低減することができる。しかも、図４、図６および図８に示すように、加速度センサ４の各固定電極（Ｘ固定電極２１、Ｙ固定電極４１およびＺ固定電極６１）および各可動電極（Ｘ可動電極２２、Ｙ可動電極４２およびＺ可動電極６２）、ならびに集積回路５の各不純物領域（Ｐ型ウェル９９、Ｎ型ウェル１０９など）が半導体基板３の上壁１１（半導体基板３の表層部）に形成された単純な配置形態である。そのため、半導体基板３上に配線（Ｘ第１センサ配線２９、Ｙ第１センサ配線４９、Ｚ第１センサ配線７５、ドレイン配線１１９など）を形成することにより、個々の電極や不純物領域に簡単に電気的に接続することができる。
また、加速度センサ４の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）および集積回路５の多層配線の一部（ドレイン配線１１９、ソース配線１２１など）が、第２絶縁膜３４に形成されることにより、同一層で引き回されている。そのため、これらの配線を第２絶縁膜３４上で電気的に接続することができる。その結果、これらの配線の材料を共通化でき、同一工程で形成できるので、加速度センサ４および集積回路５の配線構造を簡素にすることができる。これにより、加速度センサ４と集積回路５とを接続するためのボンディングワイヤなどを省略することができる。その結果、加速度検出時におけるワイヤノイズの発生を防止することができる。よって、加速度を精密に検出することができる。
さらに、加速度センサ４が、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８を、１つの半導体基板３上に備えているので、三次元空間において直交する３軸（Ｘ軸、Ｙ軸およびＺ軸）に作用する加速度を、１デバイスで測定することができる。
また、半導体基板３の一部からなる個々の電極において、電極部２７，４７，６４，６６を半導体基板３の他の部分からそれぞれ絶縁するために、絶縁層２８，６８，７４が半導体基板３の表層部に埋め込まれている。これにより、各電極部２７，４７，６４，６６を個々の電極の他の部分から絶縁する場合に、半導体基板３の表面を平坦に維持することができる。そのため、半導体基板３の表面（平坦面）を、加速度センサ４と集積回路５とを電気的に接続するための配線などを引き回すためのスペースとして効率的に利用することができる。
さらに、半導体基板３が導電性シリコン基板であるので、所定の形状に成形されたＸ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２に対して導電性を付与するための特別な処理を施さなくても、成形後の構造をそのまま電極として利用することができる。また、電極として利用される部分を除く部分を、配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）として利用することができる。
また、加速度センサ４が半導体基板３の中央部に配置されている、すなわち、半導体基板３の空洞１０が基板中央部に形成されている。そのため、半導体基板３の外形をなす周辺部を、半導体基板３本来の厚さに維持することができる。これにより、半導体基板３に応力が加わっても、それにより生じる歪みを小さくすることができる。
また、図３０Ａ〜図３６Ａおよび図３０Ｂ〜図３６Ｂに示すように、加速度センサ４の各固定電極（Ｘ固定電極２１、Ｙ固定電極４１およびＺ固定電極６１）および各可動電極（Ｘ可動電極２２、Ｙ可動電極４２およびＺ可動電極６２）が、半導体基板３の異方性ディープＲＩＥおよび等方性のＲＩＥにより、半導体基板３の一部を利用して形成される。
したがって、各固定電極および各可動電極を形成するために、半導体基板３上に導電材料をエピタキシャル成長させる必要がない。その結果、図１６Ｃに示す工程において半導体基板３の表層部に形成された集積回路５のＰ型ウェル９９およびＮ型ウェル１０９の構造を、その形成後も維持することができる。その結果、加速度センサ４および集積回路５を同一の半導体基板３に形成することができる。
また、図１０Ａ〜図１１Ａおよび図１０Ｂ〜図１１Ｂに示すように、絶縁層２８，６８，７４を形成するためのトレンチ１９を形成する工程および当該トレンチ１９の内面を熱酸化する工程が、Ｐ型ウェル９９およびＮ型ウェル１０９の形成工程（図１６Ｃ）よりも先に実行される。たとえば、トレンチ１９の内面を熱酸化する際には、半導体基板３が１１００℃〜１２００℃程度に加熱される。その場合でも、Ｐ型ウェル９９およびＮ型ウェル１０９が当該加熱の後に形成されるのであれば、これらのウェルが高温に晒されることを防止することができる。
また、この半導体装置１では、Ｚ可動電極６２の電極部６６が、Ｚ固定電極６１の電極部６４の表面からはみ出すように半導体基板３の空洞１０から離れる方向へ断面視円弧状に反っている。この構造であれば、Ｚ可動電極６２にＺ軸方向の加速度が作用した時、たとえば、Ｚ可動電極６２の電極部６６が空洞１０からさらに離れる方向へ変位すると、その変位に伴い、対向面積Ｓ（図７参照）が小さくなって、静電容量が減っていく。一方、Ｚ可動電極６２の電極部６６が空洞１０へ近づく方向へ変位すると、その変位に伴い、対向面積Ｓ（図７参照）が大きくなって、静電容量が増えていく。
したがって、当該静電容量の変化傾向を検出することにより、静電容量が減少傾向であればＺ可動電極６２の電極部６６が空洞１０から離れる方向へ変位しており、静電容量が増加傾向であればＺ可動電極６２の電極部６６が空洞１０へ近づく方向へ変位しているということを容易に把握することができる。その結果、Ｚ可動電極６２に対して、空洞１０から離れる方向に加速度が作用したのであるか、それとも、空洞１０へ近づく方向に加速度が作用したのであるかを正確に検出できる。その結果、検出精度を一層向上させることができる。
（２）第２の実施形態（ジャイロセンサと集積回路との１チップ化の実施例）
＜半導体装置の全体構成＞
まず、図３７を参照して、半導体装置の全体構成を説明する。
図３７は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。なお、図３７では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
半導体装置２０１は、静電容量素子の容量の変化に基づいて検出する静電容量型であり、たとえば、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途に用いられる。半導体装置２０１は、樹脂パッケージ２０２により画成された直方体形状（平面視四角形状）のパッケージの外形を有している。
半導体装置２０１は、平面視四角形状の半導体基板２０３を含む。半導体基板２０３は、その中央部に、ジャイロセンサ２０４が配置されたセンサ領域２８７と、当該センサ領域２８７を取り囲む半導体基板２０３の周辺部に、集積回路２０５（ＡＳＩＣ：Application Specific Integrated Circuit）が配置された集積回路領域２８８とを有している。
ジャイロセンサ２０４は、三次元空間において直交する３つの軸まわりの角速度をそれぞれ検出するセンサとして、Ｘ軸センサ２０６、Ｙ軸センサ２０７およびＺ軸センサ２０８を有している。
Ｘ軸センサ２０６は、Ｘ軸方向の振動Ｕｘを利用して、半導体装置２０１が傾いた際にＺ軸方向にコリオリ力Ｆｚを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｙ軸まわりに作用する角速度ωｙを検出する。また、Ｙ軸センサ２０７は、Ｙ軸方向の振動Ｕｙを利用して、半導体装置２０１が傾いた際にＸ軸方向にコリオリ力Ｆｘを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｚ軸まわりに作用する角速度ωｚを検出する。また、Ｚ軸センサ２０８は、Ｚ軸方向の振動Ｕｚを利用して、半導体装置２０１が傾いた際にＹ軸方向にコリオリ力Ｆｙを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｘ軸まわりに作用する角速度ωｘを検出する。
集積回路２０５は、たとえば、各センサから出力された電気信号を増幅するチャージアンプ、当該電気信号の特定の周波数成分を取り出すフィルタ回路（ローパスフィルタ：ＬＰＦなど）、フィルタリング後の電気信号を論理演算する論理回路を含んでおり、たとえば、ＣＭＯＳデバイスにより構成されている。
また、半導体装置２０１の表面には、この実施形態では、平面視でジャイロセンサ２０４を挟んで互いに対向する１対の縁部のそれぞれに５つずつ、電極パッド２０９が設けられている。電極パッド２０９は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド２０９は、たとえば、ジャイロセンサ２０４や集積回路２０５に電圧を印加するためのパッドを含んでいる。
＜Ｘ軸センサおよびＹ軸センサの構成＞
次に、図３８〜図４０を参照して、Ｘ軸センサおよびＹ軸センサの構成を説明する。
図３８は、図３７に示すジャイロセンサの模式的な平面図である。図３９は、図３８に示すＸ軸センサの要部平面図である。図４０は、図３８に示すＸ軸センサの要部断面図であって、図３９の切断線Ｄ−Ｄでの断面図である。
半導体基板２０３は、導電性シリコン基板（たとえば、５Ω・ｍ〜５００Ω・ｍの抵抗率を有する低抵抗基板）からなる。この半導体基板２０３は、センサ領域２８７の表層部直下に平面視四角形状の空洞２１０を有しており、当該空洞２１０を表面側から区画する天面を有する半導体基板２０３の上壁２１１（表面部）にＸ軸センサ２０６、Ｙ軸センサ２０７およびＺ軸センサ２０８が形成されている。つまり、Ｘ軸センサ２０６、Ｙ軸センサ２０７およびＺ軸センサ２０８は半導体基板２０３の一部からなり、空洞２１０を裏面側から区画する底面を有する半導体基板２０３の底壁２１２に対して浮いた状態で支持されている。
また、半導体基板２０３の表面において、空洞２１０を挟んで対向する両側には、これらのセンサに含まれる配線の一部がパッド２１３として露出している。これらのパッド２１３は、樹脂パッケージ２０２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド２０９と電気的に接続される。
Ｘ軸センサ２０６およびＹ軸センサ２０７は、間隔を空けて互いに隣接して配置されており、これらＸ軸センサ２０６およびＹ軸センサ２０７のそれぞれを取り囲むようにＺ軸センサ２０８が配置されている。この実施形態では、Ｙ軸センサ２０７は、Ｘ軸センサ２０６を平面視で９０°回転させたものとほぼ同様の構成を有している。したがって、以下では、Ｙ軸センサ２０７の構成については、Ｘ軸センサ２０６の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
Ｘ軸センサ２０６とＺ軸センサ２０８との間およびＹ軸センサ２０７とＺ軸センサ２０８との間には、これらを浮いた状態で支持するための支持部２１４が形成されている。支持部２１４は、半導体基板２０３の空洞２１０を横側から区画する側面を有する一側壁２１５から、Ｚ軸センサ２０８を横切ってＸ軸センサ２０６およびＹ軸センサ２０７へ向かって延びる直線部２１６と、Ｘ軸センサ２０６およびＹ軸センサ２０７を取り囲む環状部２１７とを一体的に含んでいる。
Ｘ軸センサ２０６およびＹ軸センサ２０７は、個々の環状部２１７の内側に配置され、環状部２１７の内側壁における相対する２箇所において両持ち支持されている。Ｚ軸センサ２０８は、直線部２１６の両側壁において両持ち支持されている。
Ｘ軸センサ２０６（Ｙ軸センサ２０７）は、空洞２１０内に設けられた支持部２１４に固定されたＸ固定電極２２１（Ｙ固定電極２４１）と、Ｘ固定電極２２１に対して振動可能に保持されたＸ可動電極２２２（Ｙ可動電極２４２）とを有している。Ｘ固定電極２２１およびＸ可動電極２２２は、同じ厚さで形成されている。
Ｘ固定電極２２１（Ｙ固定電極２４１）は、支持部２１４に固定された平面視四角環状のベース部２２３（Ｙ固定電極２４１のベース部２４３）と、ベース部２２３の内壁に沿って等しい間隔を空けて櫛歯状に配列された複数組の電極部２２４（Ｙ固定電極２４１の電極部２４４）とを含んでいる。
一方、Ｘ可動電極２２２（Ｙ可動電極２４２）は、Ｘ固定電極２２１の電極部２２４を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部２２５（Ｙ軸センサ２０７のビーム部２４５）を介してＸ固定電極２２１のベース部２２３に接続されたベース部２２６（Ｙ可動電極２４２のベース部２４６）と、当該ベース部２２６から、互いに隣接するＸ固定電極２２１の電極部２２４間に向かって両側に延び、Ｘ固定電極２２１の電極部２２４に接触しないように噛み合う櫛歯状に配列された電極部２２７（Ｙ可動電極２４２の電極部２４７）とを含んでいる。
Ｘ軸センサ２０６では、ビーム部２２５が伸縮してＸ可動電極２２２のベース部２２６が半導体基板２０３の表面に沿って振動（振動Ｕｘ）することによって、Ｘ固定電極２２１の電極部２２４に櫛歯状に噛み合ったＸ可動電極２２２の個々の電極部２２７が、Ｘ固定電極２２１の電極部２２４に対して近づく方向および遠ざかる方向に交互に振動する。
Ｘ固定電極２２１のベース部２２３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
また、Ｘ固定電極２２１の電極部２２４は、個々の基端部がベース部２２３に接続され、それらの先端部が互いに対向する平面視直線状の２つの電極部を１組として、それらが等しい間隔を空けて複数設けられている。個々の電極部２２４は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
一方、Ｘ可動電極２２２のベース部２２６は、互いに平行に延びる複数（この実施形態では、６本）の直線状のフレームからなり、その両端がビーム部２２５に接続されている。ビーム部２２５は、Ｘ可動電極２２２のベース部２２６の両端に２つずつ設けられている。
また、Ｘ可動電極２２２の電極部２２７は、ベース部２２６の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
また、Ｘ可動電極２２２では、個々の電極部２２７を振動方向Ｕｘに直交する方向に沿って２分割するライン上に、その表面から空洞２１０に至るまで、横フレームを横切る絶縁層２２８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層２２８により、個々の電極部２２７が、振動方向Ｕｘに沿って一方側および他方側の２つに絶縁分離されている。これにより、分離されたＸ可動電極２２２の電極部２２７が、Ｘ可動電極２２２において、それぞれ独立した電極として機能する。
Ｘ固定電極２２１およびＸ可動電極２２２を含む半導体基板２０３の表面には、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜２３３および第２絶縁膜２３４が順に積層されており、この第２絶縁膜２３４上に、Ｘ第１駆動／検出配線２２９（Ｙ第１駆動／検出配線２４９）およびＸ第２駆動／検出配線２３０（Ｙ第２駆動／検出配線２５０）が形成されている。
Ｘ第１駆動／検出配線２２９は、２つに絶縁分離された個々の電極部２２７の一方側（この実施形態では、図３９の紙面左側）に駆動電圧を供給するとともに、当該電極部２２７から静電容量の変化に伴う電圧の変化を検出する。これに対し、Ｘ第２駆動／検出配線２３０は、２つに絶縁分離された個々の電極部２２７の他方側（この実施形態では、図３９の紙面右側）に駆動電圧を供給するとともに、当該電極部２２７から静電容量の変化に伴う電圧の変化を検出する。
Ｘ第１および第２駆動／検出配線２２９，２３０は、この実施形態では、アルミニウム（Ａｌ）からなる。Ｘ第１および第２駆動／検出配線２２９，２３０は、第１および第２絶縁膜２３３，２３４を貫通するコンタクトプラグ２３１，２５１を介して、個々の電極部２２７に電気的に接続されている。
そして、Ｘ第１およびＸ第２駆動／検出配線２２９，２３０は、Ｘ可動電極２２２のビーム部２２５、Ｘ固定電極２２１のベース部２２３を介して支持部２１４上に引き回され、その一部がパッド２１３として露出している。なお、Ｘ第１およびＸ第２駆動／検出配線２２９，２３０は、それぞれＸ可動電極２２２のビーム部２２５を通過する区間においては、導電性の半導体基板２０３の一部からなるビーム部２２５自体を電流路として利用している。ビーム部２２５上にアルミニウム配線を設けないので、ビーム部２２５の伸縮性を保持することができる。
また、支持部２１４には、Ｘ固定電極２２１の電極部２２４から静電容量の変化に伴う電圧の変化を検出するＸ第３駆動／検出配線２３２が引き回されており、このＸ第３駆動／検出配線２３２も他の配線２２９，２３０と同様に、その一部がパッド２１３として露出している。
半導体基板２０３において、Ｘ固定電極２２１およびＸ可動電極２２２の上面および側面は、第１絶縁膜２３３および第２絶縁膜２３４とともに、酸化シリコン（ＳｉＯ2）からなる保護薄膜２３５で被覆されている。
また、半導体基板２０３の表面における空洞２１０外の部分では、第２絶縁膜２３４上に、第３絶縁膜２３６、第４絶縁膜２３７、第５絶縁膜２３８および表面保護膜２３９が順に積層されている。すなわち、この半導体装置２０１では、センサ上に積層される絶縁膜の層数が、集積回路２０５に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第１絶縁膜２３３および第２絶縁膜２３４の２層構造であり、集積回路２０５の絶縁膜が第１〜第５絶縁膜２３３，２３４，２３６〜２３８および表面保護膜２３９の６層構造である。
上記の構造のＸ軸センサ２０６では、Ｘ第１〜Ｘ第３駆動／検出配線２２９，２３０，２３２を介してＸ固定電極２２１とＸ可動電極２２２との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｘ固定電極２２１の電極部２２４−Ｘ可動電極２２２の電極部２２７間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＸ可動電極２２２が、同じく櫛歯状のＸ固定電極２２１に対してＸ軸方向に沿って左右に振動（振動Ｕｘ）する。この状態において、Ｘ可動電極２２２がＹ軸を中心軸として回転すると、Ｚ軸方向にコリオリ力Ｆｚが生じることになる。このコリオリ力Ｆｚにより、互いに隣接するＸ固定電極２２１の電極部２２４と、Ｘ可動電極２２２の電極部２２７との対向面積が変化する。そして、当該対向面積の変化に起因するＸ可動電極２２２−Ｘ固定電極２２１間の静電容量の変化を検出することによって、Ｙ軸まわりの角速度ωｙが検出される。
なお、この実施形態では、Ｙ軸まわりの角速度ωｙは、絶縁分離されたＸ可動電極２２２の一方および他方それぞれの電極部の検出値の差分をとることにより求められる。
また、Ｙ軸センサ２０７では、Ｙ第１〜Ｙ第３駆動／検出配線２４９，２５０，２５２を介してＹ固定電極２４１とＹ可動電極２４２との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｙ固定電極２４１の電極部２４４−Ｙ可動電極２４２の電極部２４７間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＹ可動電極２４２が、同じく櫛歯状のＹ固定電極２４１に対してＹ軸方向に沿って左右に振動（振動Ｕｙ）する。この状態において、Ｙ可動電極２４２がＹ軸を中心軸として回転すると、Ｘ軸方向にコリオリ力Ｆｘが生じることになる。このコリオリ力Ｆｘにより、互いに隣接するＹ固定電極２４１の電極部２４４と、Ｙ可動電極２４２の電極部２４７との対向面積が変化する。そして、当該対向面積の変化に起因するＹ可動電極２４２−Ｙ固定電極２４１間の静電容量の変化を検出することによって、Ｚ軸まわりの角速度ωｚが検出される。
＜Ｚ軸センサの構成＞
次に、図３８および図４１〜図４３を参照して、Ｚ軸センサの構成を説明する。
図４１は、図３８に示すＺ軸センサの要部平面図である。図４２は、図３８に示すＺ軸センサの要部断面図であって、図４１の切断線Ｅ−Ｅでの断面図である。図４３は、図３８に示すＺ軸センサの要部断面図であって、図４１の切断線Ｆ−Ｆでの断面図である。
図３８を参照して、導電性シリコンからなる半導体基板２０３は、上述したように、内部に空洞２１０を有している。半導体基板２０３の上壁２１１（表面部）には、Ｘ軸センサ２０６およびＹ軸センサ２０７のそれぞれを取り囲むように、半導体基板２０３の底壁２１２に対して浮いた状態で支持部２１４に支持されたＺ軸センサ２０８が配置されている。
Ｚ軸センサ２０８は、空洞２１０内に設けられた支持部２１４（直線部２１６）に固定されたＺ固定電極２６１と、Ｚ固定電極２６１に対して振動可能に保持されたＺ可動電極２６２とを有している。Ｚ固定電極２６１およびＺ可動電極２６２は、同じ厚さで形成されている。
このＺ軸センサ２０８では、Ｚ可動電極２６２が支持部２１４の環状部２１７を取り囲むように配置されており、このＺ可動電極２６２をさらに取り囲むように、Ｚ固定電極２６１が配置されている。Ｚ固定電極２６１およびＺ可動電極２６２は、支持部２１４の直線部２１６の両側壁に一体的に接続されている。
Ｚ固定電極２６１は、支持部２１４に固定された平面視四角環状の第１ベース部としてのベース部２６３と、当該ベース部２６３における、Ｘ軸センサ２０６（Ｙ軸センサ２０７）に対して直線部２１６とは反対側の部分に設けられた第１電極部としての櫛歯状の複数の電極部２６４とを含んでいる。
一方、Ｚ可動電極２６２は、平面視四角環状の第２ベース部としてのベース部２６５と、当該ベース部２６５から、互いに隣接するＺ固定電極２６１の櫛歯状の電極部２６４の各間に向かって延び、Ｚ固定電極２６１の電極部２６４に接触しないように噛み合う櫛歯状の第２電極部としての電極部２６６とを含んでいる。このＺ可動電極２６２のベース部２６５は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のＺ可動電極２６２のベース部２６５は、電極部２６６が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがＺ可動電極２６２を上下動可能にするためのビーム部２６７として機能する。
すなわち、このＺ軸センサ２０８では、ビーム部２６７が歪み、Ｚ可動電極２６２のベース部２６５があたかも振り子であるかのように、ビーム部２６７を支点として空洞２１０に対して近づく方向および遠ざかる方向に回動（振動Ｕｚ）することによって、Ｚ固定電極２６１の電極部２６４に櫛歯状に噛み合ったＺ可動電極２６２の電極部２６６が上下に振動する。
Ｚ固定電極２６１のベース部２６３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
Ｚ固定電極２６１の個々の電極部２６４は、基端部がＺ固定電極２６１のベース部２６３に接続され、先端部がＺ可動電極２６２へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部２６４の基端部寄りの部分には、電極部２６４を幅方向に横切るように、その表面から空洞２１０に至るまで絶縁層２６８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層２６８により、Ｚ固定電極２６１の個々の電極部２６４が、Ｚ固定電極２６１の他の部分から絶縁されている。
また、Ｚ固定電極２６１のベース部２６３における、Ｚ可動電極２６２の電極部２６６の先端部２７０（後述）に対向する部分（対向部２８４）の両側には、トラス構造の主フレームを幅方向に横切るように、半導体基板２０３の表面から空洞２１０に至るまで第１分離絶縁層としての絶縁層２６９が埋め込まれている。これにより、この絶縁層２６９およびトラス構造の三角形の空間で囲まれる対向部２８４は、Ｚ固定電極２６１のベース部２６３の他の部分から絶縁されている。
一方、Ｚ可動電極２６２の個々の電極部２６６は、基端部２７１がＺ可動電極２６２のベース部２６５に接続され、先端部２７０がＺ固定電極２６１の電極部２６４の各間へ向かって延び、Ｚ固定電極２６１の電極部２６４に接触しないように噛み合う櫛歯状に配列されている。また、Ｚ可動電極２６２の個々の電極部２６６の先端部２７０寄りの部分には、電極部２６６を幅方向に横切るように、半導体基板２０３の表面から空洞２１０に至るまで第２分離絶縁層としての絶縁層２７３（この実施形態では、酸化シリコン）が埋め込まれている。また、Ｚ可動電極２６２の個々の電極部２６６の基端部２７１寄りの部分には、電極部２６６を幅方向に横切るように、半導体基板２０３の表面から空洞２１０に至るまで絶縁層２７４（この実施形態では、酸化シリコン）が埋め込まれている。これらの絶縁層２７３，２７４により、個々の電極部２６６は、他の部分から絶縁された３つの部分（先端部２７０、基端部２７１、および先端部２７０と基端部２７１との間の中間部２７２）を有している。
また、Ｚ可動電極２６２の個々の電極部２６６は、Ｚ固定電極２６１の電極部２６４の表面からはみ出すように半導体基板２０３の空洞２１０から離れる方向へ断面視円弧状に反っており、半導体基板２０３の表面から上方に突出した部分２８１を有している。
Ｚ固定電極２６１およびＺ可動電極２６２を含む半導体基板２０３の表面には、上述したように、酸化シリコン（ＳｉＯ2）からなる第１絶縁膜２３３および第２絶縁膜２３４が順に積層されている。第１絶縁膜２３３は、Ｚ可動電極２６２の表面上においては、他の部分よりも厚くされている。これにより、Ｚ可動電極２６２に相対的に大きな応力を与えることができ、Ｚ可動電極２６２の電極部２６６を反らすことができる。そして、第２絶縁膜２３４上に、Ｚ第１検出配線２７５、Ｚ第１駆動配線２７６、Ｚ第２検出配線２７７およびＺ第２駆動配線２７８が形成されている。
Ｚ第１検出配線２７５およびＺ第２検出配線２７７は、互いに隣接するＺ固定電極２６１の電極部２６４およびＺ可動電極２６２の中間部２７２にそれぞれ接続されている。すなわち、このＺ軸センサ２０８では、Ｚ第１検出配線２７５およびＺ第２検出配線２７７が接続された、Ｚ固定電極２６１の電極部２６４とＺ可動電極２６２の中間部２７２とが、互いに電極間距離ｄを隔てて対向し、これらの間に一定電圧が印加され、その間隔ｄの変化により静電容量が変化する容量素子（検出部）の電極を構成している。
具体的には、Ｚ第１検出配線２７５は、Ｚ固定電極２６１のベース部２６３に沿って形成され、Ｚ固定電極２６１の個々の電極部２６４の絶縁層２６８を跨って電極部２６４の先端部へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部２６４における絶縁層２６８よりも先端側に、第１絶縁膜２３３および第２絶縁膜２３４を貫通するコンタクトプラグ２７９を介して電気的に接続されている。また、図３８に示すように、Ｚ第１検出配線２７５は、Ｚ固定電極２６１のベース部２６３を介して支持部２１４上に引き回され、その一部がパッド２１３として露出している。
一方、Ｚ第２検出配線２７７は、Ｚ可動電極２６２の電極部２６６から、静電容量の変化に伴う電圧の変化を検出する。このＺ第２検出配線２７７は、Ｚ可動電極２６２のベース部２６５に沿って形成され、Ｚ可動電極２６２の個々の電極部２６６の基端部２７１寄りの絶縁層２７４を跨って中間部２７２へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部２６６の中間部２７２に、第１絶縁膜２３３および第２絶縁膜２３４を貫通するコンタクトプラグ２８０を介して電気的に接続されている。また、図３８に示すように、Ｚ第２検出配線２７７は、Ｚ可動電極２６２のベース部２６５を介して支持部２１４上に引き回され、その一部がパッド２１３として露出している。
また、Ｚ第１駆動配線２７６およびＺ第２駆動配線２７８は、容量素子を構成する電極の対向方向に直交する方向に向き合うＺ固定電極２６１の対向部２８４（第１コンタクト部）およびＺ可動電極２６２の先端部２７０（第２コンタクト部）にそれぞれ接続されている。すなわち、このＺ軸センサ２０８では、Ｚ固定電極２６１の対向部２８４と、Ｚ可動電極２６２の先端部２７０とが、これらの間に駆動電圧が印加され、当該駆動電圧の電圧変化により発生するクーロン力によりＺ可動電極２６２を振動させる駆動部を構成している。
具体的には、Ｚ第１駆動配線２７６は、Ｚ固定電極２６１の対向部２８４に駆動電圧を供給する。Ｚ第１駆動配線２７６は、第２絶縁膜２３４の表面を利用して絶縁層２６９の両側に跨り、第１絶縁膜２３３および第２絶縁膜２３４を貫通するコンタクトプラグ２８５を介して対向部２８４およびベース部２６３の対向部２８４を除く部分に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるＺ固定電極２６１のベース部２６３を利用して構成されている。また、図３８に示すように、Ｚ第１駆動配線２７６は、支持部２１４上に引き回され、その一部がパッド２１３として露出している。
一方、Ｚ第２駆動配線２７８は、Ｚ可動電極２６２の先端部２７０に駆動電圧を供給する。Ｚ第２駆動配線２７８は、第２絶縁膜２３４の表面を利用して電極部２６６の先端部２７０と基端部２７１との間に跨り、第１絶縁膜２３３および第２絶縁膜２３４を貫通するコンタクトプラグ２８６を介して先端部２７０および基端部２７１に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるＺ可動電極２６２のベース部２６５を利用して構成されている。また、図３８に示すように、Ｚ第２駆動配線２７８は、支持部２１４上に引き回され、その一部がパッド２１３として露出している。
半導体基板２０３において、Ｚ固定電極２６１およびＺ可動電極２６２の上面および側面は、第１絶縁膜２３３および第２絶縁膜２３４とともに、酸化シリコン（ＳｉＯ2）からなる保護薄膜２３５で被覆されている。
また、半導体基板２０３の表面における空洞２１０外の部分では、第２絶縁膜２３４上に、第３絶縁膜２３６、第４絶縁膜２３７、第５絶縁膜２３８および表面保護膜２３９が順に積層されている。当該部分において、Ｚ第１検出配線２７５、Ｚ第１駆動配線２７６、Ｚ第２検出配線２７７およびＺ第２駆動配線２７８と対向する部分には、これらをパッド２１３として露出させる開口２８２が、表面保護膜２３９から第５、第４および第３絶縁膜２３６を貫通して形成されている。
そして、このＺ軸センサ２０８では、Ｚ第１駆動配線２７６およびＺ第２駆動配線２７８を介してＺ固定電極２６１の対向部２８４とＺ可動電極２６２の先端部２７０との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｚ固定電極２６１の対向部２８４−Ｚ可動電極２６２の先端部２７０間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＺ可動電極２６２が振り子であるかのように、同じく櫛歯状のＺ固定電極２６１を振動の中心として、Ｚ固定電極２６１に対してＺ軸方向に沿って上下に振動（振動Ｕｚ）する。この状態において、Ｚ可動電極２６２がＸ軸を中心軸として回転すると、Ｙ軸方向にコリオリ力Ｆｙが生じることになる。このコリオリ力Ｆｙにより、互いに隣接するＺ固定電極２６１の電極部２６４と、Ｚ可動電極２６２の電極部２６６の中間部２７２との対向面積Ｓが変化する。そして、当該電極間距離ｄの変化に起因するＺ可動電極２６２−Ｚ固定電極２６１間の静電容量Ｃの変化を、Ｚ第１検出配線２７５およびＺ第２検出配線２７７を介して検出することによって、Ｘ軸まわりの角速度ωｘが検出される。なお、この実施形態では、Ｘ軸まわりの角速度ωｘは、Ｘ軸センサ２０６を取り囲むＺ軸センサ２０８の検出値と、Ｙ軸センサ２０７を取り囲むＺ軸センサ２０８の検出値との差分をとることにより求められる。
差分は、たとえば、Ｘ軸センサ２０６を取り囲むＺ軸センサ２０８の固定電極および可動電極と、Ｙ軸センサ２０７を取り囲むＺ軸センサ２０８の固定電極および可動電極との位置関係を反対にすることによって得ることができる。つまり、一方のＺ軸センサ２０８において、前述のように、支持部２１４の環状部２１７を取り囲むようにＺ可動電極２６２を配置し、このＺ可動電極２６２をさらに取り囲むように、Ｚ固定電極２６１を配置する。これに対し、他方のＺ軸センサ２０８においては、支持部２１４の環状部２１７を取り囲むようにＺ固定電極２６１を配置し、このＺ固定電極２６１をさらに取り囲むように、Ｚ可動電極２６２を配置する。これにより、１対のＺ軸センサ２０８間において、Ｚ可動電極２６２の揺れ方が異なるので、差分が生じることとなる。
また、一方および他方のＺ軸センサ２０８の固定電極および可動電極の位置関係が同じ場合でも、可動電極の反り方向を反対にすることによって、差分を得ることができる。つまり、一方および他方のＺ軸センサ２０８において、前述のように、支持部２１４の環状部２１７を取り囲むようにＺ可動電極２６２を配置し、このＺ可動電極２６２をさらに取り囲むように、Ｚ固定電極２６１を配置した上で、他方のＺ可動電極２６２の反り方向を、空洞２１０から離れる方向ではなく、当該Ｚ可動電極２６２がＺ固定電極２６１の裏面からはみ出すように、半導体基板２０３の裏面へ向かう方向とする。これにより、１対のＺ軸センサ２０８間において、Ｚ可動電極２６２が振動するときに容量差が生じるので、差分が生じることとなる。
＜集積回路の構成＞
次に、図４４を参照して、集積回路の構成を説明する。図４４は、図３７に示す集積回路の模式断面図である。なお、図４４は、前述の他の断面図（図４０、図４２および図４３）とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
上述したように、Ｘ軸センサ２０６、Ｙ軸センサ２０７およびＺ軸センサ２０８が形成されたこの半導体基板２０３上には、これらを取り囲むように集積回路２０５が形成されている。
集積回路２０５は、ＣＭＯＳデバイスにより構成されており、半導体基板２０３上に形成されたＮチャネルＭＯＳＦＥＴ２９１およびＰチャネルＭＯＳＦＥＴ２９２を含んでいる。
ＮチャネルＭＯＳＦＥＴ２９１が形成されるＮＭＯＳ領域２９３と、ＰチャネルＭＯＳＦＥＴ２９２が形成されるＰＭＯＳ領域２９４とは、素子分離部２９５により、それぞれ周囲から絶縁分離されている。
素子分離部２９５は、半導体基板２０３にその表面から比較的浅く掘り下がったトレンチ（シャロートレンチ２９６）を形成し、そのシャロートレンチ２９６の内面に熱酸化法により熱酸化膜２９７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により絶縁体２９８（たとえば、酸化シリコン（ＳｉＯ2））をシャロートレンチ２９６内に堆積させることにより形成されている。
ＮＭＯＳ領域２９３には、Ｐ型ウェル２９９が形成されている。Ｐ型ウェル２９９の深さは、シャロートレンチ２９６の深さよりも大きい。Ｐ型ウェル２９９の表層部には、チャネル領域３００を挟んで、Ｎ型のソース領域３０１およびドレイン領域３０２が形成されている。ソース領域３０１およびドレイン領域３０２のチャネル領域３００側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２９１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
チャネル領域３００上には、ゲート絶縁膜３０３が設けられている。このゲート絶縁膜３０３は、前述の第１絶縁膜２３３と同一層（すなわち、半導体基板２０３の表面に接している。）に形成されている。
ゲート絶縁膜３０３上には、ゲート電極３０４が設けられている。ゲート電極３０４は、Ｎ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる。
ゲート絶縁膜３０３およびゲート電極３０４の周囲には、サイドウォール３０５が形成されている。サイドウォール３０５は、窒化シリコン（ＳｉＮ）からなる。
ソース領域３０１、ドレイン領域３０２およびゲート電極３０４の表面には、それぞれシリサイド３０６〜３０８が形成されている。
ＰＭＯＳ領域２９４には、Ｎ型ウェル３０９が形成されている。Ｎ型ウェル３０９の深さは、シャロートレンチ２９６の深さよりも大きい。Ｎ型ウェル３０９の表層部には、チャネル領域３１０を挟んで、Ｐ型のソース領域３１１およびドレイン領域３１２が形成されている。ソース領域３１１およびドレイン領域３１２のチャネル領域３１０側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２９２では、ＬＤＤ構造が適用されている。
チャネル領域３１０上には、ゲート絶縁膜３１３が形成されている。ゲート絶縁膜３１３は、酸化シリコンからなる。
ゲート絶縁膜３１３上には、ゲート電極３１４が形成されている。ゲート電極３１４は、Ｐ型多結晶シリコンからなる。
ゲート絶縁膜３１３およびゲート電極３１４の周囲には、サイドウォール３１５が形成されている。サイドウォール３１５は、ＳｉＮからなる。
ソース領域３１１、ドレイン領域３１２およびゲート電極３１４の表面には、それぞれシリサイド３１６〜３１８が形成されている。
そして、半導体基板２０３上には、第２〜第５絶縁膜２３４，２３６〜２３８および表面保護膜２３９が順に積層されている。これらの絶縁膜は、図４０、図４２および図４３に示した第２〜第５絶縁膜２３４，２３６〜２３８および表面保護膜２３９と同じものである。
最下層の第２絶縁膜２３４上には、ドレイン配線３１９，３２０およびソース配線３２１，３２２が形成されている。これらの配線は、アルミニウム（Ａｌ）からなり、前述したＸ軸センサ２０６、Ｙ軸センサ２０７およびＺ軸センサ２０８の配線（Ｘ第１駆動／検出配線２２９、Ｚ第１検出配線２７５など）と同一層に形成されている。
ソース配線３２１，３２２は、それぞれソース領域３０１およびソース領域３１１の上方に形成されている。ソース配線３２１とソース領域３０１との間、およびソース配線３２２とソース領域３１１との間において、第２絶縁膜２３４には、それらを電気的に接続するためのコンタクトプラグ３２３，３２４が貫通して設けられている。
ドレイン配線３１９，３２０は、それぞれドレイン領域３０２およびドレイン領域３１２の上方に形成されている。ドレイン配線３１９とドレイン領域３０２との間、およびドレイン配線３２０とドレイン領域３１２との間において、第２絶縁膜２３４には、それらを電気的に接続するためのコンタクトプラグ３２５，３２６が貫通して設けられている。
また、第３〜第５絶縁膜２３６〜２３８上にも、同様に配線３２７がそれぞれ形成されており、各層の絶縁膜の配線３２７は、コンタクトプラグ３２８を介して互いに電気的に接続されている。なお、最上層の第５絶縁膜２３８では、ドレイン配線３２９がドレイン領域３０２およびドレイン領域３１２に跨って形成されており、当該ドレイン配線３２９が、ＮチャネルＭＯＳＦＥＴ２９１のドレイン配線３１９とＰチャネルＭＯＳＦＥＴ２９２のドレイン配線３２０の両方に接続されている。また、コンタクトプラグ３２３〜３２６，３２８は、タングステン（Ｗ）からなる。
また、表面保護膜２３９には、最上層の第５絶縁膜２３８上に形成されたドレイン配線３２９の一部をパッドとして露出させる開口３３０が形成されている。パッドとして露出したドレイン配線３２９は、樹脂パッケージ２０２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド２０９と電気的に接続される。
そして、上記した半導体装置２０１も、図９Ａ〜図３６Ａ、図９Ｂ〜図３６Ｂおよび図９Ｃ〜図３６Ｃを参照して説明した半導体装置１の製造工程と同様の方法により、集積回路２０５とジャイロセンサ２０４とを平行して製造することができる。
＜半導体装置２０１の作用効果＞
この実施形態に係る半導体装置２０１では、Ｚ固定電極２６１およびＺ可動電極２６２が、半導体基板２０３の表面部において、空洞２１０を有する半導体基板２０３の上壁２１１を利用して形成されている。したがって、Ｚ固定電極２６１およびＺ可動電極２６２を形成するために、半導体基板２０３上に、エピタキシャル層などの層を幾つも積み上げる必要がない。その結果、センサ全体の厚さが半導体基板２０３の厚さ程度で済むので、センサの小型化を実現することができる。
その上、Ｚ固定電極２６１およびＺ可動電極２６２の形成にあたって、エピタキシャル成長、ＣＭＰ、犠牲層エッチングなどの処理を繰り返して行う必要がなく、半導体基板２０３に、異方性のディープＲＩＥにより複数のトレンチを形成し（図３２Ａおよび図３２Ｂのトレンチ６０参照）、その後、等方性のディープＲＩＥにより複数のトレンチを６０全て一体化させて空洞２１０を形成すればよい（図３６Ａおよび図３６Ｂ参照）。半導体基板２０３をエッチングすることにより、所定の形状のＺ固定電極２６１およびＺ可動電極２６２を成形しつつ、これらの電極の下方（半導体基板２０３の裏面側）に、Ｚ可動電極２６２の可動領域を確保するための空洞２１０を形成することができる。よって、センサの製造工程を簡単にすることができる。
また、半導体装置２０１では、Ｚ固定電極２６１の対向部２８４およびＺ可動電極２６２の先端部２７０が、Ｚ固定電極２６１の電極部２６４およびＺ可動電極２６２の配列方向に直交する方向、すなわち、検出用の容量素子の両電極の表面に沿う方向に対向している。さらに、Ｚ固定電極２６１の対向部２８４は、絶縁層２６８によりＺ固定電極２６１のベース部２６３の他の部分から絶縁されており、Ｚ可動電極２６２の先端部２７０は、絶縁層２７３により、Ｚ可動電極２６２の電極部２６６の他の部分から絶縁されている。そのため、Ｚ固定電極２６１の対向部２８４およびＺ可動電極２６２の先端部２７０に駆動電圧を与えても、当該駆動電圧の印加により容量素子の両電極（Ｚ固定電極２６１の電極部２６４およびＺ可動電極２６２の中間部２７２）が引き合ったり反発したりすることを防止することができる。これにより、コリオリ力Ｆｙが働いてＺ可動電極２６２が振れる場合を除いて、両電極の距離ｄを一定に保持することができる。その結果、微小な静電容量Ｃの変化までも検出することができるので、検出精度を向上させることができる。
一方、Ｚ可動電極２６２に働くコリオリ力Ｆｙは、コリオリ力Ｆｙが働いたときのＺ可動電極２６２の位置によってそのベクトルが異なる。そのため、角速度ωｘの検出精度をより高めるのであれば、振動中のＺ可動電極２６２のＺ軸方向における位置を把握し、コリオリ力Ｆｙのベクトルを正確に検出することが好ましい。
上記のように、櫛歯状のＺ可動電極２６２は、振り子であるかのように、同じく櫛歯状のＺ固定電極２６１を振動の中心として上下に振動（駆動）する。振動中、検出用容量素子を形成するＺ固定電極２６１の電極部２６４およびＺ可動電極２６２の中間部２７２との対向面積Ｓは、Ｚ可動電極２６２が振動の中心を通過するときに最大となり、Ｚ可動電極２６２が振動端に達したときに最小となるように、振動の周期と同周期で変化する。したがって、Ｚ可動電極２６２の駆動開始からコリオリ力Ｆｙが働くまでの間、対向面積Ｓの変化に起因する、Ｚ固定電極２６１の電極部２６４−Ｚ可動電極２６２の中間部２７２間の静電容量Ｃの変化をセンシングする。こうすれば、コリオリ力ＦｙがＺ可動電極２６２に働いたときに静電容量Ｃの変化履歴を検出することにより、Ｚ可動電極２６２のＺ軸方向における位置を把握することができる。
しかしながら、対向面積Ｓは、中間部２７２のＺ軸方向における位置が振動の中心（Ｚ固定電極２６１）から同距離であれば、Ｚ可動電極２６２が振動の中心に対して空洞２１０から離れる側および近づく側のどちら側に変位しているかに関わらず、同じとなる。そのため、Ｚ可動電極２６２の中間部２７２が、Ｚ固定電極２６１の電極部２６４に対して空洞２１０から離れる側および空洞２１０へ近づく側のどちらに変位しているか見分けることが困難である。
そこで、この半導体装置２０１では、Ｚ可動電極２６２の電極部２６６が、Ｚ固定電極２６１の電極部２６４の表面からはみ出すように半導体基板２０３の空洞２１０から離れる方向へ断面視円弧状に反らせている。この構造であれば、Ｚ可動電極２６２の駆動開始時、たとえば、Ｚ可動電極２６２の電極部２６６が空洞２１０からさらに離れる方向へ変位すると、その変位に伴い、対向面積Ｓ（図４３参照）が小さくなって、静電容量Ｃが減っていく。一方、Ｚ可動電極２６２の電極部２６６が空洞２１０へ近づく方向へ変位すると、その変位に伴い、対向面積Ｓ（図４３参照）が大きくなって、静電容量Ｃが増えていく。
したがって、当該静電容量Ｃの変化傾向を検出することにより、静電容量Ｃが減少傾向であればＺ可動電極２６２の電極部２６６が空洞２１０から離れる方向へ変位しており、静電容量Ｃが増加傾向であればＺ可動電極２６２の電極部２６６が空洞２１０へ近づく方向へ変位しているということを容易に把握することができる。その結果、Ｚ可動電極２６２の駆動開始時に、Ｚ可動電極２６２の電極部２６６が、空洞２１０から離れる方向および空洞２１０へ近づく方向のどちら側に変位したかを確実に把握することができる。そのため、駆動後の静電容量Ｃの変化をセンシングすることにより、振動中のＺ可動電極２６２のＺ軸方向における位置を正確に把握することができる。よって、コリオリ力Ｆｙのベクトルを正確に検出できるので、検出精度を一層向上させることができる。
また、Ｚ固定電極２６１の対向部２８４や、Ｚ可動電極２６２の基端部２７１、中間部２７２および先端部２７２を絶縁分離するための絶縁層２６８，２６９，２７３，２７４が半導体基板２０３に埋め込まれているので、半導体基板２０３の表面を、Ｘ第１駆動／検出配線２２９、Ｚ第１検出配線２７５などのアルミニウム配線を引き回すためのスペースとして効率的に利用することができる。
さらに、半導体基板２０３が導電性シリコン基板であるので、所定の形状に成形されたＸ固定電極２２１，Ｙ固定電極２４１およびＺ固定電極２６１、ならびにＸ可動電極２２２，Ｙ可動電極２４２およびＺ可動電極２６２に対して導電性を付与するための特別な処理を施さなくても、成形後の構造をそのまま電極として利用することができる。また、電極として利用される部分を除く部分を、配線（Ｘ第１駆動／検出配線２２９、Ｚ第１検出配線２７５など）として利用することができる。
また、半導体装置２０１では、センサ領域２８７および集積回路領域２８８が同一の半導体基板２０３に設けられており、これらの領域２８７、８８に、それぞれ、静電容量型のジャイロセンサ２０４および集積回路２０５（ＣＭＯＳトランジスタ）が形成されている。つまり、ジャイロセンサ２０４および集積回路２０５が同一の半導体基板２０３に搭載されている。そのため、ジャイロセンサ２０４と集積回路２０５との１チップ化を達成することができる。これにより、半導体装置２０１のパッケージサイズを小型化でき、パッケージコストを低減することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、加速度センサ４の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）は、第３絶縁膜３６や第４絶縁膜３７上に形成されていてもよい。この場合、これらの配線を、集積回路５の多層配線の一部（配線１２７）と同一層に形成することができる。
また、加速度センサ４の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）は、図４５および図４６に示すように、第１絶縁膜３３上に形成されていてもよい。この場合、これらの配線２９，７５は、図１９Ｃに示す工程において、多結晶シリコン層５６をエッチングする際、多結晶シリコン層５６の一部を配線２９，７５として残せばよい。これにより、加速度センサ４の配線（Ｘ第１センサ配線２９、Ｚ第１センサ配線７５など）と、集積回路５のゲート電極１０４，１１４とを、同一材料でかつ同一工程で形成することができる。
また、Ｚ軸センサ８では、図４７に示すように、Ｚ第１センサ配線７５がＺ固定電極６１と同一幅で形成され、Ｚ第２センサ配線７７がＺ可動電極６２と同一幅で形成されていてもよい。このような構造は、図２７Ａ〜図２７Ｃに示す工程において、堆積したアルミニウム堆積層を、Ｚ固定電極６１およびＺ可動電極６２を形成すべき領域に残るようにパターニングすればよい。これにより、残ったアルミニウム堆積層を、Ｚ固定電極６１およびＺ可動電極６２を成形する際のマスクとして利用することができる。よって、製造工程をより簡略にすることができる。
また、集積回路５を構成するトランジスタのゲート絶縁膜１０３，１１３は、酸化シリコンに限られず、たとえば、窒化シリコンであってもよい。
本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
本出願は、２０１０年７月１日に日本国特許庁に提出された特願２０１０−１５１１４７号および２０１０年７月７日に日本国特許庁に提出された特願２０１０−１５５１８５号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１・・・半導体装置、３・・・半導体基板、４・・・加速度センサ、５・・・集積回路、６・・・Ｘ軸センサ、７・・・Ｙ軸センサ、８・・・Ｚ軸センサ、１０・・・空洞、１１・・・上壁、１２・・・底壁、１９・・・トレンチ、２１・・・Ｘ固定電極、２２・・・Ｘ可動電極、２８・・・絶縁層、２９・・・Ｘ第１センサ配線、３０・・・Ｘ第２センサ配線、３３・・・第１絶縁膜、３４・・・第２絶縁膜、３５・・・保護薄膜、３６・・・第３絶縁膜、３７・・・第４絶縁膜、３８・・・第５絶縁膜、４１・・・Ｙ固定電極、４２・・・Ｙ可動電極、４９・・・Ｙ第１センサ配線、５０・・・Ｙ第２センサ配線、６０・・・トレンチ、６１・・・Ｚ固定電極、６２・・・Ｚ可動電極、６８・・・絶縁層、７０・・・センサ領域、７１・・・集積回路領域、７４・・・絶縁層、７５・・・Ｚ第１センサ配線、７７・・・Ｚ第２センサ配線、８３・・・露出空間、９９・・・Ｐ型ウェル、１０１・・・Ｎ型ソース領域、１０２・・・Ｎ型ドレイン領域、１０３・・・ゲート絶縁膜、１０４・・・ゲート電極、１０９・・・Ｎ型ウェル、１１１・・・Ｐ型ソース領域、１１２・・・Ｐ型ドレイン領域、１１９・・・ドレイン配線、１２０・・・ドレイン配線、１２１・・・ソース配線、１２２・・・ソース配線、１２７・・・配線、１２９・・・ドレイン配線、２０１・・・ジャイロセンサ、２０３・・・半導体基板、２１０・・・空洞、２１１・・・上壁、２１２・・・底壁、２６１・・・Ｚ固定電極、２６２・・・Ｚ可動電極、２６３・・・（Ｚ固定電極の）ベース部、２６４・・・（Ｚ固定電極の）電極部、２６５・・・（Ｚ可動電極の）ベース部、２６６・・・（Ｚ可動電極の）電極部、２６９・・・絶縁層、２７０・・・（Ｚ可動電極の）先端部、２７３・・・絶縁層、２８４・・・（Ｚ固定電極の）対向部

Claims (15)

  1. センサ領域および集積回路領域を有し、前記センサ領域の表層部直下に空洞が形成された半導体基板と、
    前記センサ領域に形成された静電容量型ジャイロセンサと、
    前記集積回路領域に形成されたＣＭＩＳトランジスタとを含み、
    前記静電容量型ジャイロセンサは、
    前記センサ領域における前記半導体基板の表層部に形成され、第１ベース部と、この第１ベース部から前記半導体基板の表面に沿って延び、互いに間隔を空けて櫛歯状に配列された複数の第１電極部とを含む固定電極と、
    前記センサ領域における前記半導体基板の表層部に形成され、第２ベース部と、この第２ベース部から複数の前記第１電極部の各間に向かって延び、前記第１電極部に対して間隔を空けて噛み合う櫛歯状に配列された複数の第２電極部とを含み、前記固定電極に対して上下動可能な可動電極と、
    前記第１ベース部における前記第２電極部に対向する対向部に形成され、前記第１ベース部の他の部分から絶縁された第１コンタクト部と、
    前記第２電極部の先端部に形成され、前記第２電極部の他の部分から絶縁された第２コンタクト部とを含む、半導体装置。
  2. 前記ＣＭＩＳトランジスタが、前記集積回路領域における前記半導体基板の表層部に形成され、Ｐ型ソース領域およびＰ型ドレイン領域を有するＮ型ウェル領域と、前記集積回路領域における前記半導体基板の表層部に形成され、Ｎ型ソース領域およびＮ型ドレイン領域を有するＰ型ウェル領域と、Ｎ型ウェル領域およびＰ型ウェル領域のそれぞれに対して、前記半導体基板の表面に形成されたゲート絶縁膜を介して対向するゲート電極とを含む、請求項１に記載の半導体装置。
  3. 前記静電容量型ジャイロセンサは、前記半導体基板の表面に沿って直交する２方向をＸ軸方向およびＹ軸方向とし、当該Ｘ軸およびＹ軸に直交する前記半導体基板の厚さ方向に沿う方向をＺ軸方向としたときに、前記Ｙ軸まわりに作用する角速度を検出するＸ軸センサと、前記Ｚ軸まわりに作用する角速度を検出するＹ軸センサと、前記Ｘ軸まわりに作用する角速度を検出するＺ軸センサとを含み、
    前記Ｚ軸センサは、前記固定電極、前記可動電極、前記第１コンタクト部および前記第２コンタクト部を含み、
    前記Ｘ軸センサは、前記半導体基板に対して固定されたＸ固定電極、および前記半導体基板に対して前記Ｘ軸方向に沿って、前記Ｘ固定電極に対して進退するように構成されたＸ可動電極を含み、
    前記Ｙ軸センサは、前記半導体基板に対して固定されたＹ固定電極、および前記半導体基板に対して前記Ｙ軸方向に沿って、前記Ｙ固定電極に対して進退するように構成されたＹ可動電極を含む、請求項１または２に記載の半導体装置。
  4. 前記センサ領域が、前記半導体基板の中央部に配置されており、このセンサ領域を取り囲む周辺部に、前記集積回路領域が配置されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板の表面に積層された層間絶縁膜をさらに含み、
    前記ＣＭＩＳトランジスタは、前記層間絶縁膜上に積層された複数層のトランジスタ配線を有する多層配線構造を有しており、
    前記静電容量型ジャイロセンサは、前記多層配線構造のいずれかの層に形成された前記トランジスタ配線と同一層に形成され、当該トランジスタ配線と同一材料からなるセンサ配線をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記静電容量型ジャイロセンサは、前記ゲート絶縁膜と同一層に形成された絶縁膜と、当該絶縁膜上に形成され、前記ゲート電極と同一材料からなるセンサ配線とをさらに含む、請求項２に記載の半導体装置。
  7. 前記半導体基板が、導電性シリコン基板である、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 内部に空洞を有し、前記空洞に対して一方側の表面部および他方側の裏面部を有する半導体基板と、
    前記半導体基板の前記表面部に形成され、第１ベース部と、この第１ベース部から前記半導体基板の表面に沿って延び、互いに間隔を空けて櫛歯状に配列された複数の第１電極部とを含む固定電極と、
    前記半導体基板の前記表面部に形成され、第２ベース部と、この第２ベース部から複数の前記第１電極部の各間に向かって延び、前記第１電極部に対して間隔を空けて噛み合う櫛歯状に配列された複数の第２電極部とを含み、前記固定電極に対して上下動可能な可動電極と、
    前記第１ベース部における前記第２電極部に対向する対向部に形成され、前記第１ベース部の他の部分から絶縁された第１コンタクト部と、
    前記第２電極部の先端部に形成され、前記第２電極部の他の部分から絶縁された第２コンタクト部とを含む、静電容量型ジャイロセンサ。
  9. 前記第２電極部が、前記固定電極の表面からはみ出すように前記空洞から離れる方向へ反っているか、または、前記固定電極の裏面からはみ出すように前記半導体基板の裏面へ向かう方向へ反っている、請求項８に記載の静電容量型ジャイロセンサ。
  10. 前記第１ベース部の前記対向部の周囲を取り囲むように前記第１ベース部に埋め込まれ、当該対向部を前記第１ベース部の他の部分から分離する第１分離絶縁層をさらに含む、請求項８または９に記載の静電容量型ジャイロセンサ。
  11. 前記第２電極部の前記先端部よりも基端部側に埋め込まれ、当該先端部を前記第２電極部の前記他の部分から分離する第２分離絶縁層をさらに含む、請求項８〜１０のいずれか一項に記載の静電容量型ジャイロセンサ。
  12. 前記半導体基板が、導電性シリコン基板である、請求項８〜１１のいずれか一項に記載の静電容量型ジャイロセンサ。
  13. 半導体基板のセンサ領域に静電容量型加速度センサを形成し、前記半導体基板の集積回路領域にＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタを形成する、半導体装置の製造方法であって、
    前記半導体基板の表面に対してＮ型不純物およびＰ型不純物を選択的に注入することにより、Ｐ型ソース領域およびＰ型ドレイン領域を有するＮ型ウェル領域と、Ｎ型ソース領域およびＮ型ドレイン領域を有するＰ型ウェル領域とを、当該半導体基板の前記集積回路領域の表層部に形成する工程と、
    前記半導体基板の前記センサ領域の表層部を選択的にエッチングして前記半導体基板の厚さ方向の途中部まで掘り下げた凹部を形成することにより、当該凹部を隔てて噛み合う櫛歯状の固定電極および可動電極を同時に形成する工程と、
    前記凹部の内面に保護膜を形成する工程と、
    前記凹部の底面上から前記保護膜を選択的に除去する工程と、
    前記保護膜の除去後、異方性エッチングにより前記凹部を掘り下げた後、等方性エッチングにより前記固定電極および可動電極の下方部を除去して空洞を形成する工程と、
    前記半導体基板上に絶縁膜を積層する工程と、
    前記絶縁膜上に金属材料を選択的に堆積させることにより、前記ＣＭＩＳトランジスタ用のトランジスタ配線と、前記静電容量型加速度センサ用のセンサ配線とを同一層に形成する工程とを含み、
    前記金属材料を選択的に堆積させる工程は、前記固定電極および前記可動電極を形成すべき領域に当該金属材料を堆積させる工程を含み、
    前記凹部を形成する工程は、堆積された前記金属材料を含む層をマスクとするエッチングにより前記凹部を形成し、同時に前記固定電極および可動電極を形成する工程を含む、半導体装置の製造方法。
  14. 前記凹部の形成に先立って、前記半導体基板を選択的にエッチングすることにより、前記半導体基板の前記センサ領域の表層部にトレンチを形成する工程と、
    前記トレンチに絶縁材料を埋設することにより、前記トレンチ内に絶縁層を形成する工程とをさらに含み、
    前記凹部を形成する工程は、前記固定電極および前記可動電極の一部が、前記絶縁層により前記固定電極および前記可動電極の他の部分から絶縁されるように、前記半導体基板をエッチングする工程を含む、請求項１３に記載の半導体装置の製造方法。
  15. 前記トレンチを形成する工程および前記絶縁層を形成する工程は、前記Ｎ型ウェル領域および前記Ｐ型ウェル領域を形成する工程よりも前に行なわれる、請求項１４に記載の半導体装置の製造方法。
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