CN116534792A - 半导体基底的制作方法及微机电装置 - Google Patents

半导体基底的制作方法及微机电装置 Download PDF

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Abstract

一种半导体基底的制作方法，包括以下步骤。提供一第一晶圆，并且蚀刻该第一晶圆的一第一表面以形成多个空腔。在该第一表面上形成一第二晶圆，其中形成该第二晶圆包括以下步骤：提供一核心基底；在该核心基底上形成一第一绝缘层；以及在该第一绝缘层和该核心基底上沉积一多晶硅层。此外，该多晶硅层与该第一晶圆键合以覆盖该些空腔，其中该多晶硅层设置于该第一绝缘层和该第一晶圆之间。此外，还提供了使用该半导体基底的微机电装置。

Description

半导体基底的制作方法及微机电装置
【技术领域】
本公开大致关于一种半导体基底，特别是关于一种半导体基底的制作方法，该半导体基底包括设置在具有空腔的晶圆上的多晶硅层，以及关于使用半导体基底的微机电装置。
【背景技术】
近年来，微机电(micro-electro-mechanical systems,MEMS)装置为一种赋能技术并已从多个产业日益获得关注。一微机电装置可包括可移动部件和至少一其他组件，例如压力传感器、致动器或共振器，其使用一微机械制程以选择性蚀刻晶圆的一些部分。因此，该晶圆可包含附加的结构层，并且可由例如为硅的半导体材料所组成。
硅覆绝缘(silicon-on-insulator,SOI)晶圆可被用作微机电装置的基底。一硅覆绝缘晶圆包括一硅层、一承载晶圆以及一埋藏式氧化层。该埋藏式氧化层被该硅层与该承载晶圆包夹，用于物理分离以及电性隔绝该硅层与该承载晶圆。对于使用硅覆绝缘晶圆作为基底的微机电装置，该硅覆绝缘晶圆的该硅层可被加工以构成该微机电装置的可移动部件，例如悬臂结构或悬浮薄膜。或者，微机电装置可使用键合晶圆(bonded wafer)以代替硅覆绝缘晶圆作为基底。该键合晶圆可以是包括组件晶圆和承载晶圆的堆栈结构，并且可以藉由在该组件晶圆上施行研磨制程来减薄该组件晶圆，直到该减薄的组件晶圆达到所需厚度。该减薄的组件晶圆，可被进一步加工以构成该微机电装置的可移动部件，例如是悬臂结构或悬挂薄膜。
然而，由于难以精确控制SOI晶圆的硅层的厚度或精确控制减薄的组件晶圆的厚度，其负面影响了横跨整体晶圆的各个微机电装置的电性表现。此外，SOI晶圆的成本高，且SOI晶圆的制作过程相当耗时。因此，需要一种用于微机电装置的半导体基底用以克服上述问题。
【发明内容】
有鉴于此，本公开的半导体基底，其提供了具有精确厚度与电阻率控制的多晶硅组件层。此外，还提供了制作半导体基底的方法，与SOI晶圆相比，该方法较不耗时并且具有更大的制作弹性。此外，本公开提供了使用该半导体基底的微机电装置，由于多晶硅组件层的精确厚度与电阻率控制，使其具有更好的组件性能。
根据本公开一实施例，提供了一种制作半导体基底的方法，包括以下步骤。提供一第一晶圆，并且蚀刻该第一晶圆的一第一表面以形成多个空腔。在该第一表面上形成一第二晶圆，其中形成该第二晶圆包括以下步骤：提供一核心基底；在该核心基底上形成一第一绝缘层；以及在该第一绝缘层和该核心基底上沉积一多晶硅层。此外，键合该多晶硅层与该第一晶圆以覆盖该些空腔，其中该多晶硅层设置于该第一绝缘层与该第一晶圆之间。
根据本公开一实施例，提供了一种微机电(MEMS)装置，包括一支撑基底、一黏合层、一多晶硅组件层和一微机电结构。该支撑基底在一上部表面上具有一空腔，其中该空腔不贯穿该支撑基底。该黏合层共形地设置于该支撑基底的上部表面以及该空腔的侧壁和底表面上。该多晶硅组件层设置于该支撑基底的该上部表面上以覆盖该空腔。该微机电结构设置于该多晶硅组件层上。
【附图说明】
为了使下文更容易被理解，在阅读本公开时可同时参考图式及其详细文字说明。透过本文中的具体实施例并参考相对应的图式，俾以详细解说本公开的具体实施例，并用以阐述本公开的具体实施例的作用原理。
图1是本公开一实施例的制作半导体基底和处理用于MEMS装置的半导体基底的方法的数个阶段的剖面示意图。
图2是本公开另一实施例的制作半导体基底和处理用于MEMS装置的半导体基底的方法的数个阶段的剖面示意图。
图3是本公开另一实施例的制作半导体基底和处理用于MEMS装置的半导体基底的方法的数个阶段的剖面示意图。
图4是本公开另一实施例的制作半导体基底和处理用于MEMS装置的半导体基底的方法的数个阶段的剖面示意图。
图5是本公开另一实施例的制作半导体基底和处理用于MEMS装置的半导体基底的方法的数个阶段的剖面示意图。
图6是本公开一实施例的MEMS装置的剖面示意图。
图7是本公开另一实施例的MEMS装置的剖面示意图。
图8是本公开另一实施例的MEMS装置的剖面示意图。
【具体实施方式】
本公开提供了数个不同的实施例，可用于实现本公开的不同特征。为简化说明起见，本公开也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，本公开中针对「第一部件形成在第二部件上或上方」的叙述，其可以是指「第一部件与第二部件直接接触」，也可以是指「第一部件与第二部件之间另存在有其他部件」，致使第一部件与第二部件并不直接接触。此外，本公开中的各种实施例可能使用重复的组件符号和/或文字注记。使用这些重复的组件符号与文字注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本公开中所提及的空间相关的叙述词汇，例如：「在...之下」、「在...之上」、「低」、「高」、「下方」、「上方」、「之下」、「之上」、「底」、「顶」和类似词汇时，为便于叙述，其用法均在于描述图式中一个部件或特征与另一个(或多个)部件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在制作过程中、使用中以及操作时的可能摆向。举例而言，当半导体装置被旋转180度时，原先设置于其他部件「上方」的某部件便会变成设置于其他部件「下方」。因此，随着半导体装置的摆向的改变(旋转90度或其它角度)，用以描述其摆向的空间相关叙述亦应透过对应的方式予以解释。
虽然本公开使用第一、第二、第三等等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本公开的具体实施例的范畴下，下列所讨论的第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块之词称之。
本公开中所提及的「约」或「实质上」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。
本公开是关于半导体基底及其制造方法，以及使用半导体基底的微机电(MEMS)装置。半导体组件包括具有多个空腔的第一晶圆以及与第一晶圆键合以覆盖空腔的第二晶圆。第二晶圆包括包覆(wrap)核心基底的多晶硅层以及设置于核心基底与多晶硅层之间的第一绝缘层。第二晶圆的多晶硅层具有精准的厚度与电阻率控制。因此，使用本公开的半导体基底的微机电装置相较使用SOI晶圆的微机电装置具有更好的组件性能。此外，根据本公开的实施例所制作的半导体基底相较于使用SOI晶圆所制作的半导体基底耗时更少、成本更低、制作参数控制较佳以及更具制作弹性。
根据本公开的一些实施例，提供了制作半导体基底的方法。图1是本公开一实施例的制作半导体基底100和处理用于MEMS装置的半导体基底100以形成基底201的方法的数个阶段的剖面示意图。参考图1，首先，在步骤S101的阶段，提供第一晶圆101，例如是硅晶圆或其他合适的半导体材料。第一晶圆101包括单晶半导体材料，例如硅、蓝宝石或其他合适的半导体材料，举例而言，元素半导体(例如锗)、化合物半导体(例如氮化镓、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(例如硅锗、砷化镓、铝镓砷、氮化铝、砷化铝镓、砷化镓铟、磷化镓铟、砷磷化镓铟)、或前述的组合。接着，在步骤S102的阶段，蚀刻第一晶圆101以在其上部表面上形成多个空腔103。空腔103的底表面高于第一晶圆101的底表面，此表示空腔不贯穿支撑基底。在一实施例中，空腔103可以具有直角，此表示空腔103的侧壁和底表面之间的角度约为90°。在一些实施例中，每个空腔103具有横截面形状，例如矩形、梯形、倒梯形或其他合适的形状。使用半导体基底100的组件可基于实际需求来调整空腔103的深度。此外，图1所示的空腔103的数量仅用于说明目的，根据实际需求，第一晶圆101的空腔103的实际数量可以超过100个。空腔103可以藉由使用设置于第一晶圆101上的一图案化屏蔽作为一蚀刻屏蔽并执行一蚀刻制程以去除由图案化屏蔽的开口暴露的第一晶圆101的部分来形成。蚀刻制程可以是干蚀刻或湿蚀刻制程。基于微机电装置的需求，空腔103的形状和尺寸可藉由蚀刻制程和图案化屏蔽的参数来调整。例如，每个空腔103可以是直径或对角线长度为约50μm至2mm的圆形或多边形，但不限于此。
接下来，在步骤S103的阶段，提供第二晶圆102的核心基底105。核心基底105可以是半导体基底，例如硅晶圆、含硅基底或其他合适的半导体基底。在一些实施例中，核心基底105的材料可以与第一晶圆101相同，但不限于此。随后，在核心基底105的一表面上形成第一绝缘层107。第一绝缘层107可以是藉由热氧化或沉积制程形成的氧化硅层。此后，多晶硅层108沉积在第一绝缘层107和核心基底105上。多晶硅层108可以藉由化学气相沉积(chemical vapor deposition,CVD)制程形成，例如常压化学气相沉积制程(atmosphericpressure chemical vapor deposition,APCVD)、低压化学气相沉积(low-pressurechemical vapor deposition,LPCVD)制程或其他合适的制程。在一些实施例中，已沉积的多晶硅层108的厚度可以藉由调整制程参数和条件以良好地控制，并且其厚度可以从大约2μm至大约15μm或更厚。根据不同的需求，第一绝缘层107和多晶硅层108可以在不同的制程中或者在相同的制程中依序形成。举例而言，第一绝缘层107可以在形成多晶硅层108的初始阶段而被形成于核心基底105上。
随后，在步骤S104的阶段，藉由抛光制程处理沉积的多晶硅层108，以获得镜面抛光多晶硅层109，抛光制程例如是湿式抛光制程、化学机械研磨(CMP)制程等，但不限于此。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。在步骤S104的阶段，在一些实施例中，第二晶圆102包括核心基底105、第一绝缘层107和镜面抛光多晶硅层109。第一绝缘层107和镜面抛光多晶硅层109形成在核心基底105的同一表面上。抛光制程可以调整镜面抛光多晶硅层109的表面粗糙度，并为微机电装置的组件层提供更好的薄膜质量。即使藉由抛光工艺处理沉积的多晶硅层108，镜面抛光多晶硅层109的平均厚度会相同于或略小于沉积的多晶硅层108的平均厚度(例如，厚度差小于5％)。
接下来，在步骤S105的阶段，第二晶圆102与第一晶圆101键合以覆盖空腔103，从而获得半导体基底100，其中镜面抛光多晶硅层109设置在第一绝缘层107和第一晶圆101之间。随后，在步骤S106的阶段，处理半导体基底100以完全去除核心基底105和第一绝缘层107。在一些实施例中，核心基底105和第一绝缘层107可以藉由背面研磨制程(backgrinding,BG)或化学机械研磨制程去除。因此，延伸越过整个第一晶圆101的镜面抛光多晶硅层109会被保留在第一晶圆101上，成为覆盖空腔103的多晶硅组件层110，而后以获得用于制作微机电装置的基底201。
根据本公开的一些实施例，用于微机电装置的多晶硅组件层110藉由沉积和抛光多晶硅层来形成，用以精确控制多晶硅组件层110的厚度。此外，在形成多晶硅层108的沉积制程的过程间或之后，也可藉由调整多晶硅层的掺杂水平，以精确控制多晶硅组件层110的电阻率。因此，可改善由多晶硅组件层110形成的微机电装置的机械或电性表现。
此外，根据本公开的一些实施例，用于微机电装置的半导体基底是在不使用SOI晶圆的情况下所制作的，因此，半导体基底的制作成本和周期得以降低。此外，本公开的半导体基底的制作弹性和制程参数控制亦会被提升。
在以下说明书段落中，揭露了本公开的替代实施例的半导体基底的制作方法。
图2是本公开另一实施例的制作半导体基底100A和处理用于MEMS装置的半导体基底100A以形成基底201的方法的数个阶段的剖面示意图。在本公开的实施例中，图2的步骤S201和步骤S202的第一晶圆101和形成多个空腔103的细节可以与图1的步骤S101和步骤S102所对应的该些说明相同，并且在此不再重复。
在步骤S203的阶段，在一些实施例中，提供诸如硅晶圆或含硅晶圆的核心基底105，然后在核心基底105的前表面、后表面和侧壁上形成第一绝缘层107以包复核心基底105。第一绝缘层107可以是藉由热氧化或沉积制程形成的氧化硅层。此后，在第一绝缘层107上以及核心基底105的前表面、后表面和侧壁上沉积多晶硅层108。多晶硅层108围绕第一绝缘层107和核心基底105。多晶硅层108可以通过化学气相沉积制程形成，例如常压化学气相沉积制程、低压化学气相沉积制程或其他合适的制程。在一些实施例中，沉积的多晶硅层108的厚度可以从大约2μm至大约15μm或更厚。
之后，在步骤S204的阶段，藉由一抛光制程处理沉积的多晶硅层108，以获得镜面抛光多晶硅层109，其中镜面抛光多晶硅层109包覆第一绝缘层107和核心基底105。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。在步骤S204的阶段，在一些实施例中，第二晶圆102包括核心基底105、第一绝缘层107和镜面抛光多晶硅层109。第一绝缘层107和镜面抛光多晶硅层109包复核心基底105。抛光制程可以调整镜面抛光多晶硅层109的表面粗糙度，并为微机电装置的组件层提供更好的薄膜质量。
接下来，在步骤S205的阶段，第二晶圆102会与第一晶圆101键合以覆盖多个空腔103，而获得半导体基底100A，其中镜面抛光多晶硅层109会被设置在第一绝缘层107和第一晶圆101之间。半导体基底100A包括第一晶圆101，且第一晶圆101包括设置在其上部表面的多个空腔103。
半导体基底100A还包括与第一晶圆101键合以覆盖多个空腔103的第二晶圆102。在一实施例中，第二晶圆102包括核心基底105、包复核心基底105的多晶硅层109以及设置在核心基底105和多晶硅层109之间的第一绝缘层107。第一绝缘层107包复核心基底105，并且可以由氧化硅、氮化硅、氮氧化硅或其组合组成。在一些实施例中，第一绝缘层107是藉由热氧化核心基底105所形成的氧化硅层。第一绝缘层107会被形成以用于覆盖核心基板105的前表面、后表面和侧壁。此外，在本公开的一些实施例中，多晶硅层109也被称为镜面抛光多晶硅层，并且包覆第一绝缘层107和核心基底105。相较于沉积的多晶硅层(即上述多晶硅层108)，镜面抛光多晶硅层109具有更低的表面粗糙度，藉此为微机电装置提供具有更好薄膜质量的组件层。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。多晶硅层109会被形成在第一绝缘层107上，用以覆盖核心基底105的前表面、后表面和侧壁。
之后，在步骤S206的阶段，半导体基底100A会被处理，以去除第二晶圆102的一些部分。在本制程阶段，部分的核心基底105、部分的第一绝缘层107和部分的镜面抛光多晶硅层109会被保留在第一晶圆101上，而作为中间结构112。随后，在步骤S207的阶段，中间结构112会被处理以完全去除核心基底105和第一绝缘层107。在一些实施例中，核心基底105、第一绝缘层107和镜面抛光多晶硅层109可以藉由背面研磨制程或化学机械研磨制程去除。因此，镜面抛光多晶硅层109的下部会被保留于第一晶圆101上，成为覆盖多个空腔103的多晶硅组件层110，而获得用于制作微机电装置的基底201。
图3是本公开另一实施例的制作半导体基底100B和处理用于MEMS装置的半导体基底100B以形成基底202的方法的数个阶段的剖面示意图。图3中的步骤S301和步骤S302的第一晶圆101和形成空腔103的细节可以与图1中的步骤S101和步骤S102的对应说明相同，并且在此不再重复。图3中的步骤S303的核心基底105、第一绝缘层107和沉积的多晶硅层108的细节可以与图2中的步骤S203对应的说明相同，并且在此不再重复。
接下来，在步骤S304的阶段，沉积的多晶硅层108会被抛光制程处理，以获得镜面抛光多晶硅层109，其中镜面抛光多晶硅层109包覆第一绝缘层107和核心基底105。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。之后，第二绝缘层111会被形成于镜面抛光多晶硅层109上，以包覆镜面抛光多晶硅层109、第一绝缘层107和核心基底105。在步骤S304的阶段，在一些实施例中，第二晶圆102包括核心基底105、第一绝缘层107、镜面抛光多晶硅层109和第二绝缘层111。
之后，在步骤S305的阶段，第二晶圆102会与第一晶圆101键合以覆盖多个空腔103而获得半导体基底100B，其中镜面抛光多晶硅层109设置在第一绝缘层107和第一晶圆101之间。此外，第二绝缘层111设置在镜面抛光多晶硅层109和第一晶圆101之间。半导体基底100B包括第一晶圆101，且第一晶圆101包括设置在其上部表面的多个空腔103。此外，半导体基底100B还包括与第一晶圆101键合以覆盖多个空腔103的第二晶圆102。图3中的步骤S305的半导体基底100B和图2中的步骤S205的半导体基底100A之间的区别在于，半导体基底100B的第二晶圆102还包括包覆多晶硅层109并设置在第一晶圆101和多晶硅层109之间的第二绝缘层111。第二绝缘层111可以由氧化硅、氮化硅、氮氧化硅或其组合组成。在一些实施例中，第二绝缘层111是藉由热氧化多晶硅层109而形成的氧化硅层。第二绝缘层111会被形成在多晶硅层109上，以覆盖核心基底105的前表面、后表面和侧壁。此外，第二绝缘层111也可以覆盖第一晶圆101的多个空腔103。半导体基底100B的其他细节可以参考半导体基底100A的前述说明，并且在此不再重复。
接下来，在步骤S306的阶段，半导体基底100B会被处理，以去除第二晶圆102的一些部分。在本制程阶段，部分的核心基底105、部分的第一绝缘层107、部分的镜面抛光多晶硅层109和部分的第二绝缘层111会被保留在第一晶圆101上，以作为中间结构112。
随后，在步骤S307的阶段，中间结构112会被处理，以完全去除核心基底105和第一绝缘层107。在一些实施例中，核心基底105、第一绝缘层107、镜面抛光多晶硅层109和第二绝缘层111可以藉由背面研磨制程或化学机械研磨制程去除。因此，镜面抛光多晶硅层109的下部和第二绝缘层111的下部会被保留在第一晶圆101上以覆盖多个空腔103，而获得用于制作微机电装置的基底202。第一晶圆101上的镜面抛光多晶硅层109的剩余部分会被用作微机电装置的多晶硅组件层110。第二绝缘层111的剩余部分会被设置在多晶硅组件层110和第一晶圆101之间。
图4是本公开另一实施例的制作半导体基底100C和处理用于MEMS装置的半导体基底100C以形成基底203的方法的数个阶段的剖面示意图。图4中的步骤S401和步骤S402的第一晶圆101和形成多个空腔103的细节可以与图1中的步骤S101和步骤S102对应的说明相同，并且在此不再重复。
随后，在步骤S403的阶段，在一些实施例中，黏合层113会被形成以包覆第一晶圆101，并且黏合层113还共形地形成于多个空腔103的侧壁和底表面上。黏合层113可以是藉由热氧化或沉积制程而形成的氧化硅层。
接下来，在步骤S404的阶段，在一些实施例中，提供诸如硅晶圆或含硅晶圆的核心基底105。随后，将第一绝缘层107形成于核心基板105的前表面、后表面和侧壁上，以包复核心基板105。第一绝缘层107可以是藉由热氧化或沉积制程而形成的氧化硅层。此后，在第一绝缘层107上沉积多晶硅层，以包覆第一绝缘层107和核心基底105。然后，藉由抛光制程处理沉积的多晶硅层，以获得镜面抛光多晶硅层109，其中镜面抛光多晶硅层109包覆第一绝缘层107和核心基底105。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。在步骤S404的阶段，在一些实施例中，第二晶圆102包括核心基底105、第一绝缘层107和镜面抛光多晶硅层109。第一绝缘层107和镜面抛光多晶硅层109皆包复核心基底105。镜面抛光制程可以调整镜面抛光多晶硅层109的表面粗糙度，并为微机电装置的组件层提供更好的薄膜质量。
此后，在步骤S405的阶段，第二晶圆102会与第一晶圆101键合，以覆盖多个空腔103，而获得半导体基底100C，其中镜面抛光多晶硅层109会被设置在第一绝缘层107和第一晶圆101之间。此外，镜面抛光多晶硅层109会被设置在第一绝缘层107和黏合层113之间。熔融键合(fusion bonding)发生在黏合层113和多个空腔103的接触面，也发生在黏合层113和镜面抛光多晶硅层109的接触面，其增进了镜面抛光多晶硅层109的黏合。
半导体基底100C包括第一晶圆101，且第一晶圆101包括设置在其上部表面的多个空腔103。此外，半导体基底100C还包括与第一晶圆101键合以覆盖多个空腔103的第二晶圆102。图4中的步骤S405的半导体基底100C和图2中的步骤S205的半导体基底100A之间的区别在于，半导体基底100C还包括包覆第一晶圆101并且共形地设置在多个空腔103的侧壁和底表面上的黏合层113。黏合层113可以由氧化硅、氮化硅、氮氧化硅或其组合组成。在一些实施例中，黏合层113是藉由热氧化第一晶圆101所形成的氧化硅层。黏合层113形成于第一晶圆101的上部表面、底表面和侧壁上，以及形成于每个空腔103的侧壁和底表面上。半导体基底100C的其他细节可以参考半导体基底100A的前述说明，并且在此不再重复。
接下来，在步骤S406的阶段，半导体基底100C会被处理，以去除部分的第二晶圆102。在本制程阶段，部分的核心基底105、部分的第一绝缘层107和部分的镜面抛光多晶硅层109会被保留在第一晶圆101上，作为中间结构112。
随后，在步骤S407的阶段，中间结构112会被处理以完全去除核心基底105和第一绝缘层107。在一些实施例中，核心基底105、第一绝缘层107和镜面抛光多晶硅层109可以藉由背面研磨制程或化学机械研磨制程去除。因此，镜面抛光多晶硅层109的下部会被保留在第一晶圆101上，成为多晶硅组件层110，而获得用于制作微机电装置的基底203。基底203包括多晶硅组件层110、黏合层113和第一晶圆101。多晶硅组件层110覆盖第一晶圆101的多个空腔103。黏合层113会被设置在多晶硅组件层110和第一晶圆101之间，并且共形地被设置在多个空腔103的侧壁和底表面上，并且还包覆第一晶圆101。
图5是本公开另一实施例的制作半导体基底100D和处理用于MEMS装置的半导体基底100D以形成基底204的方法的数个阶段的剖面示意图。图5中的步骤S501和步骤S502的第一晶圆101和形成空腔103的细节可以与图1中的步骤S101和步骤S102对应的说明相同，并且在此不再重复。此外，在图5中的步骤S503形成黏合层113的细节可以与在图4中的步骤S403对应的说明相同，并且在此不再重复。
接下来，在步骤S504的阶段，在一些实施例中，提供诸如硅晶圆或含硅晶圆的核心基底105。随后，形成第一绝缘层107在核心基板105的前表面、后表面和侧壁上，以包复核心基板105。第一绝缘层107可以是藉由热氧化或沉积制程形成的氧化硅层。此后，在第一绝缘层107上沉积多晶硅层，以包覆第一绝缘层107和核心基底105。然后，藉由抛光制程处理沉积的多晶硅层，以获得镜面抛光多晶硅层109，其中镜面抛光多晶硅层109包覆第一绝缘层107和核心基底105。在一些实施例中，镜面抛光多晶硅层109的厚度可以从大约1μm至大约10μm。随后，在镜面抛光多晶硅层109上形成第二绝缘层111，以包覆镜面抛光多晶硅层109、第一绝缘层107和核心基底105。在步骤S504的阶段，在一些实施例中，第二晶圆102包括核心基底105、第一绝缘层107、镜面抛光多晶硅层109和第二绝缘层111。镜面抛光制程可以调整镜面抛光多晶硅层109的表面粗糙度，并为微机电装置的组件层提供更好的薄膜质量。
此后，在步骤S505的阶段，第二晶圆102会与第一晶圆101键合以覆盖多个空腔103，而获得半导体基底100D，其中镜面抛光多晶硅层109会被设置在第一绝缘层107和第一晶圆101之间。此外，镜面抛光多晶硅层109会被设置在第一绝缘层107和第二绝缘层111之间。此外，第二绝缘层111会被设置在镜面抛光多晶硅层109和黏合层113之间。
半导体基底100D包括第一晶圆101，且第一晶圆101包括设置在其上部表面的多个空腔103。此外，半导体基底100D还包括与第一晶圆101键合以覆盖多个空腔103的第二晶圆102。图5中的步骤S505的半导体基底100D和图4中的步骤S405的半导体基底100C之间的区别在于，半导体基底100D的第二晶圆102还包括第二绝缘层111，第二绝缘层111包覆多晶硅层109并设置在第一晶圆101和多晶硅层109之间。第二绝缘层111也被设置在多晶硅层109和黏合层113之间。半导体基底100D的其他细节可以参考半导体基底100B与半导体基底100A的前述说明，并且在此不再重复。
之后，在步骤S506的阶段，半导体基底100D会被处理以去除第二晶圆102的一些部分。在本制程阶段，部分的核心基底105、部分的第一绝缘层107、部分的镜面抛光多晶硅层109和部分的第二绝缘层111会被保留在第一晶圆101上，以作为中间结构112。
接下来，在步骤S507的阶段，中间结构112会被处理以完全去除核心基底105和第一绝缘层107。在一些实施例中，核心基底105、第一绝缘层107、镜面抛光多晶硅层109和第二绝缘层111可以藉由背面研磨制程或化学机械研磨制程去除。结果，镜面抛光多晶硅层109的下部和第二绝缘层111的下部会被保留在第一晶圆101上以覆盖多个空腔103，而获得用于制作微机电装置的基底204。第一晶圆101上的镜面抛光多晶硅层109的剩余部分用作微机电装置的多晶硅组件层110。第二绝缘层111的剩余部分会被设置在第一晶圆101上的多晶硅组件层110和黏合层113之间。基底204包括多晶硅组件层110、第二绝缘层111、黏合层113和第一晶圆101。多晶硅组件层110和第二绝缘层111覆盖第一晶圆101的空腔103。黏合层113被设置在第二绝缘层111和第一晶圆101之间，并且共形地设置在空腔103的侧壁和底表面上，并且还还绕第一晶圆101。
根据本公开的一些实施例，提供了使用一些前述半导体基底的微机电装置。图6至图8是本公开一些实施例的MEMS装置200的剖面示意图。
参考图6，图6提供了微机电装置200，其是藉由使用图1中步骤S106的基底201或图2中步骤S207的基底201所制作而成。如上所述，微机电装置200的基底301可以由图1中步骤S105的半导体基底100或图2中步骤S205的半导体基底100A形成。如图6所示，微机电装置200包括切割后晶圆(singulated wafer)401、多晶硅组件层110和微机电结构211。切割后晶圆401是部分的第一晶圆101，其可以藉由在第一晶圆101上执行分离制程而获得。切割后晶圆401也被称为微机电装置200的支撑基底。切割后晶圆401在其前表面上具有空腔103。多晶硅组件层110设置在切割后晶圆401的前表面上，以覆盖空腔103。微机电结构211设置在多晶硅组件层110上。在本实施例中，微机电结构211是压电微机械超声波换能器(piezoelectric micro-machined ultrasonic transducer,PMUT)，其包括设置在上电极层222和下电极层224之间的压电材料层220。此外，微机电结构211还包括设置在压电材料层220、上电极层222和下电极层224上的介电层226。介电质层226具有多个开口228，以暴露部分的下电极层224和部分的上电极层222，该些电极层经由导线230以电连接至外部电路(图6中未示出)。在微机电装置200的操作过程中，悬挂在空腔103上方的薄膜可以一预定频率振动，此预定频率会部分地受到多晶硅组件层110的厚度和弹性的影响。
参考图7，图7提供了藉由使用图3中步骤S307的基底202所制作的微机电装置200。如上所述，微机电装置200的基底302可以由图3中步骤S305的半导体基底100B形成。如图7所示，微机电装置200包括切割后晶圆401、多晶硅组件层110、第二绝缘层111和微机电结构212。切割后晶圆401在其前表面上具有多个空腔103。尽管图7示出了两个空腔103，但是切割后晶圆401可以具有一个或多于两个的空腔103。第二绝缘层111会被设置在多晶硅组件层110和切割后晶圆401之间。微机电结构212会被设置在多晶硅组件层110上。在本实施例中，微机电结构212包括微机电共振器和多个滤波器。微机电结构212还包括设置在上电极层222和下电极层224之间的压电材料层220。压电材料层220具有开口225，以暴露部分的下电极层224。导线230共形地设置在开口225的侧壁和底表面上，其用于将下电极层224电连接至外部电路(图7中未示出)。保护层227会被设置在上电极层222上，并且具有暴露部分的上电极层222的开口。另一导线230会被设置在部分的上电极层222上，用于电连接至外部电路(图7中未示出)。此外，微机电结构212、多晶硅组件层110和第二绝缘层111可以一起被图案化，以形成与切割后晶圆401的多个空腔103连接的多个通孔232。在微机电装置200的操作过程中，悬挂在空腔103上方的薄膜可以一预定的共振频率振动，此共振频率部分地受到多晶硅组件层110的厚度和弹性的影响。
参考图8，图8提供了藉由使用图4中步骤S407的基底203所制作的微机电装置200。如上所述，微机电装置200的基底303可以由图4中步骤S405的半导体基底100C形成。如图8所示，微机电装置200包括切割后晶圆401、多晶硅组件层110、黏合层113和微机电结构213，其中微机电结构213由多晶硅组件层110形成，并且切割后晶圆401在其前表面上具有多个空腔103。在形成微机电结构213之后，图4中步骤S407的基底203会被薄化，且接着被切割成数块。因此，如图8所示，黏合层113会被共形地设置在切割后晶圆401的前表面以及多个空腔103的侧壁和底表面上。多晶硅组件层110被设置在黏合层113上。在本实施例中，微机电结构213是微机电加速度器及/或陀螺仪，其藉由图案化多晶硅组件层110以形成多个突出部分207和多个通孔205而被形成，且多个通孔205与切割后晶圆401的多个空腔103连接。此外，微机电结构213还包括多条导线206，其形成在图案化多晶硅组件层110的多个突出部分207上。在微机电装置200是加速计或陀螺仪的情况下，悬挂在空腔103上的部份的多晶硅组件层110可用作可移动的验证质量(proof mass)。在微机电系统装置200的操作过程中，当外力施加到微机电系统装置200时，可移动的验证质量可从其原始位置移位。由多晶硅组件层110形成的可移动的验证质量的位移程度会部分地受到可移动的验证质量的质量的影响。
本案的微机电结构和微机电装置200的基底可以是图6至图8所示的实施例，但不限于此。微机电装置200的微机电结构包括微机电共振器(resonator)和滤波器、电容微机械超声波换能器(capacitive micro-machined ultrasonic transducer,CMUT)、压电微机械超声波换能器(piezoelectric micro-machined ultrasonic transducer,PMUT)、微机电加速度器、微机电陀螺仪、惯性传感器、压力传感器、微流体组件、其他微型组件或其组合。此外，微机电装置200的基底可以取自本公开实施例的任何一个半导体基底。
根据本公开的实施例，半导体基底的第二晶圆提供用于制造微机电装置的多晶硅组件层。微机电装置的多晶硅组件层藉由对多晶硅层进行沉积制程和镜面抛光制程而形成，使得多晶硅组件层可被精确控制其厚度，以提高微机电装置的性能。此外，可藉由调整多晶硅层的掺杂水平来精确控制多晶硅组件层的电阻率。因此，使用多晶硅组件层的微机电装置的电性表现也得到增强。
此外，根据本公开的实施例，用于微机电装置的半导体基底是在不使用SOI晶圆的情况下而被制作。因此，与习知藉由使用SOI晶圆所制作的微机电装置的基底相比，本公开的半导体基底的制作过程具有耗时更少且成本更低的效果。
此外，根据本公开的实施例，在制作半导体基底的过程，可基于微机电装置的需求来调整多晶硅组件层的厚度和空腔的尺寸。因此，与习知藉由使用SOI晶圆所制作的微机电装置的基底相比，本公开的半导体基底的制作过程可较佳地控制制程参数并具有更大的制作弹性。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
100…半导体基底
101…第一晶圆
102…第二晶圆
103…空腔
105…核心基底
107…第一绝缘层
108…多晶硅层
109…镜面抛光多晶硅层
110…多晶硅组件层
111…第二绝缘层
112…中间结构
113…黏合层
200…微机电装置
205…通孔
206…导电线路
207…突出部
211、212、213…微机电结构
220…压电材料层
222…上电极层
224…下电极层
225、228…开口
226…介电层
227…保护层
230…导电线路
232…通孔
303…基底
401…切割后晶圆
S101～S106…步骤
S201～S207…步骤
S301～S307…步骤
S401～S407…步骤
S501～S507…步骤

Claims (13)

1.一种半导体基底的制作方法，其中包括：
提供一第一晶圆；
蚀刻该第一晶圆的一第一表面以形成多个空腔；
形成一第二晶圆于该第一表面上，其中形成该第二晶圆包括：
提供一核心基底；
形成一第一绝缘层于该核心基底上；
沉积一多晶硅层于该第一绝缘层以及该核心基底上；以及
键合该多晶硅层与该第一晶圆以覆盖该些空腔，其中该多晶硅层设置于该第一绝缘层以及该第一晶圆之间。
2.如权利要求1所述的半导体基底的制作方法，其中当完成形成该第一绝缘层于该核心基底上时，该第一绝缘层包覆该核心基底。
3.如权利要求1所述的半导体基底的制作方法，其中当完成沉积该多晶硅层于该第一绝缘层层以及该核心基底上时，该多晶硅层包覆该核心基底。
4.如权利要求1所述的半导体基底的制作方法，其中形成该第二晶圆还包括抛光该多晶硅层以形成一镜面抛光多晶硅层。
5.如权利要求4所述的半导体基底的制作方法，其中形成该第二晶圆还包括形成一第二绝缘层以包覆该镜面抛光多晶硅层。
6.如权利要求1所述的半导体基底的制作方法，其中在键合该多晶硅层与该第一晶圆之前，还包括形成一黏合层以包覆该第一晶圆并共形地形成于该些空腔的侧壁和底表面。
7.如权利要求6所述的半导体基底的制作方法，其中该第一晶圆与该核心基底包含硅，且形成该第一绝缘层、形成该第二绝缘层和形成该黏合层包括一热氧化制程。
8.如权利要求1所述的半导体基底的制作方法，其中在键合该多晶硅层与该第一晶圆之前，还包括形成一黏合层以包覆该第一晶圆并共形地形成于该些空腔的侧壁和底表面。
9.如权利要求1所述的半导体基底的制作方法，其中在键合该多晶硅层与该第一晶圆之后，还包括移除该核心基底与该第一绝缘层以暴露该多晶硅层，其中该多晶硅层为一多晶硅组件层，该多晶硅组件层设置在该第一晶圆上并且覆盖该些空腔。
10.如权利要求9所述的半导体基底的制作方法，其中移除该核心基底及该第一绝缘层包括一背部研磨制程或一化学机械研磨制程。
11.一种微机电装置，其中包括：
一支撑基底，在一上部表面上具有一空腔，并且该空腔不贯穿该支撑基底；
一黏合层，共形地设置于该支撑基底的该上部表面上，以及该空腔的侧壁和底表面上；
一多晶硅组件层，设置于该支撑基底的该上部表面上以覆盖该空腔；以及
一微机电结构，设置于该多晶硅组件层上。
12.如权利要求11所述的微机电装置，其中还包括一绝缘层，设置于该多晶硅组件层与该黏合层之间。
13.如权利要求11所述的微机电装置，其中该微机电结构包括一微机电共振器和多个滤波器、一电容性微机械超声波换能器、一压电微机械超声波换能器、一微机电加速度器、一微机电陀螺仪或其组合。
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