TW202335956A - 半導體裝置、電容微機械超音波換能器及微機電系統裝置的製造方法 - Google Patents

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    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
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Abstract

一種利用在感測電極上的介電底座的半導體裝置及其製造方法。半導體裝置包括一或多個薄膜及積體電路基底。積體電路基底包括設置在基底上的第一介電層內的一或多個導電構件，導電構件與各積體電路構件互連。基底還包括電性耦接到導電構件的一或多個感測電極以及位在感測電極的著落區域中的一或多個介電底座。此外，半導體裝置包括由位在感測電極之上的薄膜形成的至少一空腔。

Description

半導體裝置、電容微機械超音波換能器及微機電系統裝置的製造方法
本發明的實施例是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有改進的介電膜結構的半導體裝置及其製造方法。
微機電系統（Micro-electro-mechanical system，MEMS）是一種在積體電路基板上使用微型機械和機電元件（例如裝置或結構）的技術。MEMS裝置的範圍可從沒有移動元件的相對簡單的結構，到在積體微電子控制器的控制下利用各種移動元件的複雜機電系統。MEMS中使用的裝置或結構包括微感測器、微制動器、微電子和微結構。MEMS裝置可用於廣泛的應用，其包括但不限於運動感測器、壓力感測器、慣性感測器、微流體裝置（例如閥、泵、噴嘴控制）、光學元件、成像裝置（例如微機械超音波換能器（micromachined ultrasonic transducer，MUT）、電容MUT（capacitive MUT，CMUT）超音波換能器等。
根據一些實施例，一種微機電系統裝置的製造方法包括在積體電路基底上沉積和圖案化至少一底部介電層，所述積體電路基底具有與其相關聯的多個導電構件；在與所述導電構件中的至少一個電性連通的所述至少一底部介電層上沉積和圖案化至少一感測電極；在圖案化所述至少一感測電極之後沉積底座介電層；圖案化所述至少一感測電極上的所述底座介電層中的至少一介電基座；在所述積體電路基底上形成至少一空腔，其中所述至少一感測電極和所述至少一介電底座設置在所述至少一空腔中；以及在所述至少一空腔之上設置可移動的至少一薄膜。
根據一些實施例，一種半導體裝置包括至少一薄膜及積體電路基底，積體電路基底包括設置在所述積體電路基底上的第一介電層上的多個導電構件、電性耦合至所述導電構件中的至少一個的至少一感測電極、設置在所述至少一感測電極的著落區域內的多個介電底座以及由所述至少一薄膜形成的至少一空腔。所述導電構件與各個積體電路構件互連，所述至少一薄膜位在所述至少一感測電極之上。
根據一些實施例，一種電容微機械超音波換能器包括積體電路基底、位於所述積體電路基底上的感應電極、在所述感應電極上的多個介電底座以及位在所述介電底座上方的薄膜。所述積體電路基底包括側壁，所述側壁形成與所述感應電極相鄰的隔離溝渠的壁。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，並且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵，進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），並且本文中所用的空間相對性描述語可相應地作出解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被假設具有相同的材料組成物且具有處於相同厚度範圍內的厚度。
本申請的說明書和請求項中的數值應理解為包括當減少到相同數量的有效數字時相同的數值和與所述數值相差小於本申請中所述類型的常規測量技術的實驗誤差以確定該值的數值。本文公開的所有範圍都包括所載的端點。
術語“約”可用於包括任何可變化而不改變該值的基本功能的數值。當與範圍一起使用時，“約”還公開了由兩個端點的絕對值定義的範圍，例如“約2至約4”也公開了“從2至4”的範圍。術語“約”可指為指定數字的正負10%。
在一些實施例中，半導體裝置（例如積體晶片）包括微機電系統（MEMS）裝置。MEMS裝置包括空腔和可移動的薄膜。MEMS裝置的配置（例如結構配置）取決於MEMS裝置的類型。本揭露討論了電容MUT（CMUT）的結構和製造方法。CMUT裝置廣泛用於高解析度的應用，例如醫學診斷、成像、感測器等，以及空氣耦合無損評估（air-coupled non-destructive evaluation）、用於窄氣體管線的超音波流量計（ultrasonic flow meters for narrow gas pipelines）、帶射頻偵測的麥克風、蘭姆波（Lamb wave）裝置、智能微流控通道等。目前生產的CMUT使用由介電膜覆蓋的底部電極並且可移動的薄膜與底部電極間隔開一個間隙（因此，CMUT的空腔位於可移動的薄膜和底部電極之間）。可移動的薄膜帶有頂部電極，因此薄膜響應聲波的移動在底部和頂部電極之間產生變量電容，從而提供聲學換能器（acoustic transducer）（相反地，施加在頂部和底部電極上的交流電訊號會導致薄膜振盪並產生聲波）。然而，隨著CMUT的薄膜移動，它可能會在CMUT操作期間與具有大接觸面積（介電膜）的底部電極接觸（即“拍”上（clap on））。此大接觸面積可能會導致CMUT裝置遭受靜摩擦的問題。此外，在接觸區域的頂部電極和底部電極之間的小間距會在拍擊事件期間在接觸區域產生短暫的高電場，從而在接觸區域產生高累積電荷。這些因素可能導致裝置過早損壞。本文公開的實施例採用不同的“圖案優先”製程來緩解這些問題。
特別是，本揭露緩解了CMUT裝置的靜摩擦和過早損壞的問題。亦即，藉由利用覆蓋底部電極的一組底座（或替代地，設置在介電材料上），在拍擊事件期間接觸薄膜的介電材料的著落區域減小，從而隨著薄膜振動而減小靜摩擦。底座（pedestal）還增加了底部和頂部電極之間的間隔，從而減少了拍擊事件期間的電場強度。底座圖案可減少頂部和底部電極的接觸表面，並增加底部/頂部電極的分離，從而最小化電荷堆積。在一些實施例中，CMUT的聲衰減（acoustic decay）性能也得到了改善，因為薄膜的靜摩擦可人為地阻尼薄膜的聲學振動，而底座降低了靜摩擦。
現在參照圖1A-1B，示出了在CMUT裝置（圖1A）中使用的底部/感測電極構件100的簡化側視圖和根據本文公開的一些實施例的底部/感測電極構件100（圖1B）的簡化俯視圖。如圖1A所示，底部/感測電極構件100被描繪成包括底部/感測電極102、底座介電層104以及設置在底座介電層104上的一或多個底座106。根據一些實施例，每個底座106具有底座直徑（“P”）108和底座高度（“H”）110，從而定義了“H/P”的高寬比。在一些實施例中，高寬比H/P的範圍可從0.025至0.2，例如H=0.1微米和P=4微米到H=0.1微米和P=0.5微米。應當理解，僅出於示例性目的，底座106被描繪為具有圓柱形輪廓，並且本文同樣設想其他輪廓，例如但不限於矩形、多邊形、橢圓形、鈕扣型、球型等。此外，雖然在頂面上繪示為完全平坦，本領域技術人員將理解，在一些實施例中，外圓周（或多邊形的邊緣）可有利地被倒圓、平滑或以其他方式修改以確保在CMUT裝置操作期間不存在可能影響、損壞或降低薄膜的尖銳邊緣、拐角等。
如圖1B所示，一或多個底座106佈置在底座介電層104的著落區域112內。應當理解，如果在CMUT裝置的操作期間發生拍擊事件，則著落區域112對應於底部/感測電極構件100的表面區域，該表面區域具有接觸CMUT裝置的可移動薄膜（未示出）的高可能性。換個角度來看，著落區域112就是該組底座106所覆蓋的區域。一般來說，著落區域112位於CMUT裝置的空腔的中央區處。根據一些示例性實施例，著落區域112可對應於大於或等於底部/感測電極面積的60%，並且單個底座106可定義為大於或等於1.5%的這樣的著落區域112。也就是說，在半導體裝置200的操作期間接觸薄膜的底座106的頂面（如下圖2J-7所示）具有大於或等於上述著落區域的1.5%的表面積。
同樣在圖1B中示出，由底座介電層104形成的底座106的圖案利用對應於著落區域110內底座106的間距的預定底座到底座的間距114。底座到底座的間距比例（“S”）也可定義為底座直徑108（或其他主要的底座尺寸）到底座到底座的間距114的比例。在一些實施例中，間距比例S可在小於或等於80%的範圍內，以盡量減少CMUT裝置操作時底部/感測電極102的電荷堆積。下面參照圖2A-2J更詳細地說明利用圖1A-1B中描繪的介電底座設計的CMUT半導體裝置200的形成。
現在參照圖2A-2J，示出了根據一個實施例製造CMUT半導體裝置/單元200的方法的各個階段的剖視圖。在下文中，各種層或膜被沉積和圖案化。圖案化一個層可採用任何合適的圖案化技術，例如利用沉積光阻層以及藉由光罩選擇性曝光於可見光、紫外光、深紫外光（即DUV微影）、極紫外光（即EUV微影）等，接著對已曝光的光阻進行顯影的微影圖案化技術和後續側向地劃定已顯影的光阻的蝕刻、沉積或其他製程步驟。在圖案化電子敏感抗蝕劑層的其他實施例中，可藉由電子束曝光（電子束微影，即e-beam lithography）。本領域技術人員將理解，前述僅為說明性示例。
現在參照圖2A，示出了其中具有一或多個電性導電構件204的積體電路基底202。根據一個實施例，基底202是積體電路基底，例如互補金屬氧化物半導體（complimentary metal-oxide semiconductor，CMOS）基底，並且一或多個導電構件204是CMOS電路的電路構件。在此實施例中，一或多個導電構件204對應於設置在CMOS基底202上或上方的積體電路（“IC”）構件。這種IC構件的合適示例可包括，例如但不限於主動構件（例如電晶體）、被動構件（例如電容器、電感器、電阻器及類似者）或其組合。
圖2A的半導體裝置200進一步示出了佈置在形成/沉積/圖案化在基底202上的第一介電層（或膜）206內的多個電性導線或接墊208。在一些實施例中，導電墊208實現為鋁銅（Al-Cu）墊。如圖2A所示，多個導線或接墊208使用一或多個第一（導電）通孔210電性耦合到相應的導電構件204。根據一個實施例，第一通孔110和導電墊208由相同的導電材料即AlCu來形成。在其他實施例中，導電材料可包括，例如但不限於金屬（例如鈦、鎢、銀、金、鋁、銅或其的合金）、金屬氮化物或其任何合適的組合。在一些實施例中，可同時或依序地圖案化導電墊208和第一通孔210。導電構件204及/或導線或接墊208可藉由例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、無電電鍍（electroless plating）、電化學鍍覆（electrochemical plating）、濺射（sputtering）、離子金屬電漿（ion metal plasma）、另種沉積製程或其任何合適的組合來沉積。在一些實施例中，導電墊208可藉由第一介電層206被暴露出來，例如導電墊208的頂面相對於第一介電層206示出為被覆蓋的。在其他實施例中，導電墊208中的頂面可被第一介電層206覆蓋。
如本領域技術人員將理解的，第一介電層（或膜）206可沉積為合適的介電材料，例如氧化物。第一介電層206的合適示例可包括，例如但不限於氧化物（例如SiO 2）、氮化物（例如SiN）、氧氮化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。第一介電層1206可例如但不限於藉由CVD、PVD、ALD、一些其他沉積製程或任何合適的組合來沉積。根據一個實施例，如本領域技術人員將理解的，圖1A中所描繪的畫面對應於半導體裝置200的重分佈層的形成和鈍化處理。
圖2B提供了根據一個實施例在半導體裝置200的生產期間形成電性導電感測通孔216的圖示。如圖2B所示，第二介電層212和第三介電層214沉積在半導體裝置200上。在一些實施例中，第二介電層212包括合適的氮化物材料，例如但不限於氮化矽材料。第三介電層214可包括，例如但不限於氧化物（例如SiO 2）、氮化物（例如SiN）、氧氮化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。應當理解，第一、第二和第三介電層206、212和214可包括三個不同的介電材料，或者兩個層可以是相同的介電材料而另一層可以是不同的介電材料，或者所有三個介電層206、212和214可包括相同的介電材料。第二和第三介電層212和214分別可藉由例如但不限於CVD、PVD、ALD、一些其他沉積製程或其合適的組合來沉積。在不同的實施例中，如本領域將理解的，每一層（212和214）可藉由不同的製程、在不同的製程腔室中或使用相同的沉積製程來沉積。更一般性的來說，至少一個底部介電層（例如212、214）沉積在第一介電層206和導線或接墊208的頂部。
如圖2B所示，多個感測通孔216形成在第二和第三介電層212、214（或更一般性的來說，至少一個底部介電層（例如212、214））中，穿過第一介電層206且接觸導線/接墊208。這種感測通孔216的材料的合適示例包括，例如但不限於金屬（例如Al、Cu、AlCu、Ti、Ag、Au、W或其類似物）、金屬氮化物（例如TiN）、一些其他的電性導電材料或其任何合適的組合。應當理解，感測通孔216可藉由例如但不限於CVD、PVD、ALD、無電電鍍、電化學鍍覆、濺射、離子金屬電漿、另種沉積製程或其任何合適的組合來沉積。
圖2C根據一個實施例示出半導體裝置200上的底部/感測電極102的沉積。在說明性的實施例中，至少一個感測電極102是電容微機械超音波換能器單元（capacitive micromachined ultrasonic transducer unit）的底部電極。如圖2C所示，底部/感測電極102在圖案化（沉積和蝕刻）介電膜（例如220-224）之前，先被圖案化（如圖2H所示）。感測電極102沉積在至少一個底部介電層（例如212、214）的頂部（因此將第二和第三介電層212、214稱為“底部”介電層）。感測電極102在感測通孔216上方並與其接觸的第三介電層214上被圖案化。根據本文設想的不同的實施例，感測電極102可包括例如但不限於鈦（Ti）或其他金屬（例如Al、Cu、AlCu、Ag、Au、W或其類似物）、金屬氮化物（例如氮化鈦（TiN）、另種導電材料或其合適的組合）。底部/感測電極102可藉由例如但不限於CVD、PVD、ALD、無電電鍍、電化學鍍覆、濺射、離子金屬電漿、另種沉積製程或其任何合適的組合來沉積。
如圖2C進一步示出且將理解的，底部/感測電極102可包括電性導電材料的不同層（例如120、122）。在圖2C中，底部/感測電極102包括交替沉積在一或多個底部介電層（例如206、212、214）上的第一導電材料120和沉積在第一導電材料120上的第二導電材料122的層。根據一示例性實施例，如將被本領域技術人員所理解的，第一導電材料120可包括鈦（Ti，例如SPU-T）或其他金屬（例如Al、Cu、AlCu、Ag、Au、W或其類似物）或其他合適的材料。在此示例性實施例中，如本領域技術人員將理解的，第二導電材料122可包括金屬氮化物（例如氮化鈦（TiN）或其他合適的材料）。此外，雖然說明性的底部/感測電極102包括導電材料的多個層（例如120、122），但預期底部/感測電極包括電性導電材料的單一層。
圖2D示出了根據一個示例性實施例形成一或多個底座106的底座介電膜104的沉積。如圖2D所示，底座介電膜104沉積在底部/感測電極102的層（例如120、122）上。在一些示例性實施例中，底座介電層104可包括氧化物（例如SiO 2）、氮化物（例如SiN）、氮氧化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。本領域技術人員將理解，底座介電層104可例如但不限於藉由CVD、PVD、ALD、一些其他沉積製程或其任何合適的組合來沉積。
圖2E繪示了根據一個示例性實施例初始圖案化/蝕刻底座介電層104中的底座106。圖案化可例如採用微影圖案化，利用沉積光阻層/曝光/顯影/蝕刻的順序。如圖2E所示，示例性的圖案化形成位於底部/感測電極102上的底座106的一部分。根據一實施例，底座106的這個初始圖案化出現在底部/感測電極102上的著落區域112內的底座106的預定圖案中，如圖1A-1B所示。
圖2F示出了根據本文使用的圖案優先方法的感測/底部電極102的圖案化。圖2F的示意性圖案化形成穿過底座介電層104和感測/底部電極102的示意性隔離溝渠226。隔離溝渠226可例如圍繞先前參照圖1B所討論的著落區域112，以電性隔離著落區域112內的感測/底部電極層102的部分。
如圖2G所示，第五介電層220沉積在圖案化底部/感測電極102上已經沉積的底座介電層104上。然後將第六介電層222沉積在第五介電層220上。本領域技術人員將理解，介電層（例如220和222）中的組成物可例如但不限於藉由CVD、PVD、ALD、一些其他沉積製程或其任何合適的組合來沉積。在圖2G的說明性示例中，第五介電層220包括與底座介電層104相同的材料，例如合適的氧化物（例如SiO 2）、氮化物（例如SiN）、氧氮化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。在此示例中，第六介電層222包括不同的介電材料，亦即當底座介電層104和第五介電層104是合適的氧化物時，第六介電層222包括合適的氮化物材料。圖2G中還示出了隔離溝渠226，其位於底部/感測電極102附近並填充有第五和第六介電層（220、222）。本領域技術人員將理解，根據本文所設想的一個實施例，隔離溝渠226提供對各種導電構件，即底部/感測電極102之間的電流洩漏的保護。如圖2G進一步所示，介電層（例如220和222）覆蓋底座介電層104的圖案部分以擴大底座106。雖然在圖2G中示出了兩個介電層（例如220和222），但可設想在該步驟中沉積少至單個介電層，或者相反地，具有三個或更多介電層。在又一個設想的實施例中，圖2G的步驟可完全省略。
圖2H示出在第六介電層222和第五介電層220上的頂部（第七）介電層224的沉積和隨後的化學機械平坦化（chemical mechanical planarization，CMP）。如本領域技術人員將理解的，頂部（第七）介電層224的沉積導致半導體裝置200的不平坦表面，例如在對應於溝渠226的表面處具有凹陷或凹谷。如圖2H所示，半導體裝置200（更具體地是已沉積的第七介電層224）已經歷了合適的平坦化，即拋光，以從第七介電層224去除多餘的材料。應當理解，位於底部/感測電極102附近的隔離溝渠226適當地填充有第七介電層224的材料。本領域技術人員將理解，可執行CMP以去除第七介電層224的一部分，為額外的圖案化做準備。由CMP製程所得的半導體裝置200的平坦化相應地描繪在圖2H中。從圖2H中可看出，底座106處於被第七介電層224掩埋的過程中的這個階段。
現在參照圖2I，示出了根據一個實施例的半導體裝置200上的空腔228的圖案化的圖示。空腔228可例如是CMUT裝置的空腔。值得注意的是，此圖案化移除了已平坦化的第七介電層224以定義出空腔228，這樣就暴露了下面的底座106。圖2I所示的製造階段的底座106包括由圖2E所示的圖案化步驟所限定的圖案化介電層（例如104）的部分，該部分由先前如圖2G所示般沉積的介電層（例如220）所塗覆。更具體來說，如圖2I所示，從半導體裝置200去除（即圖案化、蝕刻等）在圖2G中沉積並隨後在圖2H中平坦化的第七和第六介電層222和224的一部分，以暴露出隔離溝渠226和底部/感測電極102上形成的底座106。以此方式，如圖2I所示，在第六和第七介電層222、224和底部/感測電極102上方形成空腔228。
做為另一種選擇，在一些實施例中，用於形成空腔228的製程包括在第七介電層224上方、底部/感測電極102、底座106和溝渠226上方形成圖案化罩幕層（未示出）（例如正/負型光阻、硬質罩幕等）。此後，執行蝕刻製程以去除第七介電層224的暴露出第六介電層222的未被掩蔽的部分。可去除罩幕層，然後對第二罩幕層進行圖案化，以能從溝渠226的一部分和底部/感測電極102上的底座106上方去除第六介電層222的一部分，從而形成空腔228。蝕刻製程可以是乾式蝕刻製程、RIE製程、濕式蝕刻製程、一些其他蝕刻製程或上述的組合。隨後，在一些實施例中，圖案化罩幕層被剝離。
做為另一種選擇，在一些實施例中，可以使用單個罩幕和蝕刻製程，以去除第七介電層224和第六介電層222的在溝渠226、底座106和底部/感測電極102上的部分。如圖2I所示，第五介電層220適當地保留在底座介電層104和底部/感測電極102上方並襯裡隔離溝渠226。此外，如下面討論的圖3中更清楚地說明般，第六介電層222和第七介電層224的一部分保留在隔離溝渠226中。
圖2J示出了根據一個實施例的半導體裝置200與對應的載體晶圓230的接合的側視圖。如圖2J所示，載體晶圓230將底座106和底部/感測電極102包圍在空腔228內。在一些實施例中，載體晶圓230包括促進半導體裝置200的操作的薄膜（未示出）（例如薄膜是CMUT裝置的響應聲波振盪的部分，從而在底部電極102和設置在薄膜上的頂部電極之間產生變量電容以產生電訊號；或相反地，薄膜用交流電訊號通電以引起薄膜的振盪而產生聲波）。在一些實施例中，薄膜設計成在每次振盪時與著落區域112接觸，從而提供二元（即數位）CMUT輸出。還設想了用於在空腔228之上形成具有頂部電極的合適CMUT薄膜的其他方法，例如藉由不採用晶圓接合的犧牲離型表面微機械加工技術。
現在參照圖3，示出了根據一些實施例利用底座106的CMUT單元300。如圖3所示，CMUT單元300包括薄膜232，為了舉例的目的，薄膜232被示為與載體晶圓230不同。根據一些實施例，薄膜232被配置為響應於一或多種刺激（例如聲壓波、施加的電壓等）而移動或拍擊（例如彎曲、振動等）。圖3中的詳細視圖示出了介電層（例如104、222、224）存在於隔離溝渠226中並且與底部/感測電極102的側面相鄰，以及由在頂部底部/感測電極102上的介電材料（例如104、220）所形成的多個底座106。
在CMUT單元300的操作期間，薄膜232可響應於上述刺激而拍擊。當這種情況發生時，薄膜232接觸介電材料（例如104、220）的底座106設置在底部/感測電極102之上。底座106在拍擊事件期間有利地減小了接觸面積，從而減小了靜摩擦的可能性（或至少程度）。在一些實施例中，底座可配置為在拍擊事件期間增加頂部電極和底部電極的分離，從而減少電場和累積的電荷。如圖3所示，根據上文關於圖2A-2J所討論的底部/感測電極102的“圖案化優先”，底部/感測電極102的側壁244受到第五、第六和第七介電層（220、222、224）的存在（即在隔離溝渠226中）的保護。在沒有這種保護的情況下，一旦底部/感測電極102不再受到介電層（例如220、222、224）的高度保護，電荷就會在底部/感測電極102的角落/側壁處累積，導致CMUT單元300發生故障。
現在參照圖4，示出了CMUT單元400的簡化側視圖，該CMUT單元400利用了一或多個根據圖2A-2J中所討論的底部/感測電極102“圖案化優先”和底座106形成製程所產生的介電底座420。如圖4所示，CMUT單元400包括藉由接合表面406接合在一起的裝置基底402和薄膜404。本領域技術人員將理解，圖4中所示的CMUT單元400，薄膜404被實現為載體晶圓，例如矽膜。在接合的基底402和薄膜404之間形成空腔408，其中設置有底部/感測電極410。在圖4所示的空腔408的任一端存在空腔介電構件422，其可實施為合適的介電材料，例如氧化物材料。介電膜412位於底部/感測電極410的頂部和側壁418。圍繞底部/感測電極410的是其中設置有介電膜412的隔離溝渠414。隔離溝渠414還包括填充溝渠414並鄰近介電膜412沉積的介電材料416。由介電膜412形成的是位於底部/感測電極420頂部的一或多個底座420。
根據一些實施例，一或多個底座420各自包括底座直徑（“P”）和底座高度（“H”），從而定義“H/P”的高寬比。在一些實施例中，高寬比H/P的範圍可以從0.025到0.2，例如H=0.1微米和P=4微米到H=0.1微米和P=0.5微米。應當理解的是，底座420可具有僅出於示例性目的的圓柱形輪廓，並且本文同樣考慮其他輪廓，例如但不限於矩形、多邊形、橢圓形、鈕扣型、球型等。在此實施例中，一或多個底座420被佈置在介電膜412的著落區域內。應當理解，著落區域對應於在CMUT裝置400的操作期間接觸（或具有接觸的高可能性）可移動薄膜404的底部/感測電極410的表面區域。根據一些示例性實施例，著落區域可對應於大於或等於底部/感測電極面積的60%，並且單個底座420可定義為大於或等於1.5%的這樣的著落區域。由介電膜412形成的底座420的圖案可利用與著落區域內的底座420的間距相對應的預定底座到底座的間距。底座到底座的間距比例（“S”）也可定義為底座直徑（或其他主要的底座尺寸）到底座到底座的間距比例。在一些實施例中，間距比例S可在小於或等於80%的範圍內，以在CMUT裝置400操作期間最小化底部/感測電極410上的電荷堆積。
沉積在底部/感測電極410上的介電膜412被配置為防止在CMUT單元400的操作期間對薄膜404充電。為了促進這種保護，如上面關於圖1A-3所指出的，將底部/感測電極410先圖案化，然後再圖案化介電膜412和一或多個底座420。上述充電可沿著底部/感測電極410的側壁418發生，這情況在本文公開的實施例中得到緩解。此外，藉由在CMUT操作期間最小化薄膜404與介電膜412的接觸量，將一或多個底座420放置在薄膜404下方減輕了薄膜404的上述退化並延長了CMUT單元400的壽命。
現在參照圖5A-5B，示出了根據本文公開的一些實施例在CMUT裝置（圖5A）中使用的底部/感測電極構件500的簡化側視圖和使用一或多個隔離底座506的底部/感測電極構件500（圖5B）的簡化頂視圖。如圖5A所示，底部/感測電極構件500被繪示為包括底部/感測電極102、底座介電層104以及設置在底座介電層104上的一或多個隔離底座506。根據一些實施例，每個隔離底座506包括底座直徑（“P”）508和底座高度（“H”）510（在底部/感測電極102之上），從而定義了“H/P”的高寬比。在一些實施例中，高寬比H/P的範圍可從0.025到0.2，例如H=0.1微米和P=4微米到H=0.1微米和P=0.5微米。每個隔離底座506位於圍繞隔離底座506的隔離空腔516內，從而將底座506和底部/感測電極102的材料與每個相鄰的隔離底座506隔離。也就是說，每個隔離底座506和底部/感測電極102材料的對應部分位於隔離空腔516內。應當理解，隔離空腔516的此種使用可防止關於底部/感測電極102的額外充電。還應理解的是，僅出於示例性目的將隔離底座506描繪為具有圓柱形輪廓，並且本文同樣設想其他輪廓，例如但不限於矩形、多邊形、橢圓形、鈕扣型、球型等。在此實施例中，本領域技術人員將理解上述隔離空腔516反映了隔離底座506的形狀，確保位於隔離空腔516內的隔離底座506與相鄰的底座506適當地隔離/絕緣。前面提到的隔離在圖5B中更容易辨別。
如圖5B所示，一或多個隔離底座506佈置在底座介電層104的著落區域512內。應當理解，著落區域512對應於在CMUT裝置的操作期間接觸可移動薄膜（未示出）的底部/感測電極構件500的表面區域。根據一些示例性實施例，著落區域512可對應於大於或等於底部/感測電極面積的60%，並且單個隔離底座506可定義為大於或等於1.5%的這樣的著落區域512。同樣在圖5B中示出，由第一電性層104形成的隔離底座506中的圖案利用與著落區域內的隔離底座506間距相對應的預定底座到底座的間距。底座到底座的間距比例（“S”）也可定義為底座直徑508（或其他主要的底座尺寸）到底座到底座的間距比例。在一些實施例中，間距比例S可在小於或等於80%的範圍內，以盡量減少CMUT裝置操作時底部/感測電極102的電荷堆積。上面關於圖2A-2J更詳細地說明了利用圖5A-5B中繪示的介電底座設計的半導體裝置的形成。然而，應當理解，隔離底座506的圖案化和蝕刻還可包括底部/感測電極102的圖案化和蝕刻，由此在它們之間形成隔離空腔516。
現在參照圖6，示出了根據一些實施例利用隔離底座506的CMUT單元600。如圖6中所示，CMUT單元600包括薄膜232，用於示例目的，該薄膜232被示為與載體晶圓230不同。根據一些實施例，薄膜232被配置為響應於一或多個足夠量級的刺激（例如壓力、電壓等）而拍擊。圖6中的詳細視圖示出了介電層（例如104、222、224）的存在，即隔離物溝渠226並且與底部/感測電極502的側面相鄰，以及在底部/感測電極102的頂部由介電材料（例如104、220）形成的多個隔離底座506。每個隔離底座506可包封在隔離空腔516內，其中每個底座506和底部/感測電極102材料的下層部分與前述著落區域512內的相鄰底座506分離(例如絕緣、不同等)，如圖5A-5B所示。本領域技術人員將理解，使用這種隔離空腔516可防止關於底部/感測電極102的額外充電。
在CMUT單元600的操作期間，薄膜232響應於上述刺激而拍擊。發生這種情況時，薄膜232接觸設置在底部/感測電極102上方的介電材料（例如104、220）的隔離底座506，與省略底座506的設計相比，提供減小的接觸面積。如圖6所示，底部/感測電極102的側壁244受到第五、第六和第七介電層（220、222、224）的高度保護（即在隔離溝渠226中），根據上文關於圖2A-2J討論的底部/感測電極102的“圖案化優先”。在沒有這種保護的情況下，一旦底部/感測電極102不再受到介電膜（例如220、222、224）的高度保護，電荷就會在底部/感測電極102的角落/側壁處累積，導致CMUT單元600發生故障。
現在參照圖7，示出了CMUT單元700的簡化側視圖，該CMUT單元700利用了一或多個隔離的（介電）底座720，該（隔離介電）底座720是根據上面在圖2A-2J中討論的底部/感測電極“圖案化優先”和底座形成製程所產生的。應當理解，除了圖2A-2J中所示的製程之外，從介電膜712（於下文討論）的表面延伸到基底702的隔離空腔724的形成也被圖案化和蝕刻，以形成隔離底座720和相應的底部/感測電極710構件，如圖7所示。如圖7所示，CMUT單元700包括藉由接合表面706接合在一起的裝置基底702和薄膜704。本領域技術人員將理解圖7中所示的CMUT單元700，薄膜704被實現為載體晶圓，例如矽膜。
在接合的基底702和薄膜704之間形成空腔708，其中設置有底部/感測電極710。在圖7所示的空腔708的任一端存在空腔介電構件722，其可實施為合適的介電材料，例如氧化物材料。介電膜712位於底部/感測電極710的頂部和側壁718。圍繞底部/感測電極710的是其中設置有介電膜712的隔離溝渠714。隔離溝渠714還包括填充溝渠714並鄰近介電膜712沉積的介電材料716。由介電膜712形成的是位於底部/感測電極720頂部的一或多個底座720。如圖7所示，一或多個底座720中的每一個都位於沒有材料且包括底部/感測電極710的隔離空腔724內。應當理解，隔離空腔724的這種使用可以防止額外的充電，以及減少在CMUT單元700的操作期間接觸薄膜704的表面積（即著落區域）。
根據一些實施例，一或多個底座720各自包括底座直徑（“P”）和底座高度（“H”），從而定義“H/P”的高寬比。在一些實施例中，高寬比H/P的範圍可從0.025到0.2，例如H=0.1微米和P=4微米到H=0.1微米和P=0.5微米。應當理解，僅出於示例性目的，底座720被描繪為具有圓柱形輪廓，並且本文同樣考慮其他輪廓，例如但不限於矩形、多邊形、橢圓形、鈕扣型、球型等。
在這樣的實施例中，一或多個底座720被佈置在介電膜712的著落區域內。此外，在此實施例中，對應的隔離空腔724一般會鏡像底座720的形狀，例如當底座720為圓柱形時，對應的隔離空腔724為圓柱形，當底座720為矩形時，對應的隔離空腔724為矩形等。應當理解，著落區域對應於在CMUT裝置700的操作期間接觸可移動薄膜704的底部/感測電極710的表面區域。根據一些示例性實施例，著落區域可對應於大於或等於底部/感測電極面積的60%，並且單個底座720可定義為大於或等於1.5%的這樣的著落區域。由介電膜712形成的底座720中的圖案可利用對應於著落區域內的底座720的間距的預定底座到底座的間距726。底座到底座的間距比例（“S”）也可定義為底座720（或其他主要的底座尺寸）的直徑到底座到底座的間距114的比例。在一些實施例中，間距比例S可在小於或等於80%的範圍內，以在CMUT裝置700操作期間最小化底部/感測電極710上的電荷堆積。
沉積在底部/感測電極710上的介電膜712被配置為在CMUT單元700的操作期間防止薄膜704充電。為了促進這種保護，如上面關於圖1A-3所指出的，將底部/感測電極710先圖案化，然後再圖案化介電膜712和一或多個底座720。前述充電可沿著底部/感測電極710的側壁718發生，這種情況在本文公開的實施例中得到緩解。此外，藉由在CMUT操作期間最小化薄膜704與介電膜712的接觸量，將一或多個底座720放置在薄膜704下方減輕了薄膜704的上述退化並延長了CMUT單元700的壽命。如本領域技術人員將理解的，本文設想的其他實施例在著落區域112/512中使用隔離底座506和底座106的混合物。
現在參照圖8，示出了流程圖，流程圖示出了根據一實施例的CMUT MEMS裝置的底部/感測電極圖案化優先製造的方法800。方法800從步驟802開始，在CMOS基底202上形成一或多個積體電路構件204。本領域技術人員將理解，積體電路構件204可以是或包括例如和不包括主動電子裝置（例如電晶體）、被動電子裝置（例如電阻器、電容器、電感器、保險絲等）、一些其他電子裝置或其組合。這些積體電路構件204的形成可根據本領域技術人員將理解的合適的沉積、蝕刻等製程來完成。
在步驟804處，在基底202上形成第一介電層206。在一些實施例中，第一介電層206可以是介電氧化物（例如SiO2）、氮化物（例如SiN）、氧氮化物（例如SiOXNY）、一些其他介電材料或其任何合適的組合。第一介電層206可例如但不限於藉由CVD、PVD、ALD、一些其他沉積製程或其任何合適的組合來沉積。
在步驟806，多個導線或接墊208和第一通孔210形成在基底202上。根據一實施例，第一通孔210和導電墊208由相同的導電材料即AlCu形成。在其他實施例中，導電材料可包括，例如但不限於金屬（例如鈦、鎢、銀、金、鋁、銅或其合金）、金屬氮化物或其任何合適的組合。在一些實施例中，可同時或依序地圖案化導電墊208和第一通孔210。導電構件204及/或導線或接墊208可藉由例如CVD、PVD、ALD、無電電鍍、電化學鍍覆、濺射、離子金屬電漿、另一個沉積製程或其任何合適的組合來沉積。這兩個步驟如圖2A所示。
在步驟808處，第二介電層212沉積在第一介電層206上。在一些實施例中，第二介電層212包括合適的氮化物材料，例如但不限於氮化矽材料。
在步驟810處，第三介電層214沉積在第二介電層212上。第三介電層214可包括，例如但不限於氧化物（例如SiO 2）、氮化物（例如SiN）、氧氮化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。
在步驟812處，多個感測通孔216形成在導線/接墊208上，穿過第二和第三介電層212、214。在一些實施例中，圖案化罩幕層（例如正/負型光阻、硬質罩幕等）可層疊在第三介電層214之上，圖案化罩幕。在進一步的實施例中，可藉由在第三介電層214上形成罩幕層、將罩幕層暴露於圖案（例如藉由微影製程，如微影、極紫外微影或類似者）和顯影罩幕層來形成圖案化罩幕層。此後，執行蝕刻製程以去除第三介電層214和第二介電層212的未被掩蔽的部分，從而在導線/接墊208上方形成貫穿其中的開口。前述的蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻（RIE）製程、一些其他蝕刻製程或前述的組合。然後可藉由任何合適的方式沉積感測通孔216，並且剝離上述的圖案化罩幕層。
根據另一實施例、步驟808、810、812可用替代方式執行，其中用於感測通孔216的材料先被沉積，然後形成圖案化罩幕以保護期望的感測通孔216，接著再蝕刻去除不期望的感測通孔材料。此後，可如上所述執行第二和第三介電層212、214的沉積。然後去除保護感測通孔216的光阻，導致圖2B中提供的畫面。
在形成感測通孔216之後，操作進行到步驟814，在第二介電層214上圖案化底部/感測電極102並與感測通孔216接觸。亦即，在第三介電層214上方形成圖案化罩幕層（即正/負型光阻、硬質罩幕等）。然後藉由光阻或其他罩幕沉積底部/感測電極102，例如但不限於CVD、PVD、ALD、無電電鍍、電化學鍍覆、濺射、離子金屬電漿、另種沉積製程或其任何合適的組合來沉積構件。根據一個實施例，底部/感測電極102可包括交替的鈦（例如120）和氮化鈦（例如122）層。在一些實施例中，底部/感測電極102可包括在80至110埃範圍內的厚度處藉由離子金屬電漿沉積的鈦。根據另一個實施例，底部/感測電極102可包括在15至40埃範圍內的厚度處藉由濺射沉積的鈦。在其他實施例中，底部/感測電極102可包括例如但不限於Al、Cu、AlCu、Ag、Au、W或其類似物、金屬氮化物（例如TiN）或其他導電材料。隨後，在一些實施例中，圖案化罩幕層被剝離，產生如圖2C所示的經圖案化的第一底部/感測電極102。
在步驟816，第四介電層，即底座介電層（膜）104被沉積在第三介電層214和底部/感測電極102上。根據一實施例，底座介電層104包括藉由化學氣相沉積（CVD）而沉積的氧化物材料。在其他實施例中，氧化物材料可藉由原子層沉積（ALD）等來沉積。圖2D中提供且更詳細地討論了底座介電層104的沉積。
在步驟818處，在底座介電層104中一或多個底座106被圖案化。根據一實施例，一或多個底座106在底部/感測電極102的頂面上的預定區域內被圖案化，例如如圖1A-1B所示的著落區域112及/或圖5A-5B所示的著落區域512。在一些實施例中，一或多個隔離溝渠226被蝕刻到底部/感測電極102中，如圖2F所示。
然後在步驟820處將第五介電層或膜220沉積在底座介電層104和底座106上。根據一示例性實施例，第五介電層220包括氧化物或氮化物材料。根據一示例性實施例，第五介電層220包括與底座介電層104相同的材料，例如合適的氧化物（例如SiO 2）、氮化物（例如SiN）、氧氮化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。
在步驟822處，第六介電層222沉積在第五介電層220上。根據一示例性實施例，第六介電層220包括氧化物材料，例如SiO 2等。圖2G提供了在完成步驟816、818、820和822之後的半導體裝置200的說明性示例。
然後在步驟824處將第七介電層224沉積在第六介電層222上。根據一些實施例，第七介電層224包括合適的介電材料，例如合適的氧化物（例如SiO 2）、氮化物（例如SiN）、氮氧化物（例如SiO XN Y）、一些其他介電材料或其任何合適的組合。在各種實施例中，第七介電層224包含與第六介電層（膜）222不同的材料，其可藉由高密度電漿（high-density plasma，HDP）CVD沉積。應當理解，第七介電層224的沉積導致半導體裝置200的表面不平坦。因此，製造半導體裝置200的操作進行到步驟826，然後執行化學機械平坦化（CMP）以去除第七介電層224的多餘部分，如圖2H所示。
在步驟828，空腔228形成在底部/感測電極102、底座106和隔離溝渠226上。也就是說，可在第七介電層224上方形成圖案化罩幕層（例如正/負型光阻、硬質罩幕等），使底部/感測電極102、底座106和溝渠226上方的第七介電層224被暴露出來。此後，執行蝕刻製程以去除未被掩蔽的第七介電層224和第六介電層222的部分，從而形成空腔228並暴露出底座106和溝渠226。蝕刻製程可以是乾式蝕刻製程、RIE製程、濕式蝕刻製程、一些其他蝕刻製程或上述的組合。此後，圖案化罩幕層被剝離。結果如圖2I所示。
在一些實施例中，可使用第二罩幕和蝕刻製程，亦即當在第一罩幕/蝕刻製程之後保留第六介電層222，以去除溝渠226、底座106和底部/感測電極102上方的第七介電層224的部分時。如圖2I所示，第五介電層220適當地保留在底部/感測電極102（和底座106）上方並襯裡隔離溝渠226。因此，本領域技術人員將理解可使用一或多個罩幕和蝕刻製程來形成半導體裝置200的空腔228。
還應理解，襯在底部/感測電極102的側壁244上的第五介電層220的厚度可取決於底部/感測電極102的表面粗糙度。因此，例如但不限於，當底部/感測電極102包含藉由離子金屬電漿沉積的鈦時，第五介電層220可具有150至300埃範圍內的厚度（L），並且可大於200埃的厚度。在另一示例中，使用鈦作為藉由濺射沉積的底部/感測電極102，第五介電層220可具有在50到80埃範圍內的厚度（L），並且可以大於60埃的厚度。
在步驟830處，可移動的薄膜232設置在空腔228上方。在步驟832處，CMUT半導體裝置200藉由將積體電路基底202接合到載體晶圓230來形成。在一些實施例中，步驟830和832組合在一起，其中薄膜232是載體晶圓230中的構件，這樣載體晶圓230和積體電路基底202的接合將活動薄膜232設置在空腔228之上。根據一些實施例，可使用熔融接合（fusion bonding）製程將半導體裝置200接合到載體晶圓230。本領域技術人員將理解，其他類型的接合製程可用於將半導體裝置200與載體晶圓230接合，包括例如但不限於共晶接合等。結果如圖2J所示。
根據另一個實施例，步驟828處的空腔228的圖案化還可包括圖案化圍繞隔離底座506的隔離空腔516，如圖5A-7所示。在此實施例中，上面討論的罩幕和蝕刻製程可用於去除頂部介電層的部分（例如介電膜，104、220、222和224）以及底部/感測電極102的部分，從而形成圖5A-7中所繪示的隔離底座。
已結合“圖案化優先”製造方法描述了說明性實施例，其中（說明性參照回圖3）隔離溝渠226先被圖案化（例如圖2F），然後沉積一或多個介電層220-224（例如圖2G），使得底部/感測電極102的側壁244受到一或多個介電層（例如220、222、224）的保護。然而，應當理解，所公開的採用底座來減少薄膜的接觸面積的方法在拍擊事件期間，以減少或消除靜摩擦並可減少累積電荷可大致上與任何類型的CMUT裝置結合使用，其包括使用“圖案化優先”方法以外的方法製造的CMUT裝置。根據具體的CMUT製造工作流程，可藉由各種方法在著落區域中形成底座。此外，所公開的方法可與採用可接觸著落區域的可變形薄膜的其他類型的MEMS裝置結合使用，例如某些類型的MEMS壓力感測器、某些類型的MEMS制動器等。此外，底座106和隔離底座506都可在單個CMUT裝置中使用，使得底部/感測電極102可包括一組底座106和一組隔離底座506。
根據第一實施例，提供了一種微機電系統（MEMS）裝置的製造方法。方法包括在在積體電路基底上沉積和圖案化至少一底部介電層，所述積體電路基底具有與其相關聯的多個導電構件。方法還包括在與所述導電構件中的至少一個電性連通的所述至少一底部介電層上沉積和圖案化至少一感測電極。方法進一步包括在圖案化所述至少一感測電極之後沉積底座介電層，以及圖案化所述至少一感測電極上的所述底座介電層中的至少一介電基座。此外，方法包括在所述積體電路基底上形成至少一空腔，其中所述至少一感測電極和所述至少一介電底座設置在所述至少一空腔中。此後，方法包括在所述至少一空腔之上設置可移動的至少一薄膜。
在一些實施例中，設置所述至少一可動薄膜包括將載體晶圓接合至所述積體電路基底，其中所述載體晶圓包括所述至少一薄膜，所述至少一薄膜在所述載體晶圓接合時設置在所述至少一空腔之上。在一些實施例中，所述至少一介電底座位於著落區域內，所述著落區域在所述至少一薄膜的所述至少一感測電極上。在一些實施例中，所述至少一介電底座包括位於隔離空腔內的隔離底座。在一些實施例中，多個介電底座在所述著落區域內被圖案化。在一些實施例中，所述著落區域對應於大於或等於所述至少一感測電極的面積的60%。在一些實施例中，所述至少一介電底座定義為大於或等於所述著落區域的1.5%。在一些實施例中，所述多個介電底座中的每一個包括定義高寬比的底座高度和底座直徑，並且所述高寬比在0.025到0.2的範圍內。在一些實施例中，介電底座的所述圖案包括在小於或等於80%的範圍內的預定底座至底座的間距比例。在一些實施例中，方法還包括在圖案化所述至少一介電底座之後，沉積和圖案化至少一頂部介電層。
根據第二實施例，提供了一種半導體裝置。該半導體裝置包括至少一個薄膜和積體電路基底。積體電路基底包括設置在基底上的第一介電層內的一或多個導電構件，其中導電構件與相應的積體電路構件互連。基底還包括電性耦合到導電構件的一或多個感測電極，以及位於感測電極的著落區域內的一或多個介電底座。此外，半導體裝置包括至少一個空腔，該空腔由位於感測電極上方的薄膜形成，所述至少一薄膜位在所述至少一感測電極之上。
在一些實施例中，所述介電底座包括隔離底座，每個所述隔離底座位在對應的隔離空腔內。在一些實施例中，所述著落區域對應於所述至少一感測電極的面積的大於或等於60%。在一些實施例中，所述介電底座中的每一者包括大於或等於所述著落區域的1.5%的頂面面積。
根據第三實施例，提供了一種電容微機械超音波換能器（CMUT）。電容微機械超音波換能器包括積體電路基底和位於積體電路基底上的感測電極，所述積體電路基底包括側壁，所述側壁形成與所述感應電極相鄰的隔離溝渠的壁。電容微機械超音波換能器還包括在感測電極上的底座介電層中被圖案化的多個介電底座，以及位於感測電極上方形成空腔的薄膜，多個介電底座在所述感應電極上，薄膜位在所述介電底座上方。
在一些實施例中，所述介電底座是隔離底座，所述隔離底座位在對應的隔離空腔內。在一些實施例中，所述介電底座位在著落區域內，所述著落區域在所述薄膜的所述感測電極上。在一些實施例中，所述著落區域對應於大於或等於所述至少一感測電極面積的60%，並且所述介電底座中的每一者包括大於或等於所述著落區域的1.5%的頂面面積。在一些實施例中，所述感測電極和所述介電底座設置在空腔內，並且所述薄膜被配置為在所述電容微機械超音波換能器的操作期間接觸所述介電底座中的至少一個。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、500:底部/感測電極構件 102、410、502、710:底部/感測電極 104:底座介電層 106、420、720:底座 108、508:底座直徑 110、510:底座高度 112、512:著落區域 114、726:間距 120:第一導電材料 122:第二導電材料 200:半導體裝置 202、702:積體電路基底/基底 204:導電構件 206、1206:第一介電層 208:導線或接墊（導電墊） 210:第一通孔 212:第二介電層 214:第三介電層 216:感測通孔 220:第五介電層 222:第六介電層 224:第七介電層 226、414、714:（隔離）溝渠 228、408、708:空腔 230:載體晶圓 232、404、704:薄膜 244、418、718:側壁 300、400、600、700:CMUT單元 402:（裝置）基底 406、706:接合表面 412、712:介電膜 416、716:介電材料 422、722:空腔介電構件 506:隔離底座 516、724:隔離空腔 800:方法 802、804、806、808、810、812、814、816、818、820、822、824、826、828、830、832:步驟
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A是根據一些實施例在CMUT裝置中使用的具有介電底座的底部/感測電極構件的簡化側視圖。 圖1B是圖1A的底部/感測電極構件的簡化俯視圖。 圖2A-2J是根據一些實施例示出了用於形成利用底座佈置的CMUT單元的一些步驟的剖視圖。 圖3是根據一些實施例示出了利用底座介電佈置的CMUT單元的剖視圖。 圖4是根據一些實施例示出了利用介電底座的CMUT單元的剖視圖。 圖5A是根據一些實施例在CMUT裝置中使用具有隔離底座的底部/感測電極構件的簡化側視圖。 圖5B是圖5A的底部/感測電極構件的簡化俯視圖。 圖6是根據一些實施例示出了利用隔離底座佈置的CMUT單元的剖視圖。 圖7是根據一些實施例示出了利用隔離底座的CMUT單元的剖視圖。 圖8是根據一些實施例示出了在半導體裝置的底部/感測電極上形成底座的方法。
102:底部/感測電極
104:底座介電層
106:底座
120:第一導電材料
122:第二導電材料
200:半導體裝置
202:積體電路基底/基底
204:導電構件
206:第一介電層
208:導線或接墊(導電墊)
210:第一通孔
212:第二介電層
214:第三介電層
216:感測通孔
220:第五介電層
222:第六介電層
224:第七介電層
226:(隔離)溝渠
228:空腔
230:載體晶圓

Claims (1)

  1. 一種微機電系統裝置的製造方法，包括： 在積體電路基底上沉積和圖案化至少一底部介電層，所述積體電路基底具有與其相關聯的多個導電構件； 在與所述導電構件中的至少一個電性連通的所述至少一底部介電層上沉積和圖案化至少一感測電極； 在圖案化所述至少一感測電極之後沉積底座介電層； 圖案化所述至少一感測電極上的所述底座介電層中的至少一介電基座； 在所述積體電路基底上形成至少一空腔，其中所述至少一感測電極和所述至少一介電底座設置在所述至少一空腔中；以及 在所述至少一空腔之上設置可移動的至少一薄膜。
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