JPWO2012002514A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
また、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途にジャイロセンサが利用されている。ジャイロセンサの一例は、たとえば、三次元空間において直交する3つの軸(X軸、Y軸およびZ軸)ごとに1つずつ、各軸方向に駆動する振動体を有する。このジャイロセンサは、センサが傾くときに各振動体に働くコリオリ力を利用して、各軸まわりに作用する角速度を検出する。これと異なり、1つの回転体で3つの軸について検出するジャイロセンサも知られている。
より具体的には、たとえば、半導体基板上に、酸化膜および犠牲層が順に形成され、当該犠牲層に固定電極と同一パターンの開口が形成される。さらに、当該開口を埋め尽くすように、犠牲層上にポリシリコン層が形成され、開口内のポリシリコン層以外のポリシリコンがCMPにより除去される。これにより、開口内のポリシリコン層が固定電極として形成される。その後、固定電極を覆うようにさらに犠牲層が形成され、当該犠牲層がパターニングされて、可動電極を成長させるための開口が形成される。そして、当該開口からポリシリコンをエピタキシャル成長させることにより、犠牲層上にエピタキシャル層が形成される。その後、エピタキシャル層の表面から犠牲層に達する貫通孔が形成される。次いで、当該貫通孔を介して全ての犠牲層がエッチングされる。これにより、可動電極と固定電極との間の犠牲層が除去されて、固定電極の上方に浮いた状態の可動電極が形成される。
また、犠牲層のパターニング、層材料(ポリシリコンなど)の堆積、材料層のCMPなどの処理を繰り返し行う必要があるため、製造工程が複雑になる。
また、本発明の他の目的は、簡単に製造することができ、小型化を実現できる静電容量型ジャイロセンサを提供することである。
これにより、固定電極の電極部および可動電極の電極部を各電極の他の部分から絶縁する場合に、半導体基板の表面を平坦に維持することができる。そのため、半導体基板の表面(平坦面)を、静電容量型加速度センサとCMISトランジスタとを電気的に接続するための配線などを引き回すためのスペースとして効率的に利用することができる。
また、前記センサ領域が、前記半導体基板の中央部に配置されており、このセンサ領域を取り囲む周辺部に、前記集積回路領域が配置されていることが好ましい。
センサ領域が半導体基板の中央部に配置されている、すなわち、半導体基板の空洞が半導体基板中央部に形成されている。そのため、半導体基板の外形をなす周辺部を、半導体基板本来の厚さに維持することができる。これにより、半導体基板に応力が加わっても、それにより生じる歪みを小さくすることができる。
このように、静電容量型加速度センサの配線と、CMISトランジスタの配線またはゲート電極とを同一層に形成し、さらにそれらの材料を共通化することにより、加速度センサおよびCMISトランジスタの配線構造を簡素にでき、さらにそれらを同一工程で形成することができる。
半導体基板が導電性シリコン基板であれば、所定の形状に成形された固定電極および可動電極に対して導電性を付与するための特別な処理を施さなくても、成形後の構造をそのまま電極として利用することができる。また、電極として利用される部分を除く部分を、配線として利用することができる。
固定電極の第1コンタクト部と可動電極の第2コンタクト部との間には、同極性/異極性の駆動電圧が交互に与えられる。これにより、第1コンタクト部(固定電極)−第2コンタクト部(可動電極)間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状の可動電極が振り子であるかのように、同じく櫛歯状の固定電極を振動の中心として、固定電極に対してZ軸方向に沿って上下に振動(駆動)する。この状態において、可動電極がX軸を中心軸として回転すると、Y軸方向にコリオリ力が生じることになる。このコリオリ力により、第1電極部(固定電極)と第2電極部(可動電極)との距離(電極間距離)が変化する。そして、当該電極間距離の変化に起因する可動電極−固定電極間の静電容量の変化を検出することによって、X軸まわりの角速度を検出することができる。
上記のように、櫛歯状の可動電極は、振り子であるかのように、同じく櫛歯状の固定電極を振動の中心として上下に振動(駆動)する。振動中、検出用容量素子を形成する第2電極部と第1電極部との対向面積は、可動電極が振動の中心を通過するときに最大となり、可動電極が振動端に達したときに最小となるように、振動の周期と同周期で変化する。したがって、可動電極の駆動開始からコリオリ力が働くまでの間、対向面積の変化に起因する第1−第2電極部間の静電容量の変化をセンシングしておけば、コリオリ力が可動電極に働いたときに静電容量の変化履歴を検出することにより、可動電極の位置を把握することができる。
第2電極部が空洞から離れる方向へ反っていれば、可動電極の駆動開始時、第2電極部が空洞からさらに離れる方向へ変位すると、その変位に伴い、第2電極部と第1電極部との対向面積が小さくなって、第2電極部−第1電極部間の静電容量が減っていく。一方、第2電極部が空洞へ近づく方向へ変位すると、その変位に伴い、第2電極部と第1電極部との対向面積が大きくなって、第2電極部−第1電極部間の静電容量が増えていく。したがって、当該静電容量の変化傾向を検出することにより、静電容量が減少傾向であれば第2電極部が空洞から離れる方向へ変位しており、静電容量が増加傾向であれば第2電極部が空洞へ近づく方向へ変位しているということを容易に把握することができる。その結果、第2電極部が、可動電極の駆動開始時に、空洞から離れる方向および空洞へ近づく方向のどちら側に変位したかを確実に把握することができる。そのため、駆動後の第1−第2電極部間の静電容量の変化をセンシングすることにより、振動中の可動電極の位置を正確に把握することができる。よって、コリオリ力のベクトルを正確に検出できるので、検出精度を一層向上させることができる。
また、本発明の静電容量型ジャイロセンサでは、前記半導体基板が、導電性シリコン基板であってもよい。
本発明の一の局面に係る半導体装置の製造方法は、半導体基板のセンサ領域に静電容量型加速度センサを形成し、前記半導体基板の集積回路領域にCMIS(Complementary Metal Insulator Semiconductor)トランジスタを形成する、半導体装置の製造方法であって、前記半導体基板の表面に対してN型不純物およびP型不純物を選択的に注入することにより、P型ソース領域およびP型ドレイン領域を有するN型ウェル領域と、N型ソース領域およびN型ドレイン領域を有するP型ウェル領域とを、当該半導体基板の前記集積回路領域の表層部に形成する工程と、前記半導体基板の前記センサ領域の表層部を選択的にエッチングして前記半導体基板の厚さ方向の途中部まで掘り下げた凹部を形成することにより、当該凹部を隔てて噛み合う櫛歯状の固定電極および可動電極を同時に形成する工程と、前記凹部の内面に保護膜を形成する工程と、前記凹部の底面上から前記保護膜を選択的に除去する工程と、前記保護膜の除去後、異方性エッチングにより前記凹部を掘り下げた後、等方性エッチングにより前記固定電極および可動電極の下方部を除去して空洞を形成する工程とを含んでいる。
また、前記トレンチを形成する工程および前記絶縁層を形成する工程は、前記N型ウェル領域および前記P型ウェル領域を形成する工程よりも前に行なわれることが好ましい。
たとえば、トレンチの内面を熱酸化することにより、トレンチ内に絶縁層を形成する場合には、半導体基板が1100℃〜1200℃程度に加熱される。その場合でも、N型ウェル領域およびP型ウェル領域が当該加熱の後に形成されるのであれば、これらのウェル領域が高温に晒されることを防止することができる。
これにより、トランジスタ配線とセンサ配線とを同一工程で形成することができるので、製造工程を簡略にすることができる。
これにより、凹部を形成する際のマスクを形成する工程が省けるので、製造工程をより一層簡略にすることができる。
(1)第1の実施形態(加速度センサと集積回路との1チップ化の実施例)
<半導体装置の全体構成>
まず、図1を参照して、半導体装置の全体構成を説明する。
図1は、本発明の第1実施形態に係る半導体装置の模式的な平面図である。なお、図1では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
半導体装置1は、平面視四角形状の半導体基板3を含む。半導体基板3は、その中央部に、加速度センサ4が配置されたセンサ領域70と、当該センサ領域70を取り囲む半導体基板3の周辺部に、集積回路5(ASIC:Application Specific Integrated Circuit)が配置された集積回路領域71とを有している。
また、半導体装置1の表面には、この実施形態では、平面視で加速度センサ4を挟んで互いに対向する1対の縁部のそれぞれに5つずつ、電極パッド9が設けられている。電極パッド9は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド9は、たとえば、加速度センサ4や集積回路5に電圧を印加するためのパッドを含んでいる。
<X軸センサおよびY軸センサの構成>
次に、図2〜図4を参照して、X軸センサおよびY軸センサの構成を説明する。
半導体基板3は、導電性シリコン基板(たとえば、5mΩ・m〜25mΩ・mの抵抗率を有する低抵抗基板)からなる。この半導体基板3は、センサ領域70の表層部直下に平面視四角形状の空洞10を有しており、当該空洞10を表面側から区画する天面を有する半導体基板3の上壁11(半導体基板の表層部)にX軸センサ6、Y軸センサ7およびZ軸センサ8が形成されている。つまり、X軸センサ6、Y軸センサ7およびZ軸センサ8は半導体基板3の一部からなり、空洞10を裏面側から区画する底面を有する半導体基板3の底壁12に対して浮いた状態で支持されている。空洞10が形成された半導体基板3の厚さは、たとえば、空洞10が形成された中央部において、60μm〜685μmであり、空洞10を取り囲む周辺部において、100μm〜725μmである。
X軸センサ6およびY軸センサ7は、間隔を空けて互いに隣接して配置されており、これらX軸センサ6およびY軸センサ7のそれぞれを取り囲むようにZ軸センサ8が配置されている。この実施形態では、Y軸センサ7は、X軸センサ6を平面視で90°回転させたものとほぼ同様の構成を有している。したがって、以下では、Y軸センサ7の構成については、X軸センサ6の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
X軸センサ6(Y軸センサ7)は、空洞10内に設けられた支持部14に固定されたX固定電極21(Y固定電極41)と、X固定電極21に対して振動可能に保持されたX可動電極22(Y可動電極42)とを有している。X固定電極21およびX可動電極22は、同じ厚さで形成されている。
一方、X可動電極22(Y可動電極42)は、X固定電極21の電極部24を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部25(Y軸センサ7のビーム部45)を介してX固定電極21のベース部23に接続されたベース部26(Y可動電極42のベース部46)と、当該ベース部26から、互いに隣接するX固定電極21の電極部24間に向かって両側に延び、X固定電極21の電極部24に接触しないように噛み合う櫛歯状に配列された可動側電極部としての電極部27(Y可動電極42の電極部47)とを含んでいる。
また、X固定電極21の電極部24は、個々の基端部がベース部23に接続され、それらの先端部が互いに対向する平面視直線状の2つの電極部を1組として、それらが等しい間隔を空けて複数設けられている。個々の電極部24は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
また、X可動電極22の電極部27は、ベース部26の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
X第1センサ配線29は、2つに絶縁分離された個々の電極部27の一方側(この実施形態では、図3の紙面左側)から静電容量の変化に伴う電圧の変化を検出する。これに対し、X第2センサ配線30は、2つに絶縁分離された個々の電極部27の他方側(この実施形態では、図3の紙面右側)から静電容量の変化に伴う電圧の変化を検出する。
そして、X第1センサ配線29およびX第2センサ配線30は、X可動電極22のビーム部25、X固定電極21のベース部23を介して支持部14上に引き回され、その一部がパッド13として露出している。なお、X第1センサ配線29およびX第2センサ配線30は、それぞれX可動電極22のビーム部25を通過する区間においては、導電性の半導体基板3の一部からなるビーム部25自体を電流路として利用している。ビーム部25上にアルミニウム配線を設けないので、ビーム部25の伸縮性を保持することができる。
すなわち、このX軸センサ6では、X第1センサ配線29およびX第2センサ配線30が接続された電極部27と、X第3センサ配線32が接続された電極部24とが、互いに電極間距離dxを隔てて対向し、これらの間に一定電圧が印加され、その間隔dxや対向面積の変化により静電容量が変化する容量素子(検出部)の電極を構成している。
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。すなわち、この半導体装置1では、センサ上に積層される絶縁膜の層数が、集積回路5に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第1絶縁膜33および第2絶縁膜34の2層構造であり、集積回路5の絶縁膜が第1〜第5絶縁膜33,34,36〜38および表面保護膜39の6層構造である。
また、Y軸センサ7では、Y可動電極42に対してY軸方向の加速度が作用すると、ビーム部45が伸縮してY可動電極42のベース部46が半導体基板3の表面に沿って振動することによって、Y固定電極41の電極部44に櫛歯状に噛み合ったY可動電極42の個々の電極部47が、Y固定電極41の電極部44に対して近づく方向および遠ざかる方向に交互に振動する。これにより、互いに隣接するY固定電極41の電極部44と、Y可動電極42の電極部47との対向距離が変化する。そして、当該対向距離の変化に起因するY可動電極42−Y固定電極41間の静電容量の変化を検出することによって、Y軸方向の加速度ayが検出される。
<Z軸センサの構成>
次に、図2および図5〜図7を参照して、Z軸センサの構成を説明する。
図2を参照して、導電性シリコンからなる半導体基板3は、上述したように、内部に空洞10を有している。半導体基板3の上壁11(半導体基板の表層部)には、X軸センサ6およびY軸センサ7のそれぞれを取り囲むように、半導体基板3の底壁12に対して浮いた状態で支持部14に支持されたZ軸センサ8が配置されている。
このZ軸センサ8では、Z可動電極62が支持部14の環状部17を取り囲むように配置されており、このZ可動電極62をさらに取り囲むように、Z固定電極61が配置されている。Z固定電極61およびZ可動電極62は、支持部14の直線部16の両側壁に一体的に接続されている。
一方、Z可動電極62は、平面視四角環状のベース部65と、当該ベース部65から、互いに隣接するZ固定電極61の櫛歯状の電極部64の各間に向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状の可動側電極部としての電極部66とを含んでいる。このZ可動電極62のベース部65は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のZ可動電極62のベース部65は、電極部66が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがZ可動電極62を上下動可能にするためのビーム部67として機能する。
Z固定電極61の個々の電極部64は、基端部がZ固定電極61のベース部63に接続され、先端部がZ可動電極62へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部64の基端部寄りの部分には、電極部64を幅方向に横切るように、その表面から空洞10に至るまで絶縁層68(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層68により、Z固定電極61の個々の電極部64が、Z固定電極61の他の部分から絶縁されている。
Z固定電極61およびZ可動電極62を含む半導体基板3の表面には、上述したように、酸化シリコン(SiO2)からなる第1絶縁膜33および第2絶縁膜34が順に積層されている。第1絶縁膜33は、Z可動電極62の表面上においては、他の部分よりも厚くされている。これにより、Z可動電極62に相対的に大きな応力を与えることができ、Z可動電極62の電極部66を反らすことができる。そして、第2絶縁膜34上に、Z第1センサ配線75およびZ第2センサ配線77が形成されている。
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。当該部分において、Z第1センサ配線75およびZ第2センサ配線77と対向する部分には、これらをパッド13として露出させる開口82が、表面保護膜39から第5絶縁膜38、第4絶縁膜37および第3絶縁膜36を貫通して形成されている。
<集積回路の構成>
次に、図8を参照して、集積回路の構成を説明する。図8は、図1に示す集積回路の模式断面図である。なお、図8は、前述の他の断面図(図4、図6および図7)とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
集積回路5は、CMOSデバイスを含む。より具体的には、集積回路5は、半導体基板3上に形成されたNチャネルMOSFET91およびPチャネルMOSFET92を含んでいる。
素子分離部95は、半導体基板3にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ96)を形成し、そのシャロートレンチ96の内面に熱酸化法により熱酸化膜97を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法により絶縁体98(たとえば、酸化シリコン(SiO2))をシャロートレンチ96内に堆積させることにより形成されている。
ゲート絶縁膜103上には、ゲート電極104が設けられている。ゲート電極104は、N型多結晶シリコン(Poly−Si)からなる。
ソース領域101、ドレイン領域102およびゲート電極104の表面には、それぞれシリサイド106〜108が形成されている。
PMOS領域94には、N型ウェル109が形成されている。N型ウェル109の深さは、シャロートレンチ96の深さよりも大きい。N型ウェル109の表層部には、チャネル領域110を挟んで、P型のソース領域111およびP型のドレイン領域112が形成されている。ソース領域111およびドレイン領域112のチャネル領域110側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET92では、LDD構造が適用されている。
ゲート絶縁膜113上には、ゲート電極114が形成されている。ゲート電極114は、P型多結晶シリコンからなる。
ゲート絶縁膜113およびゲート電極114の周囲には、サイドウォール115が形成されている。サイドウォール115は、SiNからなる。
そして、半導体基板3上には、層間絶縁膜としての第2〜第5絶縁膜34,36〜38および表面保護膜39が順に積層され、個々の絶縁膜34,36,37上に後述するトランジスタ配線としての配線119〜122,127が形成された多層配線構造が形成されている。これらの絶縁膜は、図4、図6および図7に示した第2〜第5絶縁膜34,36〜38および表面保護膜39と同じものである。
ソース配線121,122は、それぞれソース領域101およびソース領域111の上方に形成されている。ソース配線121とソース領域101との間、およびソース配線122とソース領域111との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ123,124が貫通して設けられている。
また、第3〜第5絶縁膜36〜38上にも、同様に配線127がそれぞれ形成されており、各層の絶縁膜の配線127は、コンタクトプラグ128を介して互いに電気的に接続されている。なお、最上層の第5絶縁膜38では、ドレイン配線129がドレイン領域102およびドレイン領域112に跨って形成されており、当該ドレイン配線129が、NチャネルMOSFET91のドレイン配線119とPチャネルMOSFET92のドレイン配線120の両方に接続されている。また、コンタクトプラグ123〜126,128は、タングステン(W)からなる。
<半導体装置1の製造方法>
次に、図9A〜図36A、図9B〜図36Bおよび図9C〜図36Cを参照して、上述した半導体装置の製造工程を工程順に説明する。
次いで、図13Cに示すように、公知のパターニング技術により、窒化シリコン膜20および第1絶縁膜33がパターニングされ、シャロートレンチ96を形成すべき領域に開口53が形成される。次いで、窒化シリコン膜20および第1絶縁膜33をハードマスクとするドライエッチングにより、半導体基板3が掘り下げられる。これにより、半導体基板3にシャロートレンチ96が形成される。次いで、窒化シリコン膜20および第1絶縁膜33を残した状態で熱酸化することにより、シャロートレンチ96の内面が酸化される。これにより、シャロートレンチ96の内面に熱酸化膜97が形成される。
次いで、図15Cに示すように、PMOS領域94を選択的に露出させる開口を有するレジスト54が形成され、当該レジスト54をマスクとして、N型不純物(たとえば、リン(P)イオン)が注入(インプランテーション)される。
この後、半導体基板3が熱処理されることにより、注入されたイオンが活性化して、半導体基板3にN型ウェル109およびP型ウェル99が形成される。
次いで、図18Cに示すように、CVD法により、ゲート絶縁膜103,113上に多結晶シリコン層56が形成される。
次いで、図19Cに示すように、ゲート電極104,114を形成すべき領域以外の領域に開口を有するレジスト57が形成され、当該レジスト57をマスクとして、多結晶シリコン層56がエッチングされる。これにより、ゲート電極104,114が形成される。ゲート電極104,114の形成後、当該レジスト57は除去される。次いで、公知のイオン注入技術により、ゲート電極104にN型不純物が注入され、ゲート電極114にP型不純物が注入される。この際、NMOS領域93およびPMOS領域94のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。
次いで、図21Cに示すように、窒化シリコン膜58がエッチバックされることにより、サイドウォール105,115が同時に形成される。
次いで、図22Cに示すように、半導体基板3上に、NMOS領域93を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にN型不純物が注入される。これにより、N型のソース領域101およびドレイン領域102が形成される。また、半導体基板3上に、PMOS領域94を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にP型不純物が注入される。これにより、P型のソース領域111およびドレイン領域112が形成される。
次いで、図24A〜図24Cに示すように、CVD法により、半導体基板3上に、酸化シリコンからなる第2絶縁膜34が積層される。
その後、図29A〜図29Cに示すように、CVD法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第4絶縁膜37および第5絶縁膜38上のそれぞれに配線127が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜39が形成される。
保護薄膜35の除去後、図35Aおよび図35Bに示すように、表面保護膜39をマスクとする異方性のディープRIEにより、複数のトレンチ60の底面がそれぞれ、さらに掘り下げられる。これにより、トレンチ60の底部に、半導体基板3の結晶面が露出した複数の凹部の下方部としての露出空間83が形成される。
<半導体装置1の作用効果>
この半導体装置1では、センサ領域70および集積回路領域71が同一の半導体基板3に設けられており、これらの領域70,71に、それぞれ、静電容量型の加速度センサ4および集積回路5(CMOSトランジスタ)が形成されている。つまり、加速度センサ4および集積回路5が同一の半導体基板3に搭載されている。そのため、加速度センサ4と集積回路5との1チップ化を達成することができる。これにより、半導体装置1のパッケージサイズを小型化でき、パッケージコストを低減することができる。しかも、図4、図6および図8に示すように、加速度センサ4の各固定電極(X固定電極21、Y固定電極41およびZ固定電極61)および各可動電極(X可動電極22、Y可動電極42およびZ可動電極62)、ならびに集積回路5の各不純物領域(P型ウェル99、N型ウェル109など)が半導体基板3の上壁11(半導体基板3の表層部)に形成された単純な配置形態である。そのため、半導体基板3上に配線(X第1センサ配線29、Y第1センサ配線49、Z第1センサ配線75、ドレイン配線119など)を形成することにより、個々の電極や不純物領域に簡単に電気的に接続することができる。
また、半導体基板3の一部からなる個々の電極において、電極部27,47,64,66を半導体基板3の他の部分からそれぞれ絶縁するために、絶縁層28,68,74が半導体基板3の表層部に埋め込まれている。これにより、各電極部27,47,64,66を個々の電極の他の部分から絶縁する場合に、半導体基板3の表面を平坦に維持することができる。そのため、半導体基板3の表面(平坦面)を、加速度センサ4と集積回路5とを電気的に接続するための配線などを引き回すためのスペースとして効率的に利用することができる。
また、図30A〜図36Aおよび図30B〜図36Bに示すように、加速度センサ4の各固定電極(X固定電極21、Y固定電極41およびZ固定電極61)および各可動電極(X可動電極22、Y可動電極42およびZ可動電極62)が、半導体基板3の異方性ディープRIEおよび等方性のRIEにより、半導体基板3の一部を利用して形成される。
したがって、各固定電極および各可動電極を形成するために、半導体基板3上に導電材料をエピタキシャル成長させる必要がない。その結果、図16Cに示す工程において半導体基板3の表層部に形成された集積回路5のP型ウェル99およびN型ウェル109の構造を、その形成後も維持することができる。その結果、加速度センサ4および集積回路5を同一の半導体基板3に形成することができる。
(2)第2の実施形態(ジャイロセンサと集積回路との1チップ化の実施例)
<半導体装置の全体構成>
まず、図37を参照して、半導体装置の全体構成を説明する。
半導体装置201は、静電容量素子の容量の変化に基づいて検出する静電容量型であり、たとえば、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途に用いられる。半導体装置201は、樹脂パッケージ202により画成された直方体形状(平面視四角形状)のパッケージの外形を有している。
ジャイロセンサ204は、三次元空間において直交する3つの軸まわりの角速度をそれぞれ検出するセンサとして、X軸センサ206、Y軸センサ207およびZ軸センサ208を有している。
また、半導体装置201の表面には、この実施形態では、平面視でジャイロセンサ204を挟んで互いに対向する1対の縁部のそれぞれに5つずつ、電極パッド209が設けられている。電極パッド209は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド209は、たとえば、ジャイロセンサ204や集積回路205に電圧を印加するためのパッドを含んでいる。
<X軸センサおよびY軸センサの構成>
次に、図38〜図40を参照して、X軸センサおよびY軸センサの構成を説明する。
半導体基板203は、導電性シリコン基板(たとえば、5Ω・m〜500Ω・mの抵抗率を有する低抵抗基板)からなる。この半導体基板203は、センサ領域287の表層部直下に平面視四角形状の空洞210を有しており、当該空洞210を表面側から区画する天面を有する半導体基板203の上壁211(表面部)にX軸センサ206、Y軸センサ207およびZ軸センサ208が形成されている。つまり、X軸センサ206、Y軸センサ207およびZ軸センサ208は半導体基板203の一部からなり、空洞210を裏面側から区画する底面を有する半導体基板203の底壁212に対して浮いた状態で支持されている。
X軸センサ206およびY軸センサ207は、間隔を空けて互いに隣接して配置されており、これらX軸センサ206およびY軸センサ207のそれぞれを取り囲むようにZ軸センサ208が配置されている。この実施形態では、Y軸センサ207は、X軸センサ206を平面視で90°回転させたものとほぼ同様の構成を有している。したがって、以下では、Y軸センサ207の構成については、X軸センサ206の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
X軸センサ206(Y軸センサ207)は、空洞210内に設けられた支持部214に固定されたX固定電極221(Y固定電極241)と、X固定電極221に対して振動可能に保持されたX可動電極222(Y可動電極242)とを有している。X固定電極221およびX可動電極222は、同じ厚さで形成されている。
一方、X可動電極222(Y可動電極242)は、X固定電極221の電極部224を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部225(Y軸センサ207のビーム部245)を介してX固定電極221のベース部223に接続されたベース部226(Y可動電極242のベース部246)と、当該ベース部226から、互いに隣接するX固定電極221の電極部224間に向かって両側に延び、X固定電極221の電極部224に接触しないように噛み合う櫛歯状に配列された電極部227(Y可動電極242の電極部247)とを含んでいる。
X固定電極221のベース部223は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
また、X可動電極222の電極部227は、ベース部226の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
そして、X第1およびX第2駆動/検出配線229,230は、X可動電極222のビーム部225、X固定電極221のベース部223を介して支持部214上に引き回され、その一部がパッド213として露出している。なお、X第1およびX第2駆動/検出配線229,230は、それぞれX可動電極222のビーム部225を通過する区間においては、導電性の半導体基板203の一部からなるビーム部225自体を電流路として利用している。ビーム部225上にアルミニウム配線を設けないので、ビーム部225の伸縮性を保持することができる。
半導体基板203において、X固定電極221およびX可動電極222の上面および側面は、第1絶縁膜233および第2絶縁膜234とともに、酸化シリコン(SiO2)からなる保護薄膜235で被覆されている。
また、Y軸センサ207では、Y第1〜Y第3駆動/検出配線249,250,252を介してY固定電極241とY可動電極242との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Y固定電極241の電極部244−Y可動電極242の電極部247間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のY可動電極242が、同じく櫛歯状のY固定電極241に対してY軸方向に沿って左右に振動(振動Uy)する。この状態において、Y可動電極242がY軸を中心軸として回転すると、X軸方向にコリオリ力Fxが生じることになる。このコリオリ力Fxにより、互いに隣接するY固定電極241の電極部244と、Y可動電極242の電極部247との対向面積が変化する。そして、当該対向面積の変化に起因するY可動電極242−Y固定電極241間の静電容量の変化を検出することによって、Z軸まわりの角速度ωzが検出される。
<Z軸センサの構成>
次に、図38および図41〜図43を参照して、Z軸センサの構成を説明する。
図38を参照して、導電性シリコンからなる半導体基板203は、上述したように、内部に空洞210を有している。半導体基板203の上壁211(表面部)には、X軸センサ206およびY軸センサ207のそれぞれを取り囲むように、半導体基板203の底壁212に対して浮いた状態で支持部214に支持されたZ軸センサ208が配置されている。
このZ軸センサ208では、Z可動電極262が支持部214の環状部217を取り囲むように配置されており、このZ可動電極262をさらに取り囲むように、Z固定電極261が配置されている。Z固定電極261およびZ可動電極262は、支持部214の直線部216の両側壁に一体的に接続されている。
一方、Z可動電極262は、平面視四角環状の第2ベース部としてのベース部265と、当該ベース部265から、互いに隣接するZ固定電極261の櫛歯状の電極部264の各間に向かって延び、Z固定電極261の電極部264に接触しないように噛み合う櫛歯状の第2電極部としての電極部266とを含んでいる。このZ可動電極262のベース部265は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のZ可動電極262のベース部265は、電極部266が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがZ可動電極262を上下動可能にするためのビーム部267として機能する。
Z固定電極261の個々の電極部264は、基端部がZ固定電極261のベース部263に接続され、先端部がZ可動電極262へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部264の基端部寄りの部分には、電極部264を幅方向に横切るように、その表面から空洞210に至るまで絶縁層268(この実施形態では、酸化シリコン)が埋め込まれている。この絶縁層268により、Z固定電極261の個々の電極部264が、Z固定電極261の他の部分から絶縁されている。
Z固定電極261およびZ可動電極262を含む半導体基板203の表面には、上述したように、酸化シリコン(SiO2)からなる第1絶縁膜233および第2絶縁膜234が順に積層されている。第1絶縁膜233は、Z可動電極262の表面上においては、他の部分よりも厚くされている。これにより、Z可動電極262に相対的に大きな応力を与えることができ、Z可動電極262の電極部266を反らすことができる。そして、第2絶縁膜234上に、Z第1検出配線275、Z第1駆動配線276、Z第2検出配線277およびZ第2駆動配線278が形成されている。
また、半導体基板203の表面における空洞210外の部分では、第2絶縁膜234上に、第3絶縁膜236、第4絶縁膜237、第5絶縁膜238および表面保護膜239が順に積層されている。当該部分において、Z第1検出配線275、Z第1駆動配線276、Z第2検出配線277およびZ第2駆動配線278と対向する部分には、これらをパッド213として露出させる開口282が、表面保護膜239から第5、第4および第3絶縁膜236を貫通して形成されている。
<集積回路の構成>
次に、図44を参照して、集積回路の構成を説明する。図44は、図37に示す集積回路の模式断面図である。なお、図44は、前述の他の断面図(図40、図42および図43)とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
集積回路205は、CMOSデバイスにより構成されており、半導体基板203上に形成されたNチャネルMOSFET291およびPチャネルMOSFET292を含んでいる。
素子分離部295は、半導体基板203にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ296)を形成し、そのシャロートレンチ296の内面に熱酸化法により熱酸化膜297を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法により絶縁体298(たとえば、酸化シリコン(SiO2))をシャロートレンチ296内に堆積させることにより形成されている。
ゲート絶縁膜303上には、ゲート電極304が設けられている。ゲート電極304は、N型多結晶シリコン(Poly−Si)からなる。
ソース領域301、ドレイン領域302およびゲート電極304の表面には、それぞれシリサイド306〜308が形成されている。
PMOS領域294には、N型ウェル309が形成されている。N型ウェル309の深さは、シャロートレンチ296の深さよりも大きい。N型ウェル309の表層部には、チャネル領域310を挟んで、P型のソース領域311およびドレイン領域312が形成されている。ソース領域311およびドレイン領域312のチャネル領域310側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET292では、LDD構造が適用されている。
ゲート絶縁膜313上には、ゲート電極314が形成されている。ゲート電極314は、P型多結晶シリコンからなる。
ゲート絶縁膜313およびゲート電極314の周囲には、サイドウォール315が形成されている。サイドウォール315は、SiNからなる。
そして、半導体基板203上には、第2〜第5絶縁膜234,236〜238および表面保護膜239が順に積層されている。これらの絶縁膜は、図40、図42および図43に示した第2〜第5絶縁膜234,236〜238および表面保護膜239と同じものである。
ソース配線321,322は、それぞれソース領域301およびソース領域311の上方に形成されている。ソース配線321とソース領域301との間、およびソース配線322とソース領域311との間において、第2絶縁膜234には、それらを電気的に接続するためのコンタクトプラグ323,324が貫通して設けられている。
また、第3〜第5絶縁膜236〜238上にも、同様に配線327がそれぞれ形成されており、各層の絶縁膜の配線327は、コンタクトプラグ328を介して互いに電気的に接続されている。なお、最上層の第5絶縁膜238では、ドレイン配線329がドレイン領域302およびドレイン領域312に跨って形成されており、当該ドレイン配線329が、NチャネルMOSFET291のドレイン配線319とPチャネルMOSFET292のドレイン配線320の両方に接続されている。また、コンタクトプラグ323〜326,328は、タングステン(W)からなる。
<半導体装置201の作用効果>
この実施形態に係る半導体装置201では、Z固定電極261およびZ可動電極262が、半導体基板203の表面部において、空洞210を有する半導体基板203の上壁211を利用して形成されている。したがって、Z固定電極261およびZ可動電極262を形成するために、半導体基板203上に、エピタキシャル層などの層を幾つも積み上げる必要がない。その結果、センサ全体の厚さが半導体基板203の厚さ程度で済むので、センサの小型化を実現することができる。
上記のように、櫛歯状のZ可動電極262は、振り子であるかのように、同じく櫛歯状のZ固定電極261を振動の中心として上下に振動(駆動)する。振動中、検出用容量素子を形成するZ固定電極261の電極部264およびZ可動電極262の中間部272との対向面積Sは、Z可動電極262が振動の中心を通過するときに最大となり、Z可動電極262が振動端に達したときに最小となるように、振動の周期と同周期で変化する。したがって、Z可動電極262の駆動開始からコリオリ力Fyが働くまでの間、対向面積Sの変化に起因する、Z固定電極261の電極部264−Z可動電極262の中間部272間の静電容量Cの変化をセンシングする。こうすれば、コリオリ力FyがZ可動電極262に働いたときに静電容量Cの変化履歴を検出することにより、Z可動電極262のZ軸方向における位置を把握することができる。
たとえば、加速度センサ4の配線(X第1センサ配線29、Z第1センサ配線75など)は、第3絶縁膜36や第4絶縁膜37上に形成されていてもよい。この場合、これらの配線を、集積回路5の多層配線の一部(配線127)と同一層に形成することができる。
本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
本出願は、2010年7月1日に日本国特許庁に提出された特願2010−151147号および2010年7月7日に日本国特許庁に提出された特願2010−155185号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
Claims (17)
- センサ領域および集積回路領域を有し、前記センサ領域の表層部直下に空洞が形成された半導体基板と、
前記センサ領域に形成された静電容量型加速度センサと、
前記集積回路領域に形成されたCMISトランジスタとを含み、
前記静電容量型加速度センサが、前記空洞に対向する前記表層部を加工して形成され、互いに間隔を空けて噛み合う櫛歯状の固定電極および可動電極を含み、
前記CMISトランジスタが、前記集積回路領域における前記半導体基板の表層部に形成され、P型ソース領域およびP型ドレイン領域を有するN型ウェル領域と、前記集積回路領域における前記半導体基板の表層部に形成され、N型ソース領域およびN型ドレイン領域を有するP型ウェル領域と、N型ウェル領域およびP型ウェル領域のそれぞれに対して、前記半導体基板の表面に形成されたゲート絶縁膜を介して対向するゲート電極とを含む、半導体装置。 - 前記固定電極は、前記半導体基板の前記表層部に埋設された絶縁層によって前記固定電極の他の部分から絶縁された固定側電極部を含み、
前記可動電極は、前記半導体基板の前記表層部に埋設された絶縁層によって前記可動電極の他の部分から絶縁された可動側電極部を含む、請求項1に記載の半導体装置。 - 前記静電容量型加速度センサは、前記半導体基板の表面に沿って直交する2方向をX軸方向およびY軸方向とし、当該X軸およびY軸に直交する前記半導体基板の厚さ方向に沿う方向をZ軸方向としたときに、前記X軸方向に沿う加速度を検出するX軸センサと、前記Y軸方向に沿う加速度を検出するY軸センサと、前記Z軸方向に沿う加速度を検出するZ軸センサとを含み、
前記X軸センサ、Y軸センサおよびZ軸センサが、それぞれ、前記固定電極および可動電極を含み、
前記X軸センサの前記固定電極としてのX固定電極は、前記半導体基板に対して固定されており、前記X軸センサの前記可動電極としてのX可動電極は、前記半導体基板に対して前記X軸方向に沿って、前記X固定電極に対して進退するように構成されており、
前記Y軸センサの前記固定電極としてのY固定電極は、前記半導体基板に対して固定されており、前記Y軸センサの前記可動電極としてのY可動電極は、前記半導体基板に対して前記Y軸方向に沿って、前記Y固定電極に対して進退するように構成されており、
前記Z軸センサの前記固定電極としてのZ固定電極は、前記半導体基板に対して固定されており、前記Z軸センサの前記可動電極としてのZ可動電極は、前記半導体基板に対して前記Z軸方向に沿って、前記Z固定電極に対して進退するように構成されている、請求項1または2に記載の半導体装置。 - 前記センサ領域が、前記半導体基板の中央部に配置されており、このセンサ領域を取り囲む周辺部に、前記集積回路領域が配置されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記半導体基板の表面に積層された層間絶縁膜をさらに含み、
前記CMISトランジスタは、前記層間絶縁膜上に積層された複数層のトランジスタ配線を有する多層配線構造を有しており、
前記静電容量型加速度センサは、前記多層配線構造のいずれかの層に形成された前記トランジスタ配線と同一層に形成され、当該トランジスタ配線と同一材料からなるセンサ配線をさらに含む、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記静電容量型加速度センサは、前記ゲート絶縁膜と同一層に形成された絶縁膜と、当該絶縁膜上に形成され、前記ゲート電極と同一材料からなるセンサ配線とをさらに含む、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記半導体基板が、導電性シリコン基板である、請求項1〜6のいずれか一項に記載の半導体装置。
- 内部に空洞を有し、前記空洞に対して一方側の表面部および他方側の裏面部を有する半導体基板と、
前記半導体基板の前記表面部に形成され、第1ベース部と、この第1ベース部から前記半導体基板の表面に沿って延び、互いに間隔を空けて櫛歯状に配列された複数の第1電極部とを含む固定電極と、
前記半導体基板の前記表面部に形成され、第2ベース部と、この第2ベース部から複数の前記第1電極部の各間に向かって延び、前記第1電極部に対して間隔を空けて噛み合う櫛歯状に配列された複数の第2電極部とを含み、前記固定電極に対して上下動可能な可動電極と、
前記第1ベース部における前記第2電極部に対向する対向部に形成され、前記第1ベース部の他の部分から絶縁された第1コンタクト部と、
前記第2電極部の先端部に形成され、前記第2電極部の他の部分から絶縁された第2コンタクト部とを含む、静電容量型ジャイロセンサ。 - 前記第2電極部が、前記固定電極の表面からはみ出すように前記空洞から離れる方向へ反っているか、または、前記固定電極の裏面からはみ出すように前記半導体基板の裏面へ向かう方向へ反っている、請求項8に記載の静電容量型ジャイロセンサ。
- 前記第1ベース部の前記対向部の周囲を取り囲むように前記第1ベース部に埋め込まれ、当該対向部を前記第1ベース部の他の部分から分離する第1分離絶縁層をさらに含む、請求項8または9に記載の静電容量型ジャイロセンサ。
- 前記第2電極部の前記先端部よりも基端部側に埋め込まれ、当該先端部を前記第2電極部の前記他の部分から分離する第2分離絶縁層をさらに含む、請求項8〜10のいずれか一項に記載の静電容量型ジャイロセンサ。
- 前記半導体基板が、導電性シリコン基板である、請求項8〜11のいずれか一項に記載の静電容量型ジャイロセンサ。
- 半導体基板のセンサ領域に静電容量型加速度センサを形成し、前記半導体基板の集積回路領域にCMIS(Complementary Metal Insulator Semiconductor)トランジスタを形成する、半導体装置の製造方法であって、
前記半導体基板の表面に対してN型不純物およびP型不純物を選択的に注入することにより、P型ソース領域およびP型ドレイン領域を有するN型ウェル領域と、N型ソース領域およびN型ドレイン領域を有するP型ウェル領域とを、当該半導体基板の前記集積回路領域の表層部に形成する工程と、
前記半導体基板の前記センサ領域の表層部を選択的にエッチングして前記半導体基板の厚さ方向の途中部まで掘り下げた凹部を形成することにより、当該凹部を隔てて噛み合う櫛歯状の固定電極および可動電極を同時に形成する工程と、
前記凹部の内面に保護膜を形成する工程と、
前記凹部の底面上から前記保護膜を選択的に除去する工程と、
前記保護膜の除去後、異方性エッチングにより前記凹部を掘り下げた後、等方性エッチングにより前記固定電極および可動電極の下方部を除去して空洞を形成する工程とを含む、半導体装置の製造方法。 - 前記凹部の形成に先立って、前記半導体基板を選択的にエッチングすることにより、前記半導体基板の前記センサ領域の表層部にトレンチを形成する工程と、
前記トレンチに絶縁材料を埋設することにより、前記トレンチ内に絶縁層を形成する工程とをさらに含み、
前記凹部を形成する工程は、前記固定電極および前記可動電極の一部が、前記絶縁層により前記固定電極および前記可動電極の他の部分から絶縁されるように、前記半導体基板をエッチングする工程を含む、請求項13に記載の半導体装置の製造方法。 - 前記トレンチを形成する工程および前記絶縁層を形成する工程は、前記N型ウェル領域および前記P型ウェル領域を形成する工程よりも前に行なわれる、請求項14に記載の半導体装置の製造方法。
- 前記半導体基板上に絶縁膜を積層する工程と、
前記絶縁膜上に金属材料を選択的に堆積させることにより、前記CMISトランジスタ用のトランジスタ配線と、前記静電容量型加速度センサ用のセンサ配線とを同一層に形成する工程とをさらに含む、請求項13〜15のいずれか一項に記載の半導体装置の製造方法。 - 前記金属材料を選択的に堆積させる工程は、前記固定電極および前記可動電極を形成すべき領域に当該金属材料を堆積させる工程を含み、
前記凹部を形成する工程は、堆積された前記金属材料を含む層をマスクとするエッチングにより前記凹部を形成し、同時に前記固定電極および可動電極を形成する工程を含む、請求項16に記載の半導体装置の製造方法。
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