JP5837286B2 - 半導体基板のエッチング方法および静電容量型memsセンサの製造方法 - Google Patents
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Description
MEMSデバイスの作製に際し、高いアスペクト比でエッチングする技術として、深掘り反応性イオンエッチング(深掘りRIE:Deep Reactive Ion Etching)が知られている。
本発明の目的は、エッチング領域の形状または大きさによらずに、正確に制御された深さの凹部を形成することができる半導体基板のエッチング方法を提供することである。
請求項3に記載の発明は、前記第2凹部を形成する工程は、複数の前記第1凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項1または2に記載の半導体基板のエッチング方法である。
請求項4に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項1〜3のいずれか一項に記載の半導体基板のエッチング方法である。
請求項5に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、同一深さになるように形成する工程を含む、請求項1〜4のいずれか一項に記載の半導体基板のエッチング方法である。
請求項6に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視円形状に形成する工程を含む、請求項1〜5のいずれか一項に記載の半導体基板のエッチング方法である。
請求項7に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視多角形状に形成する工程を含む、請求項1〜5のいずれか一項に記載の半導体基板のエッチング方法である。
請求項9に記載の発明は、前記第1および第2電極を形成する工程は、複数の前記第1凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項8に記載の静電容量型MEMSセンサの製造方法である。
請求項10に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項8または9に記載の静電容量型MEMSセンサの製造方法である。
請求項11に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、同一深さになるように形成する工程を含む、請求項8〜10のいずれか一項に記載の静電容量型MEMSセンサの製造方法である。
請求項12に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視円形状に形成する工程を含む、請求項8〜11のいずれか一項に記載の静電容量型MEMSセンサの製造方法である。
請求項13に記載の発明は、前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視多角形状に形成する工程を含む、請求項8〜11のいずれか一項に記載の静電容量型MEMSセンサの製造方法である。
請求項14に記載の発明は、前記静電容量型MEMSセンサは、回路素子が形成される回路領域をさらに含み、前記回路領域における前記半導体基板の表面部に第1導電型の不純物を注入して、第1導電型のウェル領域を形成する工程と、前記ウェル領域の内方部に、第2導電型のソース領域およびドレイン領域を選択的に形成する工程と、前記ソース領域および前記ドレイン領域の間のチャネル領域上にゲート電極を形成する工程とを含む、請求項8〜13のいずれか一項に記載の静電容量型MEMSセンサの製造方法である。
請求項15に記載の発明は、前記ソース領域および前記ドレイン領域を形成する工程は、前記ソース領域および前記ドレイン領域の前記チャネル領域側の端部を、その深さおよび不純物濃度が他の部分よりも小さくなるように形成する工程を含む、請求項14に記載の静電容量型MEMSセンサの製造方法である。
請求項16に記載の発明は、前記エッチング領域および前記回路領域に跨るように、前記半導体基板の表面に第1絶縁膜を形成する工程をさらに含み、前記第1絶縁膜を形成する工程は、前記ゲート電極と前記半導体基板との間にゲート絶縁膜を形成する工程を兼ねている、請求項14または15に記載の静電容量型MEMSセンサの製造方法である。
請求項17に記載の発明は、前記ソース領域およびドレイン領域を形成する工程の後、前記半導体基板の表面に第2絶縁膜を形成する工程と、前記第2絶縁膜にタングステン膜を埋め込むことによって、前記ソース領域および前記ドレイン領域に接続されるコンタクトプラグを形成する工程とをさらに含む、請求項14〜16のいずれか一項に記載の静電容量型MEMSセンサの製造方法である。
<ジャイロセンサの全体構成>
まず、図1を参照して、ジャイロセンサの全体構成を説明する。
図1は、ジャイロセンサの模式的な平面図である。なお、図1では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。
センサ部4は、三次元空間において直交する3つの軸まわりの角速度をそれぞれ検出するセンサとして、X軸センサ6、Y軸センサ7およびZ軸センサ8を有している。
また、ジャイロセンサ1の表面には、この実施形態では、平面視でセンサ部4を挟んで互いに対向する1対の縁部のそれぞれに5つずつ、電極パッド9が設けられている。電極パッド9は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド9は、たとえば、センサ部4や集積回路5に電圧を印加するためのパッドを含んでいる。
<X軸センサおよびY軸センサの構成>
次に、図2〜図4を参照して、X軸センサおよびY軸センサの構成を説明する。
半導体基板3は、導電性シリコン基板(たとえば、1mΩ・m〜30Ω・m、好ましくは、5mΩ・m〜25mΩ・mの抵抗率を有する低抵抗基板)からなる。この半導体基板3は、内部に本発明の空洞の一例としての空洞10を有しており、当該空洞10を表面側から区画する天面を有する半導体基板3の上壁11(表面部)にX軸センサ6、Y軸センサ7およびZ軸センサ8が形成されている。つまり、X軸センサ6、Y軸センサ7およびZ軸センサ8は半導体基板3の一部からなり、空洞10を裏面側から区画する底面を有する半導体基板3の底壁12に対して浮いた状態で支持されている
X軸センサ6およびY軸センサ7は、間隔を空けて互いに隣接して配置されており、これらX軸センサ6およびY軸センサ7のそれぞれを取り囲むようにZ軸センサ8が配置されている。この実施形態では、Y軸センサ7は、X軸センサ6を平面視で90°回転させたものとほぼ同様の構成を有している。したがって、以下では、Y軸センサ7の構成については、X軸センサ6の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。
X軸センサ6(Y軸センサ7)は、空洞10内に設けられた支持部14に固定された第1電極としてのX固定電極21(Y固定電極41)と、X固定電極21に対して振動可能に保持された第2電極としてのX可動電極22(Y可動電極42)とを有している。X固定電極21およびX可動電極22は、同じ厚さで形成されている。
一方、X可動電極22(Y可動電極42)は、X固定電極21の電極部24を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部25(Y軸センサ7のビーム部45)を介してX固定電極21のベース部23に接続されたベース部26(Y可動電極42のベース部46)と、当該ベース部26から、互いに隣接するX固定電極21の電極部24間に向かって両側に延び、X固定電極21の電極部24に接触しないように噛み合う櫛歯状に配列された電極部27(Y可動電極42の電極部47)とを含んでいる。
X固定電極21のベース部23は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
また、X可動電極22の電極部27は、ベース部26の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。
X第1駆動/検出配線29は、2つに絶縁分離された個々の電極部27の一方側(この実施形態では、図3の紙面左側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。これに対し、X第2駆動/検出配線30は、2つに絶縁分離された個々の電極部27の他方側(この実施形態では、図3の紙面右側)に駆動電圧を供給するとともに、当該電極部27から静電容量の変化に伴う電圧の変化を検出する。
そして、X第1およびX第2駆動/検出配線29,30は、X可動電極22のビーム部25、X固定電極21のベース部23を介して支持部14上に引き回され、その一部がパッド13として露出している。なお、X第1およびX第2駆動/検出配線29,30は、それぞれX可動電極22のビーム部25を通過する区間においては、導電性の半導体基板3の一部からなるビーム部25自体を電流路として利用している。ビーム部25上にアルミニウム配線を設けないので、ビーム部25の伸縮性を保持することができる。
半導体基板3において、X固定電極21およびX可動電極22の上面および側面は、第1絶縁膜33および第2絶縁膜34とともに、酸化シリコン(SiO2)からなる保護薄膜35で被覆されている。
また、Y軸センサ7では、Y第1〜Y第3駆動/検出配線49,50,52を介してY固定電極41とY可動電極42との間に、同極性/異極性の駆動電圧が交互に与えられる。これにより、Y固定電極41の電極部44−Y可動電極42の電極部47間にクーロン斥力/クーロン引力が交互に発生する。その結果、櫛歯状のY可動電極42が、同じく櫛歯状のY固定電極41に対してY軸方向に沿って左右に振動(振動Uy)する。この状態において、Y可動電極42がY軸を中心軸として回転すると、X軸方向にコリオリ力Fxが生じることになる。このコリオリ力Fxにより、互いに隣接するY固定電極41の電極部44と、Y可動電極42の電極部47との対向面積が変化する。そして、当該対向面積の変化に起因するY可動電極42−Y固定電極41間の静電容量の変化を検出することによって、Z軸まわりの角速度ωzが検出される。
<Z軸センサの構成>
次に、図2および図5〜図7を参照して、Z軸センサの構成を説明する。
図2を参照して、導電性シリコンからなる半導体基板3は、上述したように、内部に空洞10を有している。半導体基板3の上壁11(表面部)には、X軸センサ6およびY軸センサ7のそれぞれを取り囲むように、半導体基板3の底壁12に対して浮いた状態で支持部14に支持されたZ軸センサ8が配置されている。
このZ軸センサ8では、Z可動電極62が支持部14の環状部17を取り囲むように配置されており、このZ可動電極62をさらに取り囲むように、Z固定電極61が配置されている。Z固定電極61およびZ可動電極62は、支持部14の直線部16の両側壁に一体的に接続されている。
一方、Z可動電極62は、平面視四角環状の第2ベース部としてのベース部65と、当該ベース部65から、互いに隣接するZ固定電極61の櫛歯状の電極部64の各間に向かって延び、Z固定電極61の電極部64に接触しないように噛み合う櫛歯状の第2電極部としての電極部66とを含んでいる。このZ可動電極62のベース部65は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のZ可動電極62のベース部65は、電極部66が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがZ可動電極62を上下動可能にするためのビーム部67として機能する。
Z固定電極61のベース部63は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。
Z固定電極61およびZ可動電極62を含む半導体基板3の表面には、上述したように、酸化シリコン(SiO2)からなる第1絶縁膜33および第2絶縁膜34が順に積層されている。第1絶縁膜33は、Z可動電極62の表面上においては、他の部分よりも厚くされている。これにより、Z可動電極62に相対的に大きな応力を与えることができ、Z可動電極62の電極部66を反らすことができる。そして、第2絶縁膜34上に、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78が形成されている。
また、半導体基板3の表面における空洞10外の部分では、第2絶縁膜34上に、第3絶縁膜36、第4絶縁膜37、第5絶縁膜38および表面保護膜39が順に積層されている。当該部分において、Z第1検出配線75、Z第1駆動配線76、Z第2検出配線77およびZ第2駆動配線78と対向する部分には、これらをパッド13として露出させる開口82が、表面保護膜39から第5、第4および第3絶縁膜36を貫通して形成されている。
<集積回路の構成>
次に、図8を参照して、集積回路の構成を説明する。図8は、図1に示す集積回路の模式断面図である。なお、図8は、前述の他の断面図(図4、図6および図7)とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。
集積回路5は、CMOSデバイスにより構成されており、半導体基板3上に形成されたNチャネルMOSFET91およびPチャネルMOSFET92を含んでいる。
NチャネルMOSFET91が形成されるNMOS領域93と、PチャネルMOSFET92が形成されるPMOS領域94とは、素子分離部95により、それぞれ周囲から絶縁分離されている。
ゲート絶縁膜103上には、ゲート電極104が設けられている。ゲート電極104は、N型多結晶シリコン(Poly−Si)からなる。
ソース領域101、ドレイン領域102およびゲート電極104の表面には、それぞれシリサイド106〜108が形成されている。
PMOS領域94には、N型ウェル109が形成されている。N型ウェル109の深さは、シャロートレンチ96の深さよりも大きい。N型ウェル109の表層部には、チャネル領域110を挟んで、P型のソース領域111およびドレイン領域112が形成されている。ソース領域111およびドレイン領域112のチャネル領域110側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、PチャネルMOSFET92では、LDD構造が適用されている。
ゲート絶縁膜113上には、ゲート電極114が形成されている。ゲート電極114は、P型多結晶シリコンからなる。
ゲート絶縁膜113およびゲート電極114の周囲には、サイドウォール115が形成されている。サイドウォール115は、SiNからなる。
そして、半導体基板3上には、第2〜第5絶縁膜34,36〜38および表面保護膜39が順に積層されている。これらの絶縁膜は、図4、図6および図7に示した第2〜第5絶縁膜34,36〜38および表面保護膜39と同じものである。
ソース配線121,122は、それぞれソース領域101およびソース領域111の上方に形成されている。ソース配線121とソース領域101との間、およびソース配線122とソース領域111との間において、第2絶縁膜34には、それらを電気的に接続するためのコンタクトプラグ123,124が貫通して設けられている。
また、第3〜第5絶縁膜36〜38上にも、同様に配線127がそれぞれ形成されており、各層の絶縁膜の配線127は、コンタクトプラグ128を介して互いに電気的に接続されている。なお、最上層の第5絶縁膜38では、ドレイン配線129がドレイン領域102およびドレイン領域112に跨って形成されており、当該ドレイン配線129が、NチャネルMOSFET91のドレイン配線119とPチャネルMOSFET92のドレイン配線120の両方に接続されている。また、コンタクトプラグ123〜126,128は、タングステン(W)からなる。
<ジャイロセンサ1の製造方法>
次に、図9A〜図36A、図9B〜図36Bおよび図9C〜図36Cを参照して、上述したジャイロセンサの製造工程を工程順に説明する。
集積回路5を形成すべき領域においては、センサ部4を形成すべき領域に絶縁層68,69,73,74が形成された後、図12Cに示すように、CVD法により、第1絶縁膜33上に窒化シリコン膜20が形成される。
次いで、図15Cに示すように、PMOS領域94を選択的に露出させる開口を有するレジスト54が形成され、当該レジスト54をマスクとして、N型不純物(たとえば、リン(P)イオン)が注入(インプランテーション)される。
この後、半導体基板3が熱処理されることにより、注入されたイオンが活性化して、半導体基板3にN型ウェル109およびP型ウェル99が形成される。
次いで、図18Cに示すように、CVD法により、ゲート絶縁膜103,113上に多結晶シリコン層56が形成される。
次いで、図19Cに示すように、ゲート電極104,114を形成すべき領域以外の領域に開口を有するレジスト57が形成され、当該レジスト57をマスクとして、多結晶シリコン層56がエッチングされる。これにより、ゲート電極104,114が形成される。ゲート電極104,114の形成後、当該レジスト57は除去される。次いで、公知のイオン注入技術により、ゲート電極104にN型不純物が注入され、ゲート電極114にP型不純物が注入される。この際、NMOS領域93およびPMOS領域94のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。
次いで、図21Cに示すように、窒化シリコン膜58がエッチバックされることにより、サイドウォール105,115が同時に形成される。
次いで、図22Cに示すように、半導体基板3上に、NMOS領域93を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にN型不純物が注入される。これにより、N型のソース領域101およびドレイン領域102が形成される。また、半導体基板3上に、PMOS領域94を選択的に露出させる開口を有するレジスト(図示せず)が形成され、当該レジストの開口を介して、半導体基板3にP型不純物が注入される。これにより、P型のソース領域111およびドレイン領域112が形成される。
次いで、図24A〜図24Cに示すように、CVD法により、半導体基板3上に、酸化シリコンからなる第2絶縁膜34が積層される。
その後、図29A〜図29Cに示すように、CVD法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第4絶縁膜37および第5絶縁膜38上のそれぞれに配線127が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜39が形成される。
次いで、図35Aおよび図35Bに示すように、表面保護膜39をマスクとする異方性の深掘りRIEにより、トレンチ60の底面がさらに掘り下げられる。これにより、トレンチ60の底部に、半導体基板3の結晶面が露出した露出空間83が形成される。
<作用効果>
以上のように、上記したジャイロセンサ1の製造方法によれば、半導体基板3の表面部にX固定電極21,Y固定電極41およびZ固定電極61、ならびにX可動電極22,Y可動電極42およびZ可動電極62を画成するために、半導体基板3を選択的にエッチングするためのエッチング領域87(たとえば、領域871〜874などを含む領域)が設定される。
また、図37および図38に示すように、第1ステップの深掘りRIEの際には、半導体基板3上のいずれの箇所からも形状が同じパターン(この実施形態では、平面視円形)でエッチングするので、半導体基板3上に形成されるレジスト59をパターニングするためのマスクが1枚で済む。そのため、製造コストが低減することができる。さらに、レジスト59のパターニングが1回で済むため、製造時間を短縮することもできる。
たとえば、前述の実施形態では、本発明の一実施形態に係るエッチング方法が採用される例として、静電容量型ジャイロセンサを取り上げたが、当該エッチング方法は、静電容量型加速度センサの各軸(X軸、Y軸およびZ軸)の固定電極および可動電極を形成する際に適用することもできる。また、静電容量型のジャイロセンサおよび加速度センサの電極製造に適用できるだけでなく、たとえば、ピエゾ抵抗型圧力センサの基準圧室となる凹部を半導体基板に形成する際、トレンチゲート型MOSFETのゲートトレンチを形成する際など、半導体基板に凹部を形成する工程全般に適用することができる。
また、前述の実施形態では、半導体基板3上にセンサ部4と集積回路5とが混載された態様を説明したが、センサ部4および集積回路5は、それぞれ別個の半導体基板に形成されてもよい。
3 半導体基板
11 上壁(半導体基板の表面部)
21 X固定電極
22 X可動電極
41 Y固定電極
42 Y可動電極
60 トレンチ
61 Z固定電極
62 Z可動電極
87 エッチング領域
88 (レジストの)開口
89 凹部
90 側壁
871 領域
872 領域
873 領域
874 領域
Claims (17)
- エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、
当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
互いに隣り合う複数の前記第1凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第1凹部を一体化させて、当該第1凹部よりも平面視幅広の開口を有する第2凹部を前記エッチング領域に形成する工程と、
前記第2凹部の形成工程後、前記第2凹部の内面全域に絶縁膜を形成する工程と、
前記絶縁膜における前記第2凹部の底面上の部分を除去することにより、前記第2凹部の底面を露出させる工程と、
深堀り反応性イオンエッチングによって前記第2凹部の底面をさらに掘り下げる工程と、
等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第2凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを含む、半導体基板のエッチング方法。 - 前記エッチング領域が、互いに形状または大きさが異なる第1エッチング領域および第2エッチング領域を含み、
前記第1凹部を形成する工程が、前記第1エッチング領域および前記第2エッチング領域内に、それぞれ複数の前記第1凹部を同時に形成する工程を含む、請求項1に記載の半導体基板のエッチング方法。 - 前記第2凹部を形成する工程は、複数の前記第1凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項1または2に記載の半導体基板のエッチング方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項1〜3のいずれか一項に記載の半導体基板のエッチング方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、同一深さになるように形成する工程を含む、請求項1〜4のいずれか一項に記載の半導体基板のエッチング方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視円形状に形成する工程を含む、請求項1〜5のいずれか一項に記載の半導体基板のエッチング方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視多角形状に形成する工程を含む、請求項1〜5のいずれか一項に記載の半導体基板のエッチング方法。
- 半導体基板と、
前記半導体基板の表面部に形成された第1電極と、
前記半導体基板の前記表面部に形成され、前記第1電極に対して間隔を空けて対向する第2電極とを含む静電容量型MEMSセンサの製造方法であって、
前記第1電極および前記第2電極を形成すべき領域外において当該第1および第2電極を形成すべき領域を区画するようにエッチング領域を定める工程と、
前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第1凹部を前記エッチング領域に形成する工程と、
互いに隣り合う複数の前記第1凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第1凹部を一体化させて、当該第1凹部よりも平面視幅広の開口を有する第2凹部を前記エッチング領域に形成し、同時に前記第1および第2電極を形成する工程と、
前記第1および第2電極の形成工程後、前記第2凹部の内面全域に絶縁膜を形成する工程と、
前記絶縁膜における前記第2凹部の底面上の部分を除去することにより、前記第2凹部の底面を露出させる工程と、
深堀り反応性イオンエッチングによって前記第2凹部の底面をさらに掘り下げる工程と、
等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第2凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを含む、静電容量型MEMSセンサの製造方法。 - 前記第1および第2電極を形成する工程は、複数の前記第1凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項8に記載の静電容量型MEMSセンサの製造方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項8または9に記載の静電容量型MEMSセンサの製造方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、同一深さになるように形成する工程を含む、請求項8〜10のいずれか一項に記載の静電容量型MEMSセンサの製造方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視円形状に形成する工程を含む、請求項8〜11のいずれか一項に記載の静電容量型MEMSセンサの製造方法。
- 前記第1凹部を形成する工程は、複数の前記第1凹部を、平面視多角形状に形成する工程を含む、請求項8〜11のいずれか一項に記載の静電容量型MEMSセンサの製造方法。
- 前記静電容量型MEMSセンサは、回路素子が形成される回路領域をさらに含み、
前記回路領域における前記半導体基板の表面部に第1導電型の不純物を注入して、第1導電型のウェル領域を形成する工程と、
前記ウェル領域の内方部に、第2導電型のソース領域およびドレイン領域を選択的に形成する工程と、
前記ソース領域および前記ドレイン領域の間のチャネル領域上にゲート電極を形成する工程とを含む、請求項8〜13のいずれか一項に記載の静電容量型MEMSセンサの製造方法。 - 前記ソース領域および前記ドレイン領域を形成する工程は、前記ソース領域および前記ドレイン領域の前記チャネル領域側の端部を、その深さおよび不純物濃度が他の部分よりも小さくなるように形成する工程を含む、請求項14に記載の静電容量型MEMSセンサの製造方法。
- 前記エッチング領域および前記回路領域に跨るように、前記半導体基板の表面に第1絶縁膜を形成する工程をさらに含み、
前記第1絶縁膜を形成する工程は、前記ゲート電極と前記半導体基板との間にゲート絶縁膜を形成する工程を兼ねている、請求項14または15に記載の静電容量型MEMSセンサの製造方法。 - 前記ソース領域およびドレイン領域を形成する工程の後、前記半導体基板の表面に第2絶縁膜を形成する工程と、
前記第2絶縁膜にタングステン膜を埋め込むことによって、前記ソース領域および前記ドレイン領域に接続されるコンタクトプラグを形成する工程とをさらに含む、請求項14〜16のいずれか一項に記載の静電容量型MEMSセンサの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010154019A JP5837286B2 (ja) | 2010-07-06 | 2010-07-06 | 半導体基板のエッチング方法および静電容量型memsセンサの製造方法 |
PCT/JP2011/065481 WO2012005292A1 (ja) | 2010-07-06 | 2011-07-06 | 半導体基板のエッチング方法および静電容量型memsセンサの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010154019A JP5837286B2 (ja) | 2010-07-06 | 2010-07-06 | 半導体基板のエッチング方法および静電容量型memsセンサの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012018004A JP2012018004A (ja) | 2012-01-26 |
JP5837286B2 true JP5837286B2 (ja) | 2015-12-24 |
Family
ID=45441269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010154019A Expired - Fee Related JP5837286B2 (ja) | 2010-07-06 | 2010-07-06 | 半導体基板のエッチング方法および静電容量型memsセンサの製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5837286B2 (ja) |
WO (1) | WO2012005292A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106477514B (zh) * | 2015-08-28 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件及其形成方法 |
CN105399047B (zh) * | 2015-11-10 | 2017-07-28 | 中国工程物理研究院电子工程研究所 | 一种多电容梳齿式微加速度计的加工方法 |
CN105417490A (zh) * | 2015-11-10 | 2016-03-23 | 中国工程物理研究院电子工程研究所 | 一种梳齿式微加速度计的加工方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994018697A1 (en) * | 1993-02-04 | 1994-08-18 | Cornell Research Foundation, Inc. | Microstructures and single mask, single-crystal process for fabrication thereof |
JP2002228678A (ja) * | 2001-02-02 | 2002-08-14 | Denso Corp | 半導体力学量センサとその製造方法 |
JP2007322149A (ja) * | 2006-05-30 | 2007-12-13 | Toyota Motor Corp | 半導体装置の製造方法 |
JP5446236B2 (ja) * | 2008-12-11 | 2014-03-19 | 大日本印刷株式会社 | 物理量センサ、その製造方法、その内部圧力制御方法、及び半導体装置 |
-
2010
- 2010-07-06 JP JP2010154019A patent/JP5837286B2/ja not_active Expired - Fee Related
-
2011
- 2011-07-06 WO PCT/JP2011/065481 patent/WO2012005292A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2012018004A (ja) | 2012-01-26 |
WO2012005292A1 (ja) | 2012-01-12 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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