JP5837286B2 - 半導体基板のエッチング方法および静電容量型ｍｅｍｓセンサの製造方法 - Google Patents

Description

本発明は、半導体基板のエッチング方法およびそれを利用した静電容量型ＭＥＭＳセンサの製造方法に関する。

近年、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を応用したデバイスが携帯電話機などに搭載され始めたことから、ＭＥＭＳデバイスが注目されている。
ＭＥＭＳデバイスの作製に際し、高いアスペクト比でエッチングする技術として、深掘り反応性イオンエッチング（深掘りＲＩＥ：Deep Reactive Ion Etching）が知られている。

特表２００７−５１９８９１号公報

深掘りＲＩＥは、半導体基板におけるエッチングパターンの形状によって、そのエッチングレートが異なる。そのため、ＭＥＭＳデバイス作製の際、形状や大きさが異なるエッチングパターンが混在していると、深掘りＲＩＥにより形成された凹部の深さが、パターンごとにばらばらになる。
本発明の目的は、エッチング領域の形状または大きさによらずに、正確に制御された深さの凹部を形成することができる半導体基板のエッチング方法を提供することである。

また、本発明の別の目的は、静電容量の変化を検出する１対の電極（第１電極および第２電極）を設計通りに作製することができる静電容量型ＭＥＭＳセンサの製造方法を提供することである。

上記目的を達成するための請求項１に記載の半導体基板のエッチング方法は、エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第１凹部を前記エッチング領域に形成する工程と、互いに隣り合う複数の前記第１凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第１凹部を一体化させて、当該第１凹部よりも平面視幅広の開口を有する第２凹部を前記エッチング領域に形成する工程と、前記第２凹部の形成工程後、前記第２凹部の内面全域に絶縁膜を形成する工程と、前記絶縁膜における前記第２凹部の底面上の部分を除去することにより、前記第２凹部の底面を露出させる工程と、深堀り反応性イオンエッチングによって前記第２凹部の底面をさらに掘り下げる工程と、等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第２凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを含んでいる。

この方法によれば、半導体基板に定められたエッチング領域に第２凹部が形成される。この第２凹部の形成に先立って、半導体基板が、エッチング領域内の複数箇所から、所定のパターンで深掘り反応性イオンエッチングされる。つまり、エッチング領域内の半導体が、同一パターン（同一形状および大きさの開口パターン）で深掘り反応性イオンエッチングされる。そのため、当該エッチング領域に複数の第１凹部を形成する際のエッチングレートをほぼ等しくすることができる。その結果、深掘り反応性イオンエッチング工程の実行により、エッチング領域内に、深さがほぼ等しく揃った複数の第１凹部を形成することができる。そして、互いに隣り合う複数の第１凹部を区画する半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の第１凹部が一体化され、これによりエッチング領域内を占め、第１凹部よりも平面視幅広の開口を有する第２凹部が形成される。これにより、半導体基板のエッチング領域を選択的にエッチングすることができる。

すなわち、この方法によれば、第１ステップとして、形状および大きさの揃ったパターンで半導体基板を垂直に深掘り反応性イオンエッチングして複数の第１凹部が形成される。これにより、第２凹部を設計通りの深さで形成することができる。そのため、エッチング領域の形状または大きさによらずに、正確に制御された深さの第２凹部を、半導体基板に形成することができる。

したがって、請求項２に示すように、半導体基板に、形状または大きさが異なる第１エッチング領域および第２エッチング領域が混在する場合でも、第１ステップとして、形状および大きさが同一の開口パターンで半導体基板を垂直に深掘り反応性イオンエッチングすることにより、第１および第２エッチング領域内に、それぞれ複数の第１凹部を同時に形成し、第２ステップとして、半導体基板を横方向に等方性のエッチングをすればよい。これにより、第１エッチング領域に形成される第２凹部の深さと、第２エッチング領域に形成される第２凹部の深さとをほぼ等しく揃えることができる。
請求項３に記載の発明は、前記第２凹部を形成する工程は、複数の前記第１凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項１または２に記載の半導体基板のエッチング方法である。
請求項４に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項１〜３のいずれか一項に記載の半導体基板のエッチング方法である。
請求項５に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、同一深さになるように形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体基板のエッチング方法である。
請求項６に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視円形状に形成する工程を含む、請求項１〜５のいずれか一項に記載の半導体基板のエッチング方法である。
請求項７に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視多角形状に形成する工程を含む、請求項１〜５のいずれか一項に記載の半導体基板のエッチング方法である。

そして、このエッチング方法は、たとえば、静電容量型ＭＥＭＳセンサの製造方法に好適に採用することができる。具体的には、請求項８に示すように、半導体基板と、前記半導体基板の表面部に形成された第１電極と、前記半導体基板の前記表面部に形成され、前記第１電極に対して間隔を空けて対向する第２電極とを含む静電容量型ＭＥＭＳセンサの製造方法であって、前記第１電極および前記第２電極を形成すべき領域外において当該第１および第２電極を形成すべき領域を区画するようにエッチング領域を定める工程と、前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第１凹部を前記エッチング領域に形成する工程と、互いに隣り合う複数の前記第１凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第１凹部を一体化させて、当該第１凹部よりも平面視幅広の開口を有する第２凹部を前記エッチング領域に形成し、同時に前記第１および第２電極を形成する工程と、前記第１および第２電極の形成工程後、前記第２凹部の内面全域に絶縁膜を形成する工程と、前記絶縁膜における前記第２凹部の底面上の部分を除去することにより、前記第２凹部の底面を露出させる工程と、深堀り反応性イオンエッチングによって前記第２凹部の底面をさらに掘り下げる工程と、等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第２凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを実行すればよい。

これにより、第２凹部の深さを正確に制御することができるので、第１電極および第２電極を区画するために定められるエッチング領域がどのような形状や大きさであっても、第１電極および第２電極を設計通りの厚さ（半導体基板の厚さ方向における厚さ）で形成することができる。
請求項９に記載の発明は、前記第１および第２電極を形成する工程は、複数の前記第１凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項８に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１０に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項８または９に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１１に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、同一深さになるように形成する工程を含む、請求項８〜１０のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１２に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視円形状に形成する工程を含む、請求項８〜１１のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１３に記載の発明は、前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視多角形状に形成する工程を含む、請求項８〜１１のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１４に記載の発明は、前記静電容量型ＭＥＭＳセンサは、回路素子が形成される回路領域をさらに含み、前記回路領域における前記半導体基板の表面部に第１導電型の不純物を注入して、第１導電型のウェル領域を形成する工程と、前記ウェル領域の内方部に、第２導電型のソース領域およびドレイン領域を選択的に形成する工程と、前記ソース領域および前記ドレイン領域の間のチャネル領域上にゲート電極を形成する工程とを含む、請求項８〜１３のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１５に記載の発明は、前記ソース領域および前記ドレイン領域を形成する工程は、前記ソース領域および前記ドレイン領域の前記チャネル領域側の端部を、その深さおよび不純物濃度が他の部分よりも小さくなるように形成する工程を含む、請求項１４に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１６に記載の発明は、前記エッチング領域および前記回路領域に跨るように、前記半導体基板の表面に第１絶縁膜を形成する工程をさらに含み、前記第１絶縁膜を形成する工程は、前記ゲート電極と前記半導体基板との間にゲート絶縁膜を形成する工程を兼ねている、請求項１４または１５に記載の静電容量型ＭＥＭＳセンサの製造方法である。
請求項１７に記載の発明は、前記ソース領域およびドレイン領域を形成する工程の後、前記半導体基板の表面に第２絶縁膜を形成する工程と、前記第２絶縁膜にタングステン膜を埋め込むことによって、前記ソース領域および前記ドレイン領域に接続されるコンタクトプラグを形成する工程とをさらに含む、請求項１４〜１６のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法である。

図１は、ジャイロセンサの模式平面図である。 図２は、図１に示すセンサ部の模式平面図である。 図３は、図２に示すＸ軸センサの要部平面図である。 図４は、図２に示すＸ軸センサの要部断面図であって、図３の切断線ＩＶ−ＩＶでの断面図である。 図５は、図２に示すＺ軸センサの要部平面図である。 図６は、図２に示すＺ軸センサの要部断面図であって、図５の切断線ＶＩ−ＶＩでの断面図である。 図７は、図２に示すＺ軸センサの要部断面図であって、図５の切断線ＶＩＩ−ＶＩＩでの断面図である。 図８は、図１に示す集積回路の模式断面図である。 図９Ａは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図４と同じ位置での切断面を示す。 図９Ｂは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図６と同じ位置での切断面を示す。 図９Ｃは、本発明の一実施形態に係るジャイロセンサの製造工程を示す模式的な断面図であって、図８と同じ位置での切断面を示す。 図１０Ａは、図９Ａの次の工程を示す模式的な断面図である。 図１０Ｂは、図９Ｂの次の工程を示す模式的な断面図である。 図１０Ｃは、図９Ｃの次の工程を示す模式的な断面図である。 図１１Ａは、図１０Ａの次の工程を示す模式的な断面図である。 図１１Ｂは、図１０Ｂの次の工程を示す模式的な断面図である。 図１１Ｃは、図１０Ｃの次の工程を示す模式的な断面図である。 図１２Ａは、図１１Ａの次の工程を示す模式的な断面図である。 図１２Ｂは、図１１Ｂの次の工程を示す模式的な断面図である。 図１２Ｃは、図１１Ｃの次の工程を示す模式的な断面図である。 図１３Ａは、図１２Ａの次の工程を示す模式的な断面図である。 図１３Ｂは、図１２Ｂの次の工程を示す模式的な断面図である。 図１３Ｃは、図１２Ｃの次の工程を示す模式的な断面図である。 図１４Ａは、図１３Ａの次の工程を示す模式的な断面図である。 図１４Ｂは、図１３Ｂの次の工程を示す模式的な断面図である。 図１４Ｃは、図１３Ｃの次の工程を示す模式的な断面図である。 図１５Ａは、図１４Ａの次の工程を示す模式的な断面図である。 図１５Ｂは、図１４Ｂの次の工程を示す模式的な断面図である。 図１５Ｃは、図１４Ｃの次の工程を示す模式的な断面図である。 図１６Ａは、図１５Ａの次の工程を示す模式的な断面図である。 図１６Ｂは、図１５Ｂの次の工程を示す模式的な断面図である。 図１６Ｃは、図１５Ｃの次の工程を示す模式的な断面図である。 図１７Ａは、図１６Ａの次の工程を示す模式的な断面図である。 図１７Ｂは、図１６Ｂの次の工程を示す模式的な断面図である。 図１７Ｃは、図１６Ｃの次の工程を示す模式的な断面図である。 図１８Ａは、図１７Ａの次の工程を示す模式的な断面図である。 図１８Ｂは、図１７Ｂの次の工程を示す模式的な断面図である。 図１８Ｃは、図１７Ｃの次の工程を示す模式的な断面図である。 図１９Ａは、図１８Ａの次の工程を示す模式的な断面図である。 図１９Ｂは、図１８Ｂの次の工程を示す模式的な断面図である。 図１９Ｃは、図１８Ｃの次の工程を示す模式的な断面図である。 図２０Ａは、図１９Ａの次の工程を示す模式的な断面図である。 図２０Ｂは、図１９Ｂの次の工程を示す模式的な断面図である。 図２０Ｃは、図１９Ｃの次の工程を示す模式的な断面図である。 図２１Ａは、図２０Ａの次の工程を示す模式的な断面図である。 図２１Ｂは、図２０Ｂの次の工程を示す模式的な断面図である。 図２１Ｃは、図２０Ｃの次の工程を示す模式的な断面図である。 図２２Ａは、図２１Ａの次の工程を示す模式的な断面図である。 図２２Ｂは、図２１Ｂの次の工程を示す模式的な断面図である。 図２２Ｃは、図２１Ｃの次の工程を示す模式的な断面図である。 図２３Ａは、図２２Ａの次の工程を示す模式的な断面図である。 図２３Ｂは、図２２Ｂの次の工程を示す模式的な断面図である。 図２３Ｃは、図２２Ｃの次の工程を示す模式的な断面図である。 図２４Ａは、図２３Ａの次の工程を示す模式的な断面図である。 図２４Ｂは、図２３Ｂの次の工程を示す模式的な断面図である。 図２４Ｃは、図２３Ｃの次の工程を示す模式的な断面図である。 図２５Ａは、図２４Ａの次の工程を示す模式的な断面図である。 図２５Ｂは、図２４Ｂの次の工程を示す模式的な断面図である。 図２５Ｃは、図２４Ｃの次の工程を示す模式的な断面図である。 図２６Ａは、図２５Ａの次の工程を示す模式的な断面図である。 図２６Ｂは、図２５Ｂの次の工程を示す模式的な断面図である。 図２６Ｃは、図２５Ｃの次の工程を示す模式的な断面図である。 図２７Ａは、図２６Ａの次の工程を示す模式的な断面図である。 図２７Ｂは、図２６Ｂの次の工程を示す模式的な断面図である。 図２７Ｃは、図２６Ｃの次の工程を示す模式的な断面図である。 図２８Ａは、図２７Ａの次の工程を示す模式的な断面図である。 図２８Ｂは、図２７Ｂの次の工程を示す模式的な断面図である。 図２８Ｃは、図２７Ｃの次の工程を示す模式的な断面図である。 図２９Ａは、図２８Ａの次の工程を示す模式的な断面図である。 図２９Ｂは、図２８Ｂの次の工程を示す模式的な断面図である。 図２９Ｃは、図２８Ｃの次の工程を示す模式的な断面図である。 図３０Ａは、図２９Ａの次の工程を示す模式的な断面図である。 図３０Ｂは、図２９Ｂの次の工程を示す模式的な断面図である。 図３０Ｃは、図２９Ｃの次の工程を示す模式的な断面図である。 図３１Ａは、図３０Ａの次の工程を示す模式的な断面図である。 図３１Ｂは、図３０Ｂの次の工程を示す模式的な断面図である。 図３１Ｃは、図３０Ｃの次の工程を示す模式的な断面図である。 図３２Ａは、図３１Ａの次の工程を示す模式的な断面図である。 図３２Ｂは、図３１Ｂの次の工程を示す模式的な断面図である。 図３２Ｃは、図３１Ｃの次の工程を示す模式的な断面図である。 図３３Ａは、図３２Ａの次の工程を示す模式的な断面図である。 図３３Ｂは、図３２Ｂの次の工程を示す模式的な断面図である。 図３３Ｃは、図３２Ｃの次の工程を示す模式的な断面図である。 図３４Ａは、図３３Ａの次の工程を示す模式的な断面図である。 図３４Ｂは、図３３Ｂの次の工程を示す模式的な断面図である。 図３４Ｃは、図３３Ｃの次の工程を示す模式的な断面図である。 図３５Ａは、図３４Ａの次の工程を示す模式的な断面図である。 図３５Ｂは、図３４Ｂの次の工程を示す模式的な断面図である。 図３５Ｃは、図３４Ｃの次の工程を示す模式的な断面図である。 図３６Ａは、図３５Ａの次の工程を示す模式的な断面図である。 図３６Ｂは、図３５Ｂの次の工程を示す模式的な断面図である。 図３６Ｃは、図３５Ｃの次の工程を示す模式的な断面図である。 図３７は、図３１Ａの工程における半導体基板の模式的な平面図である。 図３８は、図３１Ｂの工程における半導体基板の模式的な平面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜ジャイロセンサの全体構成＞
まず、図１を参照して、ジャイロセンサの全体構成を説明する。
図１は、ジャイロセンサの模式的な平面図である。なお、図１では、樹脂パッケージに封止されている部分の一部が透視した状態で表わされている。

ジャイロセンサ１は、静電容量素子の容量の変化に基づいて検出する静電容量型であり、たとえば、ビデオカメラやスチルカメラの手ぶれ補正、カーナビの位置検出、ロボットやゲーム機のモーション検出などの用途に用いられる。ジャイロセンサ１は、樹脂パッケージ２により画成された直方体形状（平面視四角形状）のパッケージの外形を有している。

ジャイロセンサ１は、平面視四角形状の半導体基板３と、半導体基板３の中央部に配置されたセンサ部４と、センサ部４を取り囲む半導体基板３の周辺部に配置された集積回路５（ＡＳＩＣ：Application Specific Integrated Circuit）とを含んでいる。
センサ部４は、三次元空間において直交する３つの軸まわりの角速度をそれぞれ検出するセンサとして、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８を有している。

Ｘ軸センサ６は、Ｘ軸方向の振動Ｕｘを利用して、ジャイロセンサ１が傾いた際にＺ軸方向にコリオリ力Ｆｚを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｙ軸まわりに作用する角速度ωｙを検出する。また、Ｙ軸センサ７は、Ｙ軸方向の振動Ｕｙを利用して、ジャイロセンサ１が傾いた際にＸ軸方向にコリオリ力Ｆｘを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｚ軸まわりに作用する角速度ωｚを検出する。また、Ｚ軸センサ８は、Ｚ軸方向の振動Ｕｚを利用して、ジャイロセンサ１が傾いた際にＹ軸方向にコリオリ力Ｆｙを発生させ、当該コリオリ力による静電容量の変化を検出することにより、Ｘ軸まわりに作用する角速度ωｘを検出する。

集積回路５は、たとえば、各センサから出力された電気信号を増幅するチャージアンプ、当該電気信号の特定の周波数成分を取り出すフィルタ回路（ローパスフィルタ：ＬＰＦなど）、フィルタリング後の電気信号を論理演算する論理回路を含んでおり、たとえば、ＣＭＯＳデバイスにより構成されている。
また、ジャイロセンサ１の表面には、この実施形態では、平面視でセンサ部４を挟んで互いに対向する１対の縁部のそれぞれに５つずつ、電極パッド９が設けられている。電極パッド９は、互いに等間隔を空けて各縁部に沿って配列されている。これらの電極パッド９は、たとえば、センサ部４や集積回路５に電圧を印加するためのパッドを含んでいる。
＜Ｘ軸センサおよびＹ軸センサの構成＞
次に、図２〜図４を参照して、Ｘ軸センサおよびＹ軸センサの構成を説明する。

図２は、図１に示すセンサ部の模式的な平面図である。図３は、図２に示すＸ軸センサの要部平面図である。図４は、図２に示すＸ軸センサの要部断面図であって、図３の切断線ＩＶ−ＩＶでの断面図である。
半導体基板３は、導電性シリコン基板（たとえば、１ｍΩ・ｍ〜３０Ω・ｍ、好ましくは、５ｍΩ・ｍ〜２５ｍΩ・ｍの抵抗率を有する低抵抗基板）からなる。この半導体基板３は、内部に本発明の空洞の一例としての空洞１０を有しており、当該空洞１０を表面側から区画する天面を有する半導体基板３の上壁１１（表面部）にＸ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されている。つまり、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８は半導体基板３の一部からなり、空洞１０を裏面側から区画する底面を有する半導体基板３の底壁１２に対して浮いた状態で支持されている

また、半導体基板３の表面において、空洞１０を挟んで対向する両側には、これらのセンサに含まれる配線の一部がパッド１３として露出している。これらのパッド１３は、樹脂パッケージ２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド９と電気的に接続される。
Ｘ軸センサ６およびＹ軸センサ７は、間隔を空けて互いに隣接して配置されており、これらＸ軸センサ６およびＹ軸センサ７のそれぞれを取り囲むようにＺ軸センサ８が配置されている。この実施形態では、Ｙ軸センサ７は、Ｘ軸センサ６を平面視で９０°回転させたものとほぼ同様の構成を有している。したがって、以下では、Ｙ軸センサ７の構成については、Ｘ軸センサ６の各部の説明の際に、当該各部に対応する部分を括弧書きで併記して、具体的な説明に代える。

Ｘ軸センサ６とＺ軸センサ８との間およびＹ軸センサ７とＺ軸センサ８との間には、これらを浮いた状態で支持するための支持部１４が形成されている。支持部１４は、半導体基板３の空洞１０を横側から区画する側面を有する一側壁１５から、Ｚ軸センサ８を横切ってＸ軸センサ６およびＹ軸センサ７へ向かって延びる直線部１６と、Ｘ軸センサ６およびＹ軸センサ７を取り囲む環状部１７とを一体的に含んでいる。

Ｘ軸センサ６およびＹ軸センサ７は、個々の環状部１７の内側に配置され、環状部１７の内側壁における相対する２箇所において両持ち支持されている。Ｚ軸センサ８は、直線部１６の両側壁において両持ち支持されている。
Ｘ軸センサ６（Ｙ軸センサ７）は、空洞１０内に設けられた支持部１４に固定された第１電極としてのＸ固定電極２１（Ｙ固定電極４１）と、Ｘ固定電極２１に対して振動可能に保持された第２電極としてのＸ可動電極２２（Ｙ可動電極４２）とを有している。Ｘ固定電極２１およびＸ可動電極２２は、同じ厚さで形成されている。

Ｘ固定電極２１（Ｙ固定電極４１）は、支持部１４に固定された平面視四角環状のベース部２３（Ｙ固定電極４１のベース部４３）と、ベース部２３の内壁に沿って等しい間隔を空けて櫛歯状に配列された複数組の電極部２４（Ｙ固定電極４１の電極部４４）とを含んでいる。
一方、Ｘ可動電極２２（Ｙ可動電極４２）は、Ｘ固定電極２１の電極部２４を横切る方向に延び、その両端が、当該方向に沿って伸縮自在なビーム部２５（Ｙ軸センサ７のビーム部４５）を介してＸ固定電極２１のベース部２３に接続されたベース部２６（Ｙ可動電極４２のベース部４６）と、当該ベース部２６から、互いに隣接するＸ固定電極２１の電極部２４間に向かって両側に延び、Ｘ固定電極２１の電極部２４に接触しないように噛み合う櫛歯状に配列された電極部２７（Ｙ可動電極４２の電極部４７）とを含んでいる。

Ｘ軸センサ６では、ビーム部２５が伸縮してＸ可動電極２２のベース部２６が半導体基板３の表面に沿って振動（振動Ｕｘ）することによって、Ｘ固定電極２１の電極部２４に櫛歯状に噛み合ったＸ可動電極２２の個々の電極部２７が、Ｘ固定電極２１の電極部２４に対して近づく方向および遠ざかる方向に交互に振動する。
Ｘ固定電極２１のベース部２３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。

また、Ｘ固定電極２１の電極部２４は、個々の基端部がベース部２３に接続され、それらの先端部が互いに対向する平面視直線状の２つの電極部を１組として、それらが等しい間隔を空けて複数設けられている。個々の電極部２４は、互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。

一方、Ｘ可動電極２２のベース部２６は、互いに平行に延びる複数（この実施形態では、６本）の直線状のフレームからなり、その両端がビーム部２５に接続されている。ビーム部２５は、Ｘ可動電極２２のベース部２６の両端に２つずつ設けられている。
また、Ｘ可動電極２２の電極部２７は、ベース部２６の各フレームを横切って互いに平行に延びる直線状の主フレームと、当該主フレーム間に架設された複数の横フレームとを含む平面視梯子状の骨組み構造を有している。

また、Ｘ可動電極２２では、個々の電極部２７を振動方向Ｕｘに直交する方向に沿って２分割するライン上に、その表面から空洞１０に至るまで、横フレームを横切る絶縁層２８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層２８により、個々の電極部２７が、振動方向Ｕｘに沿って一方側および他方側の２つに絶縁分離されている。これにより、分離されたＸ可動電極２２の電極部２７が、Ｘ可動電極２２において、それぞれ独立した電極として機能する。

Ｘ固定電極２１およびＸ可動電極２２を含む半導体基板３の表面には、酸化シリコン（ＳｉＯ_２）からなる第１絶縁膜３３および第２絶縁膜３４が順に積層されており、この第２絶縁膜３４上に、Ｘ第１駆動／検出配線２９（Ｙ第１駆動／検出配線４９）およびＸ第２駆動／検出配線３０（Ｙ第２駆動／検出配線５０）が形成されている。
Ｘ第１駆動／検出配線２９は、２つに絶縁分離された個々の電極部２７の一方側（この実施形態では、図３の紙面左側）に駆動電圧を供給するとともに、当該電極部２７から静電容量の変化に伴う電圧の変化を検出する。これに対し、Ｘ第２駆動／検出配線３０は、２つに絶縁分離された個々の電極部２７の他方側（この実施形態では、図３の紙面右側）に駆動電圧を供給するとともに、当該電極部２７から静電容量の変化に伴う電圧の変化を検出する。

Ｘ第１および第２駆動／検出配線２９，３０は、この実施形態では、アルミニウム（Ａｌ）からなる。Ｘ第１および第２駆動／検出配線２９，３０は、第１および第２絶縁膜３３，３４を貫通するコンタクトプラグ３１，５１を介して、個々の電極部２７に電気的に接続されている。
そして、Ｘ第１およびＸ第２駆動／検出配線２９，３０は、Ｘ可動電極２２のビーム部２５、Ｘ固定電極２１のベース部２３を介して支持部１４上に引き回され、その一部がパッド１３として露出している。なお、Ｘ第１およびＸ第２駆動／検出配線２９，３０は、それぞれＸ可動電極２２のビーム部２５を通過する区間においては、導電性の半導体基板３の一部からなるビーム部２５自体を電流路として利用している。ビーム部２５上にアルミニウム配線を設けないので、ビーム部２５の伸縮性を保持することができる。

また、支持部１４には、Ｘ固定電極２１の電極部２４から静電容量の変化に伴う電圧の変化を検出するＸ第３駆動／検出配線３２が引き回されており、このＸ第３駆動／検出配線３２も他の配線２９，３０と同様に、その一部がパッド１３として露出している。
半導体基板３において、Ｘ固定電極２１およびＸ可動電極２２の上面および側面は、第１絶縁膜３３および第２絶縁膜３４とともに、酸化シリコン（ＳｉＯ_２）からなる保護薄膜３５で被覆されている。

また、半導体基板３の表面における空洞１０外の部分では、第２絶縁膜３４上に、第３絶縁膜３６、第４絶縁膜３７、第５絶縁膜３８および表面保護膜３９が順に積層されている。すなわち、このジャイロセンサ１では、センサ上に積層される絶縁膜の層数が、集積回路５に含まれる絶縁膜の層数よりも少なくされており、この実施形態では、センサの絶縁膜が第１絶縁膜３３および第２絶縁膜３４の２層構造であり、集積回路５の絶縁膜が第１〜第５絶縁膜３３，３４，３６〜３８および表面保護膜３９の６層構造である。

上記の構造のＸ軸センサ６では、Ｘ第１〜Ｘ第３駆動／検出配線２９，３０，３２を介してＸ固定電極２１とＸ可動電極２２との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｘ固定電極２１の電極部２４−Ｘ可動電極２２の電極部２７間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＸ可動電極２２が、同じく櫛歯状のＸ固定電極２１に対してＸ軸方向に沿って左右に振動（振動Ｕｘ）する。この状態において、Ｘ可動電極２２がＹ軸を中心軸として回転すると、Ｚ軸方向にコリオリ力Ｆｚが生じることになる。このコリオリ力Ｆｚにより、互いに隣接するＸ固定電極２１の電極部２４と、Ｘ可動電極２２の電極部２７との対向面積が変化する。そして、当該対向面積の変化に起因するＸ可動電極２２−Ｘ固定電極２１間の静電容量の変化を検出することによって、Ｙ軸まわりの角速度ωｙが検出される。

なお、この実施形態では、Ｙ軸まわりの角速度ωｙは、絶縁分離されたＸ可動電極２２の一方および他方それぞれの電極部の検出値の差分をとることにより求められる。
また、Ｙ軸センサ７では、Ｙ第１〜Ｙ第３駆動／検出配線４９，５０，５２を介してＹ固定電極４１とＹ可動電極４２との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｙ固定電極４１の電極部４４−Ｙ可動電極４２の電極部４７間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＹ可動電極４２が、同じく櫛歯状のＹ固定電極４１に対してＹ軸方向に沿って左右に振動（振動Ｕｙ）する。この状態において、Ｙ可動電極４２がＹ軸を中心軸として回転すると、Ｘ軸方向にコリオリ力Ｆｘが生じることになる。このコリオリ力Ｆｘにより、互いに隣接するＹ固定電極４１の電極部４４と、Ｙ可動電極４２の電極部４７との対向面積が変化する。そして、当該対向面積の変化に起因するＹ可動電極４２−Ｙ固定電極４１間の静電容量の変化を検出することによって、Ｚ軸まわりの角速度ωｚが検出される。
＜Ｚ軸センサの構成＞
次に、図２および図５〜図７を参照して、Ｚ軸センサの構成を説明する。

図５は、図２に示すＺ軸センサの要部平面図である。図６は、図２に示すＺ軸センサの要部断面図であって、図５の切断線ＶＩ−ＶＩでの断面図である。図７は、図２に示すＺ軸センサの要部断面図であって、図５の切断線ＶＩＩ−ＶＩＩでの断面図である。
図２を参照して、導電性シリコンからなる半導体基板３は、上述したように、内部に空洞１０を有している。半導体基板３の上壁１１（表面部）には、Ｘ軸センサ６およびＹ軸センサ７のそれぞれを取り囲むように、半導体基板３の底壁１２に対して浮いた状態で支持部１４に支持されたＺ軸センサ８が配置されている。

Ｚ軸センサ８は、空洞１０内に設けられた支持部１４（直線部１６）に固定された第１電極としてのＺ固定電極６１と、Ｚ固定電極６１に対して振動可能に保持された第２電極としてのＺ可動電極６２とを有している。Ｚ固定電極６１およびＺ可動電極６２は、同じ厚さで形成されている。
このＺ軸センサ８では、Ｚ可動電極６２が支持部１４の環状部１７を取り囲むように配置されており、このＺ可動電極６２をさらに取り囲むように、Ｚ固定電極６１が配置されている。Ｚ固定電極６１およびＺ可動電極６２は、支持部１４の直線部１６の両側壁に一体的に接続されている。

Ｚ固定電極６１は、支持部１４に固定された平面視四角環状の第１ベース部としてのベース部６３と、当該ベース部６３における、Ｘ軸センサ６（Ｙ軸センサ７）に対して直線部１６とは反対側の部分に設けられた第１電極部としての櫛歯状の複数の電極部６４とを含んでいる。
一方、Ｚ可動電極６２は、平面視四角環状の第２ベース部としてのベース部６５と、当該ベース部６５から、互いに隣接するＺ固定電極６１の櫛歯状の電極部６４の各間に向かって延び、Ｚ固定電極６１の電極部６４に接触しないように噛み合う櫛歯状の第２電極部としての電極部６６とを含んでいる。このＺ可動電極６２のベース部６５は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。かかる構造のＺ可動電極６２のベース部６５は、電極部６６が配置される側とは反対側の部分において、補強フレームが省略されている区間を有しており、当該区間の主フレームがＺ可動電極６２を上下動可能にするためのビーム部６７として機能する。

すなわち、このＺ軸センサ８では、ビーム部６７が歪み、Ｚ可動電極６２のベース部６５があたかも振り子であるかのように、ビーム部６７を支点として空洞１０に対して近づく方向および遠ざかる方向に回動（振動Ｕｚ）することによって、Ｚ固定電極６１の電極部６４に櫛歯状に噛み合ったＺ可動電極６２の電極部６６が上下に振動する。
Ｚ固定電極６１のベース部６３は、互いに平行に延びる直線状の主フレームを有しており、当該主フレームに沿って三角形の空間が繰り返されるように、主フレームに対して補強フレームが組み合わされたトラス状の骨組み構造を有している。

Ｚ固定電極６１の個々の電極部６４は、基端部がＺ固定電極６１のベース部６３に接続され、先端部がＺ可動電極６２へ向かって延び、ベース部の内壁に沿って等しい間隔を空けて櫛歯状に配列されている。また、個々の電極部６４の基端部寄りの部分には、電極部６４を幅方向に横切るように、その表面から空洞１０に至るまで絶縁層６８（この実施形態では、酸化シリコン）が埋め込まれている。この絶縁層６８により、Ｚ固定電極６１の個々の電極部６４が、Ｚ固定電極６１の他の部分から絶縁されている。

また、Ｚ固定電極６１のベース部６３における、Ｚ可動電極６２の電極部６６の先端部７０（後述）に対向する部分（対向部８４）の両側には、トラス構造の主フレームを幅方向に横切るように、半導体基板３の表面から空洞１０に至るまで第１分離絶縁層としての絶縁層６９が埋め込まれている。これにより、この絶縁層６９およびトラス構造の三角形の空間で囲まれる対向部８４は、Ｚ固定電極６１のベース部６３の他の部分から絶縁されている。

一方、Ｚ可動電極６２の個々の電極部６６は、基端部７１がＺ可動電極６２のベース部６５に接続され、先端部７０がＺ固定電極６１の電極部６４の各間へ向かって延び、Ｚ固定電極６１の電極部６４に接触しないように噛み合う櫛歯状に配列されている。また、Ｚ可動電極６２の個々の電極部６６の先端部７０寄りの部分には、電極部６６を幅方向に横切るように、半導体基板３の表面から空洞１０に至るまで第２分離絶縁層としての絶縁層７３（この実施形態では、酸化シリコン）が埋め込まれている。また、Ｚ可動電極６２の個々の電極部６６の基端部７１寄りの部分には、電極部６６を幅方向に横切るように、半導体基板３の表面から空洞１０に至るまで絶縁層７４（この実施形態では、酸化シリコン）が埋め込まれている。これらの絶縁層７３，７４により、個々の電極部６６は、他の部分から絶縁された３つの部分（先端部７０、基端部７１、および先端部７０と基端部７１との間の中間部７２）を有している。

また、Ｚ可動電極６２の個々の電極部６６は、Ｚ固定電極６１の電極部６４の表面からはみ出すように半導体基板３の空洞１０から離れる方向へ断面視円弧状に反っており、半導体基板３の表面から上方に突出した部分８１を有している。
Ｚ固定電極６１およびＺ可動電極６２を含む半導体基板３の表面には、上述したように、酸化シリコン（ＳｉＯ_２）からなる第１絶縁膜３３および第２絶縁膜３４が順に積層されている。第１絶縁膜３３は、Ｚ可動電極６２の表面上においては、他の部分よりも厚くされている。これにより、Ｚ可動電極６２に相対的に大きな応力を与えることができ、Ｚ可動電極６２の電極部６６を反らすことができる。そして、第２絶縁膜３４上に、Ｚ第１検出配線７５、Ｚ第１駆動配線７６、Ｚ第２検出配線７７およびＺ第２駆動配線７８が形成されている。

Ｚ第１検出配線７５およびＺ第２検出配線７７は、互いに隣接するＺ固定電極６１の電極部６４およびＺ可動電極６２の中間部７２にそれぞれ接続されている。すなわち、このＺ軸センサ８では、Ｚ第１検出配線７５およびＺ第２検出配線７７が接続された、Ｚ固定電極６１の電極部６４とＺ可動電極６２の中間部７２とが、互いに電極間距離ｄを隔てて対向し、これらの間に一定電圧が印加され、その間隔ｄの変化により静電容量が変化する容量素子（検出部）の電極を構成している。

具体的には、Ｚ第１検出配線７５は、Ｚ固定電極６１のベース部６３に沿って形成され、Ｚ固定電極６１の個々の電極部６４の絶縁層６８を跨って電極部６４の先端部へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部６４における絶縁層６８よりも先端側に、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ７９を介して電気的に接続されている。また、図２に示すように、Ｚ第１検出配線７５は、Ｚ固定電極６１のベース部６３を介して支持部１４上に引き回され、その一部がパッド１３として露出している。

一方、Ｚ第２検出配線７７は、Ｚ可動電極６２の電極部６６から、静電容量の変化に伴う電圧の変化を検出する。このＺ第２検出配線７７は、Ｚ可動電極６２のベース部６５に沿って形成され、Ｚ可動電極６２の個々の電極部６６の基端部７１寄りの絶縁層７４を跨って中間部７２へ向かって分岐するアルミニウム配線を含んでいる。その分岐されたアルミニウム配線は、個々の電極部６６の中間部７２に、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ８０を介して電気的に接続されている。また、図２に示すように、Ｚ第２検出配線７７は、Ｚ可動電極６２のベース部６５を介して支持部１４上に引き回され、その一部がパッド１３として露出している。

また、Ｚ第１駆動配線７６およびＺ第２駆動配線７８は、容量素子を構成する電極の対向方向に直交する方向に向き合うＺ固定電極６１の対向部８４（第１コンタクト部）およびＺ可動電極６２の先端部７０（第２コンタクト部）にそれぞれ接続されている。すなわち、このＺ軸センサ８では、Ｚ固定電極６１の対向部８４と、Ｚ可動電極６２の先端部７０とが、これらの間に駆動電圧が印加され、当該駆動電圧の電圧変化により発生するクーロン力によりＺ可動電極６２を振動させる駆動部を構成している。

具体的には、Ｚ第１駆動配線７６は、Ｚ固定電極６１の対向部８４に駆動電圧を供給する。Ｚ第１駆動配線７６は、第２絶縁膜３４の表面を利用して絶縁層６９の両側に跨り、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ８５を介して対向部８４およびベース部６３の対向部８４を除く部分に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるＺ固定電極６１のベース部６３を利用して構成されている。また、図２に示すように、Ｚ第１駆動配線７６は、支持部１４上に引き回され、その一部がパッド１３として露出している。

一方、Ｚ第２駆動配線７８は、Ｚ可動電極６２の先端部７０に駆動電圧を供給する。Ｚ第２駆動配線７８は、第２絶縁膜３４の表面を利用して電極部６６の先端部７０と基端部７１との間に跨り、第１絶縁膜３３および第２絶縁膜３４を貫通するコンタクトプラグ８６を介して先端部７０および基端部７１に電気的に接続されたアルミニウム配線を含んでおり、残りの部分が、導電性シリコンからなるＺ可動電極６２のベース部６５を利用して構成されている。また、図２に示すように、Ｚ第２駆動配線７８は、支持部１４上に引き回され、その一部がパッド１３として露出している。

半導体基板３において、Ｚ固定電極６１およびＺ可動電極６２の上面および側面は、第１絶縁膜３３および第２絶縁膜３４とともに、酸化シリコン（ＳｉＯ_２）からなる保護薄膜３５で被覆されている。
また、半導体基板３の表面における空洞１０外の部分では、第２絶縁膜３４上に、第３絶縁膜３６、第４絶縁膜３７、第５絶縁膜３８および表面保護膜３９が順に積層されている。当該部分において、Ｚ第１検出配線７５、Ｚ第１駆動配線７６、Ｚ第２検出配線７７およびＺ第２駆動配線７８と対向する部分には、これらをパッド１３として露出させる開口８２が、表面保護膜３９から第５、第４および第３絶縁膜３６を貫通して形成されている。

そして、このＺ軸センサ８では、Ｚ第１駆動配線７６およびＺ第２駆動配線７８を介してＺ固定電極６１の対向部８４とＺ可動電極６２の先端部７０との間に、同極性／異極性の駆動電圧が交互に与えられる。これにより、Ｚ固定電極６１の対向部８４−Ｚ可動電極６２の先端部７０間にクーロン斥力／クーロン引力が交互に発生する。その結果、櫛歯状のＺ可動電極６２が振り子であるかのように、同じく櫛歯状のＺ固定電極６１を振動の中心として、Ｚ固定電極６１に対してＺ軸方向に沿って上下に振動（振動Ｕｚ）する。この状態において、Ｚ可動電極６２がＸ軸を中心軸として回転すると、Ｙ軸方向にコリオリ力Ｆｙが生じることになる。このコリオリ力Ｆｙにより、互いに隣接するＺ固定電極６１の電極部６４と、Ｚ可動電極６２の電極部６６の中間部７２との対向面積Ｓが変化する。そして、当該電極間距離ｄの変化に起因するＺ可動電極６２−Ｚ固定電極６１間の静電容量Ｃの変化を、Ｚ第１検出配線７５およびＺ第２検出配線７７を介して検出することによって、Ｘ軸まわりの角速度ωｘが検出される。なお、この実施形態では、Ｘ軸まわりの角速度ωｘは、Ｘ軸センサ６を取り囲むＺ軸センサ８の検出値と、Ｙ軸センサ７を取り囲むＺ軸センサ８の検出値との差分をとることにより求められる。

差分は、たとえば、Ｘ軸センサ６を取り囲むＺ軸センサ８の固定電極および可動電極と、Ｙ軸センサ７を取り囲むＺ軸センサ８の固定電極および可動電極との位置関係を反対にすることによって得ることができる。つまり、一方のＺ軸センサ８において、前述のように、支持部１４の環状部１７を取り囲むようにＺ可動電極６２を配置し、このＺ可動電極６２をさらに取り囲むように、Ｚ固定電極６１を配置する。これに対し、他方のＺ軸センサ８においては、支持部１４の環状部１７を取り囲むようにＺ固定電極を配置し、このＺ固定電極をさらに取り囲むように、Ｚ可動電極を配置する。これにより、１対のＺ軸センサ８間において、Ｚ可動電極６２ともう一方のＺ可動電極の揺れ方が異なるので、差分が生じることとなる。

また、一方および他方のＺ軸センサ８の固定電極および可動電極の位置関係が同じ場合でも、可動電極の反り方向を反対にすることによって、差分を得ることができる。つまり、一方および他方のＺ軸センサ８において、前述のように、支持部１４の環状部１７を取り囲むようにＺ可動電極を配置し、このＺ可動電極をさらに取り囲むように、Ｚ固定電極を配置した上で、他方のＺ可動電極の反り方向を、空洞１０から離れる方向ではなく、当該Ｚ可動電極がＺ固定電極の裏面からはみ出すように、半導体基板３の裏面へ向かう方向とする。これにより、１対のＺ軸センサ８間において、Ｚ可動電極が振動するときに容量差が生じるので、差分が生じることとなる。
＜集積回路の構成＞
次に、図８を参照して、集積回路の構成を説明する。図８は、図１に示す集積回路の模式断面図である。なお、図８は、前述の他の断面図（図４、図６および図７）とは縮尺が異なるため、同一符号が割り当てられた部分であっても、表現上の大きさが異なっている。

上述したように、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されたこの半導体基板３上には、これらを取り囲むように集積回路５が形成されている。
集積回路５は、ＣＭＯＳデバイスにより構成されており、半導体基板３上に形成されたＮチャネルＭＯＳＦＥＴ９１およびＰチャネルＭＯＳＦＥＴ９２を含んでいる。
ＮチャネルＭＯＳＦＥＴ９１が形成されるＮＭＯＳ領域９３と、ＰチャネルＭＯＳＦＥＴ９２が形成されるＰＭＯＳ領域９４とは、素子分離部９５により、それぞれ周囲から絶縁分離されている。

素子分離部９５は、半導体基板３にその表面から比較的浅く掘り下がったトレンチ（シャロートレンチ９６）を形成し、そのシャロートレンチ９６の内面に熱酸化法により熱酸化膜９７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により絶縁体９８（たとえば、酸化シリコン（ＳｉＯ_２））をシャロートレンチ９６内に堆積させることにより形成されている。

ＮＭＯＳ領域９３には、Ｐ型ウェル９９が形成されている。Ｐ型ウェル９９の深さは、シャロートレンチ９６の深さよりも大きい。Ｐ型ウェル９９の表層部には、チャネル領域１００を挟んで、Ｎ型のソース領域１０１およびドレイン領域１０２が形成されている。ソース領域１０１およびドレイン領域１０２のチャネル領域１００側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ９１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。

チャネル領域１００上には、ゲート絶縁膜１０３が設けられている。このゲート絶縁膜１０３は、前述の第１絶縁膜３３と同一層（すなわち、半導体基板３の表面に接している。）に形成されている。
ゲート絶縁膜１０３上には、ゲート電極１０４が設けられている。ゲート電極１０４は、Ｎ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる。

ゲート絶縁膜１０３およびゲート電極１０４の周囲には、サイドウォール１０５が形成されている。サイドウォール１０５は、窒化シリコン（ＳｉＮ）からなる。
ソース領域１０１、ドレイン領域１０２およびゲート電極１０４の表面には、それぞれシリサイド１０６〜１０８が形成されている。
ＰＭＯＳ領域９４には、Ｎ型ウェル１０９が形成されている。Ｎ型ウェル１０９の深さは、シャロートレンチ９６の深さよりも大きい。Ｎ型ウェル１０９の表層部には、チャネル領域１１０を挟んで、Ｐ型のソース領域１１１およびドレイン領域１１２が形成されている。ソース領域１１１およびドレイン領域１１２のチャネル領域１１０側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ９２では、ＬＤＤ構造が適用されている。

チャネル領域１１０上には、ゲート絶縁膜１１３が形成されている。ゲート絶縁膜１１３は、酸化シリコンからなる。
ゲート絶縁膜１１３上には、ゲート電極１１４が形成されている。ゲート電極１１４は、Ｐ型多結晶シリコンからなる。
ゲート絶縁膜１１３およびゲート電極１１４の周囲には、サイドウォール１１５が形成されている。サイドウォール１１５は、ＳｉＮからなる。

ソース領域１１１、ドレイン領域１１２およびゲート電極１１４の表面には、それぞれシリサイド１１６〜１１８が形成されている。
そして、半導体基板３上には、第２〜第５絶縁膜３４，３６〜３８および表面保護膜３９が順に積層されている。これらの絶縁膜は、図４、図６および図７に示した第２〜第５絶縁膜３４，３６〜３８および表面保護膜３９と同じものである。

最下層の第２絶縁膜３４上には、ドレイン配線１１９，１２０およびソース配線１２１，１２２が形成されている。これらの配線は、アルミニウム（Ａｌ）からなり、前述したＸ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８の配線（Ｘ第１駆動／検出配線２９、Ｚ第１検出配線７５など）と同一層に形成されている。
ソース配線１２１，１２２は、それぞれソース領域１０１およびソース領域１１１の上方に形成されている。ソース配線１２１とソース領域１０１との間、およびソース配線１２２とソース領域１１１との間において、第２絶縁膜３４には、それらを電気的に接続するためのコンタクトプラグ１２３，１２４が貫通して設けられている。

ドレイン配線１１９，１２０は、それぞれドレイン領域１０２およびドレイン領域１１２の上方に形成されている。ドレイン配線１１９とドレイン領域１０２との間、およびドレイン配線１２０とドレイン領域１１２との間において、第２絶縁膜３４には、それらを電気的に接続するためのコンタクトプラグ１２５，１２６が貫通して設けられている。
また、第３〜第５絶縁膜３６〜３８上にも、同様に配線１２７がそれぞれ形成されており、各層の絶縁膜の配線１２７は、コンタクトプラグ１２８を介して互いに電気的に接続されている。なお、最上層の第５絶縁膜３８では、ドレイン配線１２９がドレイン領域１０２およびドレイン領域１１２に跨って形成されており、当該ドレイン配線１２９が、ＮチャネルＭＯＳＦＥＴ９１のドレイン配線１１９とＰチャネルＭＯＳＦＥＴ９２のドレイン配線１２０の両方に接続されている。また、コンタクトプラグ１２３〜１２６，１２８は、タングステン（Ｗ）からなる。

また、表面保護膜３９には、最上層の第５絶縁膜３８上に形成されたドレイン配線１２９の一部をパッドとして露出させる開口１３０が形成されている。パッドとして露出したドレイン配線１２９は、樹脂パッケージ２によりパッケージングされた状態において、たとえば、ボンディングワイヤ（図示せず）などにより電極パッド９と電気的に接続される。
＜ジャイロセンサ１の製造方法＞
次に、図９Ａ〜図３６Ａ、図９Ｂ〜図３６Ｂおよび図９Ｃ〜図３６Ｃを参照して、上述したジャイロセンサの製造工程を工程順に説明する。

図９Ａ〜図３６Ａは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図４と同じ位置での切断面を示す。図９Ｂ〜図３６Ｂは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図６と同じ位置での切断面を示す。図９Ｃ〜図３６Ｃは、本発明の一実施形態に係るジャイロセンサの製造工程を工程順に示す模式的な断面図であって、図８と同じ位置での切断面を示す。

このジャイロセンサ１を製造するには、まず、図９Ａ〜図９Ｃに示すように、導電性シリコンからなる半導体基板３の表面が熱酸化（たとえば、温度１１００〜１２００℃、膜厚５０００Å）される。これにより、半導体基板３の表面に第１絶縁膜３３が形成される。その際、Ｚ可動電極６２を形成すべき領域の酸化時間を他の部分の酸化時間よりも長くして、当該領域の膜厚を大きくする。

次いで、図１０Ａおよび図１０Ｂに示すように、公知のパターニング技術により、第１絶縁膜３３がパターニングされ、Ｘ軸センサ６およびＺ軸センサ８において絶縁層２８，６８，６９，７３，７４を埋め込むべき領域に開口１８が形成される。次いで、第１絶縁膜３３をハードマスクとする異方性の深掘りＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により、具体的にはボッシュプロセスにより、半導体基板３が掘り下げられる。これにより、半導体基板３にトレンチ１９が形成される。ボッシュプロセスでは、ＳＦ_６（六フッ化硫黄）を使用して半導体基板３をエッチングする工程と、Ｃ_４Ｆ_８（パーフルオロシクロブタン）を使用してエッチング面に保護膜を形成する工程とが交互に繰り返される。これにより、高いアスペクト比で半導体基板３をエッチングすることができるが、エッチング面（トレンチの内周面）にスキャロップと呼ばれる波状の凹凸が形成される。この際、集積回路５を形成すべき領域は、図１０Ｃに示すように、前工程終了後のままの状態が維持される。

次いで、図１１Ａおよび図１１Ｂに示すように、トレンチ１９内部および半導体基板３の表面が熱酸化され（たとえば、温度１１００〜１２００℃）、その後、酸化膜の表面がエッチバックされる（たとえば、エッチバック後の膜厚が２１８００Å）。これにより、トレンチ１９を埋め尽くす絶縁層２８，６８，６９，７３，７４が形成される。この際、集積回路５を形成すべき領域は、図１１Ｃに示すように、前工程終了後のままの状態が維持される。

次いで、図１２Ａ〜図２３Ａおよび図１２Ｂ〜図２３Ｂに示すように、センサ部４を形成すべき領域は、図１２Ｃ〜図２３Ｃに示す工程により集積回路５を形成すべき領域にＮチャネルＭＯＳＦＥＴ９１およびＰチャネルＭＯＳＦＥＴ９２が形成されるまで、前工程終了後のままの状態が維持される（ただし、図１７Ｃにおけるエッチバック時を除く）。
集積回路５を形成すべき領域においては、センサ部４を形成すべき領域に絶縁層６８，６９，７３，７４が形成された後、図１２Ｃに示すように、ＣＶＤ法により、第１絶縁膜３３上に窒化シリコン膜２０が形成される。

次いで、図１３Ｃに示すように、公知のパターニング技術により、窒化シリコン膜２０および第１絶縁膜３３がパターニングされ、シャロートレンチ９６を形成すべき領域に開口５３が形成される。次いで、窒化シリコン膜２０および第１絶縁膜３３をハードマスクとするドライエッチングにより、半導体基板３が掘り下げられる。これにより、半導体基板３にシャロートレンチ９６が形成される。次いで、窒化シリコン膜２０および第１絶縁膜３３を残した状態で熱酸化することにより、シャロートレンチ９６の内面が酸化される。これにより、シャロートレンチ９６の内面に熱酸化膜９７が形成される。

次いで、図１４Ｃに示すように、ＣＶＤ法により、半導体基板３上に酸化シリコン（ＳｉＯ_２）が堆積され、その後、エッチバックされる。これにより、シャロートレンチ９６内を埋め尽くす絶縁体９８が形成される。絶縁体９８の形成後、窒化シリコン膜２０が除去される。
次いで、図１５Ｃに示すように、ＰＭＯＳ領域９４を選択的に露出させる開口を有するレジスト５４が形成され、当該レジスト５４をマスクとして、Ｎ型不純物（たとえば、リン（Ｐ）イオン）が注入（インプランテーション）される。

次いで、図１６Ｃに示すように、ＮＭＯＳ領域９３を選択的に露出させる開口を有するレジスト５５が形成され、当該レジスト５５をマスクとして、Ｐ型不純物（たとえば、ボロン（Ｂ）イオン）が注入（インプランテーション）される。
この後、半導体基板３が熱処理されることにより、注入されたイオンが活性化して、半導体基板３にＮ型ウェル１０９およびＰ型ウェル９９が形成される。

次いで、図１７Ｃに示すように、エッチバックにより、第１絶縁膜３３が薄くされて、ゲート絶縁膜１０３，１１３が形成される。
次いで、図１８Ｃに示すように、ＣＶＤ法により、ゲート絶縁膜１０３，１１３上に多結晶シリコン層５６が形成される。
次いで、図１９Ｃに示すように、ゲート電極１０４，１１４を形成すべき領域以外の領域に開口を有するレジスト５７が形成され、当該レジスト５７をマスクとして、多結晶シリコン層５６がエッチングされる。これにより、ゲート電極１０４，１１４が形成される。ゲート電極１０４，１１４の形成後、当該レジスト５７は除去される。次いで、公知のイオン注入技術により、ゲート電極１０４にＮ型不純物が注入され、ゲート電極１１４にＰ型不純物が注入される。この際、ＮＭＯＳ領域９３およびＰＭＯＳ領域９４のそれぞれの表層部には、不純物イオンが薄い濃度で注入される。

ゲート電極１０４，１１４にイオン注入後、図２０Ｃに示すように、ＣＶＤ法により、半導体基板３上に、窒化シリコン膜５８が形成される。
次いで、図２１Ｃに示すように、窒化シリコン膜５８がエッチバックされることにより、サイドウォール１０５，１１５が同時に形成される。
次いで、図２２Ｃに示すように、半導体基板３上に、ＮＭＯＳ領域９３を選択的に露出させる開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して、半導体基板３にＮ型不純物が注入される。これにより、Ｎ型のソース領域１０１およびドレイン領域１０２が形成される。また、半導体基板３上に、ＰＭＯＳ領域９４を選択的に露出させる開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して、半導体基板３にＰ型不純物が注入される。これにより、Ｐ型のソース領域１１１およびドレイン領域１１２が形成される。

次いで、図２３Ｃに示すように、ソース領域１０１，１１１、ドレイン領域１０２，１１２およびゲート電極１０４，１１４の表層部がシリサイド化されることにより、シリサイド１０６〜１０８，１１６〜１１８が形成される。
次いで、図２４Ａ〜図２４Ｃに示すように、ＣＶＤ法により、半導体基板３上に、酸化シリコンからなる第２絶縁膜３４が積層される。

次いで、図２５Ａ〜図２５Ｃに示すように、センサ部４のコンタクトプラグ３１，５１，７９，８０，８５，８６および集積回路５のコンタクトプラグ１２３〜１２６，１２８を形成すべき領域に開口を有するレジスト（図示せず）が形成され、当該レジストの開口を介して第２絶縁膜３４および第１絶縁膜３３が連続してエッチングされる。これにより、コンタクトプラグを埋設するためのコンタクトホールが同時に形成される。

次いで、図２６Ａ〜図２６Ｃに示すように、ＣＶＤ法により、コンタクトホールを埋め尽くすタングステン膜が堆積され、堆積されたタングステン膜がＣＭＰにより研磨される。これにより、タングステンからなる、センサ部４のコンタクトプラグ３１，５１，７９，８０，８５，８６および集積回路５のコンタクトプラグ１２３〜１２６，１２８が同時に形成される。

次いで、図２７Ａ〜図２７Ｃに示すように、スパッタ法により、第２絶縁膜３４上にアルミニウムが堆積（たとえば、７０００Å）され、そのアルミニウム堆積層がパターニングされる。これにより、第２絶縁膜３４上に、センサ部４の配線（Ｘ第１駆動／検出配線２９、Ｚ第１検出配線７５など）および集積回路５の配線（ドレイン配線１１９，１２０、ソース配線１２１，１２２）が同時に形成される。

次いで、図２８Ａ〜図２８Ｃに示すように、ＣＶＤ法により、第２絶縁膜３４上に、第３絶縁膜３６が積層される。
その後、図２９Ａ〜図２９Ｃに示すように、ＣＶＤ法による絶縁膜の堆積、コンタクトプラグの形成およびアルミニウム配線の形成が順に繰り返し行われて、第４絶縁膜３７および第５絶縁膜３８上のそれぞれに配線１２７が形成された多層配線構造が形成される。多層配線構造の形成後、表面保護膜３９が形成される。

次いで、図３０Ａおよび図３０Ｂに示すように、半導体基板３の空洞１０を形成すべき領域上の第３〜第５絶縁膜３６〜３８および表面保護膜３９が、エッチングにより除去される。同時に、センサ部４の配線（Ｘ第１駆動／検出配線２９、Ｚ第１検出配線７５など）をパッド１３として露出させるための開口８２と、集積回路５において、最上層のドレイン配線１２９をパッドとして露出させる開口１３０が、図３０Ｃに示すように形成される。これにより、ＣＭＯＳからなる集積回路５が得られる。したがって、図３１Ｃ〜図３６Ｃに示すように、集積回路５を形成すべき領域は、図３１Ａ〜図３６Ａおよび図３１Ｂ〜図３６Ｂに示す工程によりセンサ部４を形成すべき領域に空洞１０が形成されて、Ｘ軸センサ６、Ｙ軸センサ７およびＺ軸センサ８が形成されるまで、集積回路５が作製されたままの状態が維持される。

センサ部４を形成すべき領域においては、空洞１０を形成すべき領域の第３〜第５絶縁膜３６〜３８および表面保護膜３９が除去された後、本発明の一実施形態に係る半導体基板のエッチング方法により、半導体基板３における、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２を形成すべき領域を区画する、第１エッチング領域および第２エッチング領域としてのエッチング領域８７がエッチングされる。

このエッチング領域８７は、それぞれ独立して区画された多数の部分（たとえば、Ｘ可動電極２２のビーム部２５を区画する領域８７１、Ｘ固定電極２１とＸ可動電極２２とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域８７２、Ｚ固定電極６１とＺ可動電極６２とが噛み合って形成される櫛歯を区画し、当該櫛歯の隙間を形成すべき領域８７３、たとえば、Ｚ固定電極６１のトラス構造を画成する三角形の空間を形成すべき領域８７４など）を含んでいる。

具体的には、図３１Ａ、図３１Ｂ、図３７（図３７の切断線Ａ−Ａでの切断面が図３１Ａである。）および図３８（図３８の切断線Ｂ−Ｂでの切断面が図３１Ｂである。）に示すように、レジスト５９が、半導体基板３上に形成される。レジスト５９は、それぞれ独立した複数のエッチング領域８７ごとに対向する、同一パターン（この実施形態では、同一の形状および大きさの平面視円形のパターン）の開口８８を多数有している。

レジスト５９の単位面積（１ｍｍ^２）の開口率が、たとえば、１〜２０％である。また、隣り合う開口８８の中心間の距離Ｄは、たとえば、３μｍ〜３０μｍである。なお、図３７および図３８では、図解し易くするために、開口８８を大きめに表しているが、実際には、それらの開口８８は、Ｘ固定電極２１、Ｚ固定電極６１などの大きさに比べて非常に小さくされている。

次いで、当該レジスト５９をマスクとする異方性の深掘りＲＩＥにより、具体的にはボッシュプロセスにより、半導体基板３が掘り下げられる。当該深掘りＲＩＥは、エッチング深さが、形成すべきＸ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の厚さと同じになるまで続けられる。これにより、半導体基板３の表面部に、深さがほぼ等しく揃った本発明の第１凹部の一例としての円柱状の凹部８９が多数形成される。同時に、エッチング領域８７内に、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の平面外形が形成される。深掘りＲＩＥ後、レジスト５９が剥離される。

次いで、図３２Ａおよび図３２Ｂに示すように、凹部８９内にエッチング液（たとえば、フッ硝酸）が供給される。これにより、互いに隣り合う多数の凹部８９を区画する半導体基板３の側壁９０の全域が、半導体基板３の表面に平行な横方向にエッチングされて除去される。こうして、半導体基板３の表面部が、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の形状に成形されるとともに、それらの間に本発明の第２凹部の一例としてのトレンチ６０が形成される。トレンチ６０（第２凹部）は、互いに隣り合う複数の凹部８９（第１凹部）が一体化されることにより、当該凹部８９（第１凹部）よりも平面視幅広の開口を有するように形成される。

なお、凹部８９に供給されたエッチング液は、半導体基板３における各電極（Ｘ固定電極２１、Ｚ固定電極６１など）となる部分にも接触することになるが、当該部分の厚さに比べて凹部８９を区画する側壁９０の幅が非常に小さい。たとえば、図３１Ｂに示すように、Ｚ固定電極６１となる部分の半導体基板３の表面に沿う幅Ｗ_１に対する側壁９０の幅Ｗ_２（Ｗ_１／Ｗ_２）が、１０〜１００である。そのため、各電極（Ｘ固定電極２１、Ｚ固定電極６１など）となる部分の形状を設計通りに維持することができる。また、トレンチ６０は、円筒状の多数の凹部８９が一体化したものであり、その底壁の状態が凹部８９の底壁のまま維持されるので、平坦とならず、実際には起伏がある凸凹な面となることがある。

次いで、図３３Ａおよび図３３Ｂに示すように、熱酸化法またはＰＥＣＶＤ法により、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の表面全域およびトレンチ６０の内面全域（つまり、トレンチ６０を区画する側面および底面）に、酸化シリコン（ＳｉＯ_２）からなる保護薄膜３５が形成される。

次いで、図３４Ａおよび図３４Ｂに示すように、エッチバックにより、保護薄膜３５におけるトレンチ６０の底面上の部分が除去される。これにより、トレンチ６０の底面が露出した状態となる。
次いで、図３５Ａおよび図３５Ｂに示すように、表面保護膜３９をマスクとする異方性の深掘りＲＩＥにより、トレンチ６０の底面がさらに掘り下げられる。これにより、トレンチ６０の底部に、半導体基板３の結晶面が露出した露出空間８３が形成される。

この異方性の深掘りＲＩＥに引き続いて、図３６Ａおよび図３６Ｂに示すように、等方性のＲＩＥにより、トレンチ６０の露出空間８３に反応性イオンおよびエッチングガスが供給される。そして、その反応性イオンなどの作用により、半導体基板３が、各露出空間８３を起点に半導体基板３の厚さ方向にエッチングされつつ、半導体基板３の表面に平行な方向にエッチングされる。これにより、互いに隣接する全ての露出空間８３が一体化して、半導体基板３の内部に空洞１０が形成されるとともに、空洞１０内において、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２が浮いた状態となる。

なお、この空洞１０を形成するに際しても、図３１Ａ、図３１Ｂ、図３７および図３８に示した方法を適用して、まず深掘りＲＩＥにより、同一パターンの開口を有する多数の凹部を形成し、次いで、等方性エッチングにより、それらの凹部の側壁を除去して露出空間８３を形成し、その後、露出空間８３が一体化させてもよい。ただし、空洞１０を底面側から区画する半導体基板３の底壁１２の深さ位置は、ジャイロセンサ１の動作に特に悪影響を与えないので、適用しなくてもよい。

以上の工程を経て、図１に示すジャイロセンサ１が得られる。
＜作用効果＞
以上のように、上記したジャイロセンサ１の製造方法によれば、半導体基板３の表面部にＸ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２を画成するために、半導体基板３を選択的にエッチングするためのエッチング領域８７（たとえば、領域８７１〜８７４などを含む領域）が設定される。

そして、これら電極を画成するためのトレンチ６０の形成に先立って、第１ステップとして、図３１Ａ、図３１Ｂ、図３７および図３８に示すように、半導体基板３が、同一パターン（この実施形態では、同一形状および大きさの平面視円形のパターン）の開口８８を多数有するレジスト５９をマスクとして、異方性の深掘り反応性イオンエッチングされる。つまり、エッチング領域８７内の半導体が、同一パターンで深掘り反応性イオンエッチングされる。これにより、半導体基板３の表面部に、深さがほぼ等しく揃った凹部８９を多数形成することができる。

その後、第２ステップとして、図３２Ａおよび図３２Ｂに示すように、多数の凹部８９を区画する半導体基板３の側壁９０が、半導体基板３の表面に平行な横方向にエッチングされて除去される。こうして、多数の凹部８９が一体化され、これによりエッチング領域８７を占めるトレンチ６０が形成される。これにより、半導体基板３のエッチング領域８７を選択的にエッチングすることができ、Ｘ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２の形状に成形しつつ、それらの間にトレンチ６０を形成することができる。

このように、第１ステップとして、形状や大きさの揃ったパターンで半導体基板３を垂直に深掘り反応性イオンエッチングして深さのほぼ等しく凹部８９を形成することにより、トレンチ６０を設計通りの深さで形成することができる。そのため、エッチング領域８７２、８７３のような非常に入り組んだ領域と、エッチング領域８７４のような形状が単純な領域とのように、エッチングされる領域の形状や大きさが全く異なっていても、正確に制御された深さのトレンチ６０を形成できる。よって、当該トレンチ６０により画成されるＸ固定電極２１，Ｙ固定電極４１およびＺ固定電極６１、ならびにＸ可動電極２２，Ｙ可動電極４２およびＺ可動電極６２を、設計通りの厚さ（半導体基板３の厚さ方向における厚さ）で形成することができる。その結果、Ｘ固定電極２１の電極部２４とＸ可動電極２２の電極部２７との対向面積、Ｙ固定電極４１の電極部４４とＹ可動電極４２の電極部４７との対向面積、およびＺ固定電極６１の電極部６４とＺ可動電極６２の中間部７２との対向面積Ｓをそれぞれ設計通りにできるので、ジャイロセンサ１の角速度を良好に検出することができる。

さらに、領域８７１、８７２、８７３および８７４などの複数のエッチング領域が混在するエッチング領域８７を選択的にエッチングする場合でも、トレンチ６０の深さを正確に制御できるので、エッチング領域８７内に形成されるトレンチ６０全部をほぼ等しい深さに揃えることができる。
また、図３７および図３８に示すように、第１ステップの深掘りＲＩＥの際には、半導体基板３上のいずれの箇所からも形状が同じパターン（この実施形態では、平面視円形）でエッチングするので、半導体基板３上に形成されるレジスト５９をパターニングするためのマスクが１枚で済む。そのため、製造コストが低減することができる。さらに、レジスト５９のパターニングが１回で済むため、製造時間を短縮することもできる。

以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、本発明の一実施形態に係るエッチング方法が採用される例として、静電容量型ジャイロセンサを取り上げたが、当該エッチング方法は、静電容量型加速度センサの各軸（Ｘ軸、Ｙ軸およびＺ軸）の固定電極および可動電極を形成する際に適用することもできる。また、静電容量型のジャイロセンサおよび加速度センサの電極製造に適用できるだけでなく、たとえば、ピエゾ抵抗型圧力センサの基準圧室となる凹部を半導体基板に形成する際、トレンチゲート型ＭＯＳＦＥＴのゲートトレンチを形成する際など、半導体基板に凹部を形成する工程全般に適用することができる。

また、前述の実施形態では、第１ステップとして形成するパターンは、図３７および図３８に示すように平面視円形であったが、同一パターンであれば、平面視楕円形、正方形、長方形、ひし形、三角形、台形などであってもよい。
また、前述の実施形態では、半導体基板３上にセンサ部４と集積回路５とが混載された態様を説明したが、センサ部４および集積回路５は、それぞれ別個の半導体基板に形成されてもよい。

また、半導体基板３の表面上を引き回されるセンサのアルミニウム配線（たとえば、Ｘ第１駆動／検出配線２９、Ｚ第１検出配線７５など）は、集積回路５のゲート電極を形成する工程と同一工程で作製することにより、ポリシリコンからなる配線に置き換えることもできる。その場合、当該ポリシリコン配線には、ゲート電極とは異なり、不純物を注入しなくてもよい。なぜなら、当該ポリシリコン配線は、センサの各部に電流を流すための配線ではなく、電圧を印加するための配線であり、抵抗が比較的高くてもよいからである。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ ジャイロセンサ
３ 半導体基板
１１ 上壁（半導体基板の表面部）
２１ Ｘ固定電極
２２ Ｘ可動電極
４１ Ｙ固定電極
４２ Ｙ可動電極
６０ トレンチ
６１ Ｚ固定電極
６２ Ｚ可動電極
８７ エッチング領域
８８ （レジストの）開口
８９ 凹部
９０ 側壁
８７１ 領域
８７２ 領域
８７３ 領域
８７４ 領域

Claims (17)

1. エッチング領域が定められた半導体基板の当該エッチング領域を選択的にエッチングする方法であって、
   当該エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第１凹部を前記エッチング領域に形成する工程と、
   互いに隣り合う複数の前記第１凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第１凹部を一体化させて、当該第１凹部よりも平面視幅広の開口を有する第２凹部を前記エッチング領域に形成する工程と、
   前記第２凹部の形成工程後、前記第２凹部の内面全域に絶縁膜を形成する工程と、
   前記絶縁膜における前記第２凹部の底面上の部分を除去することにより、前記第２凹部の底面を露出させる工程と、
   深堀り反応性イオンエッチングによって前記第２凹部の底面をさらに掘り下げる工程と、
   等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第２凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを含む、半導体基板のエッチング方法。
2. 前記エッチング領域が、互いに形状または大きさが異なる第１エッチング領域および第２エッチング領域を含み、
   前記第１凹部を形成する工程が、前記第１エッチング領域および前記第２エッチング領域内に、それぞれ複数の前記第１凹部を同時に形成する工程を含む、請求項１に記載の半導体基板のエッチング方法。
3. 前記第２凹部を形成する工程は、複数の前記第１凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項１または２に記載の半導体基板のエッチング方法。
4. 前記第１凹部を形成する工程は、複数の前記第１凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項１〜３のいずれか一項に記載の半導体基板のエッチング方法。
5. 前記第１凹部を形成する工程は、複数の前記第１凹部を、同一深さになるように形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体基板のエッチング方法。
6. 前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視円形状に形成する工程を含む、請求項１〜５のいずれか一項に記載の半導体基板のエッチング方法。
7. 前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視多角形状に形成する工程を含む、請求項１〜５のいずれか一項に記載の半導体基板のエッチング方法。
8. 半導体基板と、
   前記半導体基板の表面部に形成された第１電極と、
   前記半導体基板の前記表面部に形成され、前記第１電極に対して間隔を空けて対向する第２電極とを含む静電容量型ＭＥＭＳセンサの製造方法であって、
   前記第１電極および前記第２電極を形成すべき領域外において当該第１および第２電極を形成すべき領域を区画するようにエッチング領域を定める工程と、
   前記エッチング領域内の複数箇所から所定のパターンで深掘り反応性イオンエッチングすることにより、同一形状および大きさの開口を有する複数の第１凹部を前記エッチング領域に形成する工程と、
   互いに隣り合う複数の前記第１凹部を区画する前記半導体基板の側壁の全域を等方性のエッチングで除去することにより、互いに隣り合う複数の前記第１凹部を一体化させて、当該第１凹部よりも平面視幅広の開口を有する第２凹部を前記エッチング領域に形成し、同時に前記第１および第２電極を形成する工程と、
   前記第１および第２電極の形成工程後、前記第２凹部の内面全域に絶縁膜を形成する工程と、
   前記絶縁膜における前記第２凹部の底面上の部分を除去することにより、前記第２凹部の底面を露出させる工程と、
   深堀り反応性イオンエッチングによって前記第２凹部の底面をさらに掘り下げる工程と、
   等方性のエッチングにより、前記半導体基板の厚さ方向、および前記半導体基板の表面に平行な方向に前記半導体基板を除去することにより、互いに隣接する前記第２凹部を一体化させて前記半導体基板の内部に空洞を形成する工程とを含む、静電容量型ＭＥＭＳセンサの製造方法。
9. 前記第１および第２電極を形成する工程は、複数の前記第１凹部を、前記半導体基板の表面と平行な横方向に一体化する工程を含む、請求項８に記載の静電容量型ＭＥＭＳセンサの製造方法。
10. 前記第１凹部を形成する工程は、複数の前記第１凹部を、互いに等しい間隔を空けて形成する工程を含む、請求項８または９に記載の静電容量型ＭＥＭＳセンサの製造方法。
11. 前記第１凹部を形成する工程は、複数の前記第１凹部を、同一深さになるように形成する工程を含む、請求項８〜１０のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法。
12. 前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視円形状に形成する工程を含む、請求項８〜１１のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法。
13. 前記第１凹部を形成する工程は、複数の前記第１凹部を、平面視多角形状に形成する工程を含む、請求項８〜１１のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法。
14. 前記静電容量型ＭＥＭＳセンサは、回路素子が形成される回路領域をさらに含み、
    前記回路領域における前記半導体基板の表面部に第１導電型の不純物を注入して、第１導電型のウェル領域を形成する工程と、
    前記ウェル領域の内方部に、第２導電型のソース領域およびドレイン領域を選択的に形成する工程と、
    前記ソース領域および前記ドレイン領域の間のチャネル領域上にゲート電極を形成する工程とを含む、請求項８〜１３のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法。
15. 前記ソース領域および前記ドレイン領域を形成する工程は、前記ソース領域および前記ドレイン領域の前記チャネル領域側の端部を、その深さおよび不純物濃度が他の部分よりも小さくなるように形成する工程を含む、請求項１４に記載の静電容量型ＭＥＭＳセンサの製造方法。
16. 前記エッチング領域および前記回路領域に跨るように、前記半導体基板の表面に第１絶縁膜を形成する工程をさらに含み、
    前記第１絶縁膜を形成する工程は、前記ゲート電極と前記半導体基板との間にゲート絶縁膜を形成する工程を兼ねている、請求項１４または１５に記載の静電容量型ＭＥＭＳセンサの製造方法。
17. 前記ソース領域およびドレイン領域を形成する工程の後、前記半導体基板の表面に第２絶縁膜を形成する工程と、
    前記第２絶縁膜にタングステン膜を埋め込むことによって、前記ソース領域および前記ドレイン領域に接続されるコンタクトプラグを形成する工程とをさらに含む、請求項１４〜１６のいずれか一項に記載の静電容量型ＭＥＭＳセンサの製造方法。

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