JP5735141B2

JP5735141B2 - Ｃｍｏｓイメージセンサ画素読み出し回路構造および画素構造

Info

Publication number: JP5735141B2
Application number: JP2013554777A
Authority: JP
Inventors: 章曲 ▲曠▼; 彪李; 杰 ▲陳▼; 志碧 ▲劉▼; 冕唐
Original assignee: Beijing Superpix Micro Technology Co Ltd
Current assignee: Beijing Superpix Micro Technology Co Ltd
Priority date: 2011-03-04
Filing date: 2011-03-30
Publication date: 2015-06-17
Anticipated expiration: 2031-03-30
Also published as: KR20130132967A; CN102104744B; CN102104744A; JP2014506766A; WO2012119327A1

Description

本願は、２０１１年３月４日に中国特許庁に提出された、出願番号２０１１１００５３３２６．７、発明の名称を「ＣＭＯＳイメージセンサ画素読み出し回路構造および画素構造」とする中国特許出願の優先権を要求し、そのすべての内容は、引用によって本願に結合される。

技術分野
本発明は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに関し、特にＣＭＯＳイメージセンサ画素読み出し回路構造および画素構造に関する。

現在、ＣＭＯＳイメージセンサは、家電製品、防犯・監視、自動制御、医療および国防などの多くの分野で広範に用いられている。ＣＭＯＳイメージセンサの画素構造は、大きく２種類に分かれ、１つはパッシブピクセル（ＰａｓｓｉｖｅＰｉｘｅｌ）であり、もう１つはアクティブピクセル（ＡｃｔｉｖｅＰｉｘｅｌ）である。

図１に示すものは、従来技術におけるアクティブピクセルセル回路およびその読み出し回路の概略図であり、通常、アクティブピクセルの読み出し回路は、ソースフォロア（Ｓｏｕｒｃｅｆｏｌｌｏｗｅｒ）構造を採用する。図１中、画素セル１０８は、フォトダイオード１０１、転送トランジスタ１０２、リセットトランジスタ１０３、読み出しトランジスタ１０４、行選択トランジスタ１０５からなる。画素セル１０８の構造は、典型的な４Ｔアクティブピクセルセル構造である。フォトダイオード１０１のカソードは転送トランジスタ１０２のソースに接続され、転送トランジスタ１０２のゲートはＴＸにより制御され、転送トランジスタ１０２のドレインはＦＤノード１０７に接続される。リセットトランジスタ１０３のソースはＦＤノード１０７に接続され、リセットトランジスタ１０３のドレインはノードＲｅｓｅｔ＿ｖｄｄに接続される。読み出しトランジスタ１０４のゲートはＦＤノード１０７に接続され、読み出しトランジスタ１０４のドレインはノードＶＤＤに接続され、読み出しトランジスタ１０４のソースは行選択トランジスタ１０５のドレインに接続される。行選択トランジスタ１０５のゲートは行選択（Ｒｏｗｓｅｌｅｃｔ）信号により制御され、行選択トランジスタ１０５のソースは画素セル１０８の出力ノードＯＵＴに接続される。Ｒｅｓｅｔ＿ｖｄｄおよびＶＤＤの２つのノードは、必要に応じて一つに接続しても、別々であってもよい。典型的なＣＭＯＳイメージセンサ画素信号読み出し回路において、画素セル１０８の出力ノードＯＵＴは電流源負荷１０６に接続され、電流源１０６の他端はグランドに接続される。このように、画素セル１０８における読み出しトランジスタ１０４、行選択トランジスタ１０５および電流源１０６が、ソースフォロア読み出し回路を構成する。

上述した従来技術は、少なくとも次の欠点を含む。

ソースフォロア読み出し回路のゲインは固定され、かつ１未満であり、イメージセンサ画素セルの出力信号振幅を下げ、センサ感度を下げる。システムのＳＮ比およびダイナミックレンジを下げ、画質に影響を及ぼす。ゲインは固定され、調節できない。

本発明の目的は、高感度、高ＳＮ比およびダイナミックレンジで、転送中に画質に影響を及ぼさず、ゲインを調節可能なＣＭＯＳイメージセンサ画素読み出し回路構造および画素構造を提供することである。

本発明の目的は、次の技術手法により実現される。

本発明のＣＭＯＳイメージセンサ画素読み出し回路構造は、オペアンプと、第１のキャパシタと、スイッチと、第２のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの１つの入力トランジスタがＣＭＯＳイメージセンサ画素セルの読み出しトランジスタである。

本発明のＣＭＯＳイメージセンサ画素構造は、前記画素構造に前記ＣＭＯＳイメージセンサ画素読み出し回路構造が接続されている。

上述した本発明で提供する技術手法から分かるように、本発明の実施例で提供するＣＭＯＳイメージセンサ画素読み出し回路構造および画素構造は、オペアンプと、第１のキャパシタと、スイッチと、第２のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの１つの入力トランジスタがＣＭＯＳイメージセンサ画素セルの読み出しトランジスタであるため、感度、ＳＮ比およびダイナミックレンジを高めることができ、転送中に画質に影響を及ぼさず、ゲイン調製を実現することができる。

図面の簡単な説明
本発明の実施例の技術手法を明晰に説明するため、次に実施例の記述において用いる必要のある図面を簡単に紹介する。明らかなことではあるが、以下の記述における図面は、本発明のいくつかの実施例でしかなく、当業者は、創造的労働なしに、これらの図面に基づき、さらに他の図面を得ることができる。

図１は、従来技術におけるアクティブピクセルセル回路および読み出し回路図である。図２は、本発明の具体的な実施例１のアクティブピクセルセル回路および読み出し回路図である。図３は、本発明の具体的な実施例１における読み出し回路ゲインが１である動作モードの制御信号波形図である。図４は、本発明の具体的な実施例１における読み出し回路の増幅動作モードの制御信号波形図である。図５は、本発明の具体的な実施例１における複数のアクティブピクセルセルが列を構成する読み出し回路の接続方式である。図６は、本発明の具体的な実施例２のアクティブピクセルセル回路および読み出し回路図である。図７は、本発明の具体的な実施例２における読み出し回路ゲインが１である動作モードの制御信号波形図である。図８は、本発明の具体的な実施例２における読み出し回路の増幅動作モードの制御信号波形図である。図９は、本発明の具体的な実施例３のアクティブピクセルセル回路および読み出し回路図である。図１０は、本発明の具体的な実施例３における読み出し回路ゲインが１である動作モードの制御信号波形図である。図１１は、本発明の具体的な実施例３における読み出し回路の増幅動作モードの制御信号波形図である。図１２は、本発明におけるアクティブピクセルセル回路および画素セルの読み出しトランジスタがオペアンプのうちの１つの入力トランジスタである概略図である。図１３は、本発明の具体的な実施例４のアクティブピクセルセル回路および読み出し回路図である。

次に本発明の実施例における図面と合わせ、本発明の実施例における技術手法について、明晰かつ完全に記述するが、当然のことながら、記述される実施例は、本発明の実施例の一部でしかなく、すべての実施例ではない。本発明の実施例に基づき、当業者の創造的労働なしに得られたその他すべての実施例は、いずれも本発明の保護範囲に属す。

本発明のＣＭＯＳイメージセンサ画素読み出し回路構造の好ましい具体的な実施形態は、オペアンプと、第１のキャパシタと、スイッチと、第２のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの１つの入力トランジスタがＣＭＯＳイメージセンサ画素セルの読み出しトランジスタである。

前記ＣＭＯＳイメージセンサ画素セルの読み出しトランジスタは、もう１つの入力トランジスタと、前記オペアンプの入力差動対トランジスタを構成する。

前記ＣＭＯＳイメージセンサ画素セルの読み出しトランジスタのゲートは、オペアンプの正入力端子であり、前記もう１つの入力トランジスタのゲートは、オペアンプの負入力端子である。

前記スイッチの制御端子は、ｐｈｉ信号と接続し、前記スイッチのその他の両端は、それぞれ前記オペアンプの出力端子および負入力端子に接続する。

前記第１のキャパシタの両端は、それぞれオペアンプの出力端子および負入力端子に接続する。

前記第２のキャパシタの両端は、それぞれオペアンプの負入力端子および固定レベルノードに接続する。

前記第１のキャパシタおよび第２のキャパシタは、それぞれ可変キャパシタである。

前記オペアンプは、一段オペアンプまたは多段オペアンプである。

この読み出し回路の動作モードは、デジタル回路によって制御し、この読み出し回路の動作モードは、ゲインが１である動作モードおよび／またはゲインが１を超えるゲイン可変の動作モードを含む。

本発明のＣＭＯＳイメージセンサ画素構造の好ましい具体的な実施形態では、この画素構造に、上述したＣＭＯＳイメージセンサ画素読み出し回路構造が接続されている。

本発明のＣＭＯＳイメージセンサ画素読み出し回路は、感度、ＳＮ比およびダイナミックレンジを向上させることができ、転送中に画質に影響を及ぼさず、ゲインは調節可能である。

次に、具体的な実施例と図面とを合わせ、本願について詳細に説明する。

具体的な実施例１
図２に示すように、画素セル２１５は典型的な４Ｔ画素構造であり、フォトダイオード２０１、転送トランジスタ２０２、リセットトランジスタ２０３，読み出しトランジスタ２０５、行選択トランジスタ２０４からなる。フォトダイオード２０１のカソードは転送トランジスタ２０２のソースに接続され、転送トランジスタのゲートはＴＸにより制御され、転送トランジスタのドレインはＦＤノード２１４に接続される。リセットトランジスタ２０３のソースはＦＤノード２１４に接続され、リセットトランジスタ２０３のドレインはノードＲｅｓｅｔ＿ｖｄｄに接続される。

読み出しトランジスタ２０５のゲートはＦＤノード２１４に接続され、読み出しトランジスタ２０５のドレインはＭＯＳトランジスタ２０６のゲートおよびドレインに接続され、読み出しトランジスタ２０５のソースは行選択トランジスタ２０４のドレインに接続される。行選択トランジスタ２０４のゲートは行選択信号により制御され、行選択トランジスタ２０４のソースはＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０８のドレインおよび電流源２０７に接続される。電流源２０７の他端はグランドに接続される。ＭＯＳトランジスタ２０８のゲートは読み出しイネーブル信号ＥＮにより制御され、ＭＯＳトランジスタ２０８のドレインはＭＯＳトランジスタ２１１のソースに接続される。ＭＯＳトランジスタ２１１のゲートはノードＩＮ−に接続される。ＭＯＳトランジスタ２１１のドレインはノードＯＵＴに接続される。スイッチの制御端子はｐｈｉ信号に接続され、その他の両端はそれぞれノードＯＵＴおよびノードＩＮ−に接続される。可変キャパシタ２１２（静電容量はＣａｐ１で示す）の両端は、それぞれノードＯＵＴおよびノードＩＮ−に接続される。可変キャパシタ２１３（静電容量はＣａｐ２で示す）の両端は、それぞれノードＩＮ−および固定レベルノードに接続される。ＭＯＳトランジスタ２０６のゲートおよびドレインは一緒に接続されるとともに、ＭＯＳトランジスタ２０５のドレインおよびＭＯＳトランジスタ２１０のゲートに接続される。ＭＯＳトランジスタ２０６のソースおよびＭＯＳトランジスタ２１０のソースは、いずれもノードＶＤＤに接続される。キャパシタ２１２およびキャパシタ２１３の静電容量は可変である。

ＭＯＳトランジスタ２０４、２０５、２０６、２０８、２０９、２１０および電流源２０７は、差動入力シングルエンド出力のオペアンプを構成し、そのうちＭＯＳトランジスタ２１１および画素セル読み出しトランジスタ２０５は一緒に差動オペアンプの入力差動対トランジスタを構成する。このオペアンプは、第１のキャパシタ２１２、スイッチ２１１、第２のキャパシタ２１３とともに画素セルの読み出し回路を構成し、この読み出し回路のゲインは可変であり、可変ゲインアンプをなす。ノードＯＵＴは、読み出し回路の信号出力端子である。スイッチ２１１の異なる動作方式の制御の下で、この読み出し回路は、ゲインが１である動作モードと、ゲインが（１＋Ｃａｐ２／Ｃａｐ１）である読み出しモードの２つの動作モードを有する。キャパシタ２１２およびキャパシタ２１３は可変であるため、この動作モードでは、ゲインが１を超える可変ゲインを実現でき、以下、このモードを増幅動作モードという。

ゲインが１である動作モード：
図２に示す読み出し回路は、ゲインが１である動作モードで動作するときに、ｐｈｉの制御の下で、スイッチ２１１はずっと閉じたままであり、その他の制御信号の波形は図３に示すとおりである。リセット信号Ｒｅｓｅｔの電位は、低から高に変わり、画素２１５におけるリセットトランジスタ２０３のオンを制御し、画素２１５におけるＦＤ点の電位を高電位とする。ＴＸ信号の電位は、低から高に変わり、画素２１５における転送トランジスタ２０２のオンを制御し、画素２１５におけるフォトダイオード２０１が完全に空乏化され、フォトダイオードのリセットが完了する。光子はフォトダイオードに吸収され、光電子を生成し、フォトダイオードが光電子を収集し、露光を開始する。

露光が完了し、画素２１５が画素信号読み出し周期に入る。リセット信号Ｒｅｓｅｔが再び低レベルから高レベルに変わり、ＦＤがリセットされる。行選択信号Ｒｏｗｓｅｌｅｃｔおよび読み出しイネーブル信号ＥＮが低レベルから高レベルに変わる。ＦＤのリセットが完了し、リセット信号が高レベルから低レベルに変わり、ノードＦＤレベルが安定した後、読み出し回路の出力端子ＯＵＴからノードＦＤリセット後の電圧Ｖｒｓｔが出力される。このときの出力端子ＯＵＴの出力電圧は、Ｖｏｕｔ１＝Ｖｒｓｔ＋Ｖｏｆｆｓｅｔであり、Ｖｏｆｆｓｅｔは読み出し回路のオフセット電圧である。ノードＦＤリセット後の信号を読み出し後に、ＴＸ信号は低レベルから高レベルに変わり、転送トランジスタ２０２のオンを制御する。フォトダイオード２０１に累積された光電子がＦＤ点に移り、光電子の移動が完了した後、ＴＸ信号が高レベルから低レベルに変わる。ＦＤ点のレベルが安定した後、読み出し回路の出力端子ＯＵＴから光電子がノードＦＤに移動した後の電圧Ｖｓｉｇが出力される。このときの出力端子ＯＵＴの出力電圧は、Ｖｏｕｔ２＝Ｖｓｉｇ＋Ｖｏｆｆｓｅｔであり、Ｖｏｆｆｓｅｔは読み出し回路のオフセット電圧である。最終画素２１５出力信号は、Ｖｏｕｔ１−Ｖｏｕｔ２＝Ｖｒｓｔ−Ｖｓｉｇであり、画素２１５信号の１倍のゲイン読み出しを実現する。

増幅動作モード：
図２に示す読み出し回路が増幅動作モードで動作するときの制御信号の波形は、図４に示すとおりである。リセット信号Ｒｅｓｅｔの電位は、低から高に変わり、画素２１５におけるリセットトランジスタ２０３のオンを制御し、画素２１５におけるＦＤ点の電位を高電位とする。ＴＸ信号の電位は、低から高に変わり、画素２１５における転送トランジスタ２０２のオンを制御し、画素２１５におけるフォトダイオード２０１が完全に空乏化され、フォトダイオードのリセットが完了する。光子はフォトダイオードに吸収され、光電子を生成し、フォトダイオードが光電子を収集し、露光を開始する。

露光が完了し、画素２１５が画素信号読み出し周期に入る。リセット信号Ｒｅｓｅｔが再び低レベルから高レベルに変わり、ＦＤがリセットされる。行選択信号Ｒｏｗｓｅｌｅｃｔおよび読み出しイネーブル信号ＥＮが低レベルから高レベルに変わる。ＦＤのリセットが完了し、リセット信号が高レベルから低レベルに変わった後、信号ｐｈｉが高レベルから低レベルに変わり、スイッチ２１１がオフになる。ノードＦＤ電圧信号が安定した後、読み出し回路の出力端子ＯＵＴからノードＦＤリセット後の電圧Ｖｒｓｔが出力される。このときの出力端子ＯＵＴの出力電圧は、Ｖｏｕｔ１＝Ｖｒｓｔ＋Ｖｏｆｆｓｅｔであり、Ｖｏｆｆｓｅｔは読み出し回路のオフセット電圧である。ノードＦＤリセット後の信号読み出し後に、ＴＸ信号は低レベルから高レベルに変わり、転送トランジスタ２０２のオンを制御する。フォトダイオード２０１に累積された光電子がＦＤ点に移り、光電子の移動が完了した後、ＴＸ信号が高レベルから低レベルに変わる。ＦＤ点のレベルが安定した後、読み出し回路の出力端子ＯＵＴから光電子がノードＦＤに移動した後の電圧Ｖｓｉｇが出力される。このときの出力端子ＯＵＴの出力電圧は、Ｖｏｕｔ２＝（１＋Ｃａｐ２／Ｃａｐ１）×Ｖｓｉｇ−Ｃａｐ２／Ｃａｐ１×Ｖｒｓｔ＋Ｖｏｆｆｓｅｔであり、Ｖｏｆｆｓｅｔは読み出し回路のオフセット電圧である。最終画素２１５出力信号は、Ｖｏｕｔ１−Ｖｏｕｔ２＝（１＋Ｃａｐ２／Ｃａｐ１）×（Ｖｒｓｔ−Ｖｓｉｇ）であり、画素２１５信号（１＋Ｃａｐ２／Ｃａｐ１）倍のゲイン読み出しを実現する。キャパシタ２１２、２１３の静電容量Ｃａｐ１、Ｃａｐ２は調節可能であるため、画素２１５の読み出し信号のゲインは可変である。画素信号読み出し後に、ｐｈｉが高レベルに変わり、スイッチ２１１が閉じる。

複数の画素セルが画素アレイの列を構成するときの読み出し回路接続方式は、図５に示すとおりである。画素５１４、５１５、５１６のうちの読み出しトランジスタのドレインを同じノードに接続し、ＭＯＳトランジスタ５０６のドレインおよびゲートと接続する。画素５１４、５１５、５１６のうちの行選択トランジスタのソースを同じノードに接続し、ＭＯＳトランジスタ５０９のソースおよび電流源５０７と接続する。図５では、３つの画素セルを列としたときの読み出し回路接続方式を例としたが、実際には、１つ以上の画素セルにより列を構成することができる。

具体的な実施例２
前記ＣＭＯＳイメージセンサ画素読み出し回路構造を有する画素の構造は、図２に示す画素２１５の構造に限られるものではなく、画素が読み出しトランジスタを有するものであれば、本発明における構造を採用することができる。図６に示す画素６１４は、図２に示す画素２１５に比べ、行選択トランジスタが減っている。画素６１４の読み出しトランジスタ６０５のソースは、ＭＯＳトランジスタ６０８のドレイン、ＭＯＳトランジスタ６０９のソースに直接接続されている。ＭＯＳトランジスタ６０８のゲートは、イネーブル信号ＥＮにより制御され、ＭＯＳトランジスタ６０８のソースは電流源６０７と接続される。図７に示すものは、読み出し回路がゲインが１である動作モードで動作するときの制御信号波形図であり、このときにｐｈｉはずっと高レベルであり、スイッチ６１１はずっと閉じている。図８に示すものは、読み出し回路が増幅動作モードで動作するときの制御信号波形図である。

具体的な実施例３
図９に示す前記ＣＭＯＳイメージセンサ画素読み出し回路構造を有する画素７１４は、図２に示す画素２１５に比べ、転送トランジスタが減っている。図１０に示すものは、前記ＣＭＯＳイメージセンサ読み出し回路がゲインが１である動作モードで動作するときの制御信号波形図であり、このときにｐｈｉはずっと高レベルであり、スイッチ７１１はずっと閉じている。図１１に示すものは、読み出し回路が増幅動作モードで動作するときの制御信号波形図である。

具体的な実施例４
本発明の読み出し回路におけるオペアンプの構造は、図２に示す構造に限るものではない。画素セルの読み出しトランジスタをオペアンプの１つの入力トランジスタとし、オペアンプがスイッチ、キャパシタと接続して図２に示す構造をなすものであれば、いずれも本発明の範疇に属す。図１２に示すように、画素８１０のフォトダイオードは転送トランジスタ８０２のソースに接続され、転送トランジスタのゲートはＴＸ信号により制御され、転送トランジスタのドレインはＦＤノードに接続される。画素８１０のリセットトランジスタのゲートはリセット信号Ｒｅｓｅｔにより制御され、ドレインはＲｅｓｅｔ＿ｖｄｄに接続され、ソースはＦＤノードに接続される。オペアンプの正入力端子ＩＮ＋（画素８１０の読み出しトランジスタ８０４のゲート）はＦＤノードに接続される。画素８１０の読み出しトランジスタ８０４はオペアンプの１つの入力トランジスタをなす。オペアンプの負入力端子ＩＮ−はキャパシタ８０８、キャパシタ８０９およびスイッチ８０６の一端に接続される。キャパシタ８０８の他端は固定レベルに接続される。キャパシタ８０９およびスイッチ８０６の他端は一緒にオペアンプの出力端子Ｏに接続され、読み出し回路の出力端子ＯＵＴを形成する。

１つのオペアンプの構造には、多種の形式（一段オペアンプ、多段オペアンプ、ｇａｉｎ−ｂｏｏｓｔオペアンプなど）がある。図１３に示す回路は、もう１種のオペアンプ形式を本発明の読み出し回路構造に応用したものである。

上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。そのため、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。

Claims

オペアンプと、第１のキャパシタと、スイッチと、第２のキャパシタとを含む可変ゲインアンプを含み、前記オペアンプのうちの１つの入力トランジスタがＣＭＯＳイメージセンサ画素セルの読み出しトランジスタであり、
前記ＣＭＯＳイメージセンサ画素セルの読み出しトランジスタは、もう１つの入力トランジスタと前記オペアンプの入力差動対トランジスタを構成しており、
前記ＣＭＯＳイメージセンサ画素セルの読み出しトランジスタのゲートは、オペアンプの正入力端子であり、前記もう１つの入力トランジスタのゲートは、オペアンプの負入力端子であり、
前記スイッチの制御端子は、ｐｈｉ信号によって制御されており、前記スイッチのその他の両端は、それぞれ前記オペアンプの出力端子および負入力端子に接続し、
前記第１のキャパシタの両端はそれぞれオペアンプの出力端子および負入力端子に接続し、
前記第２のキャパシタの両端は、それぞれオペアンプの負入力端子および固定レベルノードに接続していることを特徴とするＣＭＯＳイメージセンサ画素読み出し回路構造。
前記ｐｈｉ信号は、高レベルと低レベルの２つのレベルで供給され、
前記ｐｈｉ信号が高レベルのとき前記スイッチがオンとなり、
前記ｐｈｉ信号が高レベルから低レベルに変わると前記スイッチがオフになることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
前記第１のキャパシタおよび第２のキャパシタは、それぞれ可変キャパシタであることを特徴とする請求項１又は２に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
前記オペアンプは、一段オペアンプまたは多段オペアンプであることを特徴とする請求項１〜３のいずれか一項に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
前記読み出し回路の動作モードは、デジタル回路によって制御されており、前記読み出し回路の動作モードは、ゲインが１である動作モードおよび／またはゲインが１を超えるゲイン可変の動作モードを含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
前記Ｐｈｉ信号が高レベルのときゲインが１である動作モードとなり、
前記Ｐｈｉ信号が低レベルのときゲインが１を超えるゲイン可変の動作モードとなることを特徴とする請求項５に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
ゲイン可変の動作モードの場合の最終画素の出力信号が（１＋Ｃａｐ２／Ｃａｐ１）×（Ｖｒｓｔ−Ｖｓｉｇ）であり、
ここで、Ｃａｐ１が第１のキャパシタの静電容量であり、Ｃａｐ２が第２のキャパシタの静電容量であり、Ｖｒｓｔが読み出し回路の出力端子ＯＵＴからノードＦＤリセット後の電圧であり、Ｖｓｉｇが読み出し回路の出力端子ＯＵＴから光電子がノードＦＤに移動した後の電圧であり、
画素信号の（１＋Ｃａｐ２／Ｃａｐ１）倍のゲイン読み出しを実現することを特徴とする請求項６に記載のＣＭＯＳイメージセンサ画素読み出し回路構造。
画素構造に請求項１〜３のいずれか１項に記載のＣＭＯＳイメージセンサ画素読み出し回路構造が接続されていることを特徴とするＣＭＯＳイメージセンサ画素構造。
画素構造に請求項４に記載のＣＭＯＳイメージセンサ画素読み出し回路構造が接続されていることを特徴とするＣＭＯＳイメージセンサ画素構造。
画素構造に請求項５〜７のいずれか１項に記載のＣＭＯＳイメージセンサ画素読み出し回路構造が接続されていることを特徴とするＣＭＯＳイメージセンサ画素構造。