JP2009538074A - イメージ・センサ回路 - Google Patents
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Abstract
イメージ・センサ回路は、行および列の形に配置された感光性画素群を持つCMOSイメージ・センサ、および読み出し回路を含む。読み出し回路は、2つの連続したリセット・フェーズの間の2つの異なった時点にて画素群から読み出された信号を格納するためのCDSステージを持つ記憶手段、およびアナログからデジタルへの変換器を含み、CDSステージは、格納された信号をお互いから減算するための減算手段を具備し、そしてその減算の結果が差動信号としてアナログからデジタルへの変換器(21)へ供給される。
Description
本発明は、行および列の形に配置された感光性画素群および読み出し回路を持つCMOSイメージ・センサ、を含むイメージ・センサに関する。
つい最近になって、CMOSイメージ・センサがプロのカメラ、例えばテレビの制作または映画制作のためのカメラ、の分野に入り始めている。それまでは、これらのカメラはCCDイメージ・センサを備えていた。CCDイメージ・センサと比較すると、CMOSイメージ・センサは、より高い読み出しレートを提供する。しかしながら最近までは、CCDイメージ・センサで実現できたものと同じ大きさの画素数をCMOSイメージ・センサにおいて達成することは可能ではなかった。結果としてのCMOSイメージ・センサの解像度はプロのカメラにとってはあまりにも低かった。今日の製造技術には、CCDイメージ・センサと同様の画素数を有するCMOSイメージ・センサを実現する能力がある。
CMOSイメージ・センサは、CCDイメージ・センサより低いコストにて生産可能となっている。さらにCMOSイメージ・センサは、達成可能な高い読み出しレートに依って高いフレームレートを達成可能である。さらになおCMOSイメージ・センサの雑音は、CCDイメージ・センサの雑音と同等またはそれ以下である。CMOSイメージ・センサにより撮られた画像は、よりくっきりし、鮮明に見え、そしてより高い読み出しレートの故に、高速運動がにじんで見えることがない。CMOSイメージ・センサの別の利点は、センサ上に他の回路を同じ技術を使用して集積することができることである。
特許文献1においては、パターン雑音の除去のために、読み出し回路が相関二重標本化回路、すなわちCDS(Correlated Double Sampling)回路を含む、光ダイオード・センサ回路が記述されている。このCDS回路は、キャパシタ、クランプ(clamping)トランジスタ、および転送ゲートを具備する。
特許文献2においては、CMOSイメージ・センサ回路およびCDS回路を持つ回路図が記述されている。このCDS回路においては、スイッチド・キャパシタのみが使用される。特許文献3において記述されている追加的CDS回路においては、スイッチを伴ったキャパシタが使用される。
高い読み出しレートが可能なCMOSイメージ・センサのための読み出し回路を持つイメージ・センサ回路を提供することが望まれる。多数の画素数を扱うことを可能とするCMOSイメージ・センサのための読み出し回路を提供することもまた望まれる。低雑音値を有するCMOSイメージ・センサのための読み出し回路を提供することがさらに望まれる。
本発明は、請求項1に記載されているような読み出し回路を持つイメージ・センサ回路を提案する。本発明の有利な成果および実施形態は、従属請求項において提示される。本発明によると、イメージ・センサ回路は行および列の形に配置された感光性画素群を持つCMOSイメージ・センサ、および読み出し回路を含み、読み出し回路自体は、2つの連続したリセット・フェーズの間の2つの異なった時点にて画素群から読み出された信号を格納するためのCDSステージを持つ記憶手段、およびアナログからデジタルへの変換器(アナログ−デジタル変換器)を含む。このCDSステージは、複数の格納された信号相互の差分をとるための減算手段を具備し、その減算の結果が差動(differential)信号としてアナログ−デジタル変換器へ供給される。このCDSステージおよびアナログ−デジタル変換器は、差動出力信号を持つ差動CDSステージとして、および差動信号を変換するための差動アナログ−デジタル変換器として形成される。
平衡(balanced)または差動設計により、クロストーク、コモン・モード・オフセットを上手く阻止することを提供する。特に、クロック信号のクロストークが削減される。
望ましくは、差動信号はCDSステージから差動バッファステージを介してアナログ−デジタル変換器へ供給される。差動バッファステージは、CDSステージをアナログ−デジタル変換器ステージから切り離す(decouple)ために使用され、その結果、高い画素レートに、その結果の高いフレームレートに対応する、アナログ−デジタル変換器の高いクロックレートを可能とする。
一実施形態においては、差動バッファステージはソース・フォロワ構成のトランジスタ群を具備する。
別の実施形態においては、差動バッファステージはシングルエンド(single-ended)演算増幅器を具備する。望ましくは、差動バッファステージは2つのバッファ回路を備え、そこでは各バッファ回路が差動信号の2つの側の内の片方に対してシングルエンド演算増幅器を具備する。
望ましくは、減算手段は、スイッチド・キャパシタ増幅器構成にて配置された増幅器を具備する。
本発明の成果においては、CDSステージはコモン・モード阻止ステージを備える。CDSステージおよびコモン・モード阻止ステージは望ましくは、線形信号特性を提供する。望ましくは、コモン・モード阻止ステージは動的に制御される。
本発明の一実施形態においては、コモン・モード阻止ステージは、コモン・モード動作点を制御するためにコモン・モード・フィードバック制御回路を具備する。望ましくは、コモン・モード・フィードバック制御回路は容量的に結合される。
本発明は、図面に例示された一実施形態を使用して、さらに詳細に説明される。
本発明による回路は、CDSステージにおいて生成される雑音を有利に減少させる。さらに読み出し回路の帯域幅を増加させると、その結果、より高いフレームレート、および/または画素数を可能とする。雑音が削減されると、より多い画素数および高い動作性能範囲を有するセンサ配置の生成が可能となる。
図1は、本発明による、複数の行(rows)および複数の列(columns)の形に配置された感光性画素群および読み出し回路を持つCMOSイメージ・センサを含むイメージ・センサ回路の例示的なブロック図を示す。読み出し回路は、2つの連続したリセット・フェーズの間の2つの異なった時点にて画素群から読み出された信号を格納するための差動CDSステージを持つ記憶手段、差動バッファステージ、およびアナログ−デジタル変換器を含む。CDSステージは、格納された信号相互の差分をとるための減算手段を具備し、そこではその減算の結果が差動信号として差動バッファステージを介してアナログ−デジタル変換器へ供給される。減算手段は差動増幅器から構成される。
特に、CDSステージはアナログ領域において相関二重標本化を実行する。最初の信号、また暗値(dark value)とも言及されるが、が第1のキャパシタ中に格納される。図においては最初の値は、Urefと命名される。画素のリセットの後の露光期間に画素中に集積された光に対応する信号が、第2のキャパシタに格納される。この信号はまた、明値(bright value)とも言及され、そしてUoutと命名される。差動増幅器が暗値から明値を減算し、そして差動ドライバまたはバッファステージにUCDS+およびUCDS−としてその減算の結果を出力する。差動デジタル−アナログ変換器は、差動バッファステージの出力に接続される。
その結果、CDSステージは、差動バッファステージによってアナログ−デジタル変換ステージから切り離される。この切り離しにより、アナログ−デジタル変換器の、高い画素レートおよびその結果高いフレーム・レート度に対応する高いクロック・レートを可能とする。差動バッファステージは、少なくとも1つのシングルエンド演算増幅器からなる。
動作中、先ず、基準値または暗値が格納される。暗値は、イメージ・センサのリセット値とすることができ、または外部的にこの回路に供給することができる。その後、イメージ・センサが露光される。露光されたイメージ・センサからの信号または明値もまた格納される。格納された値は、CDSステージにて相互の差分が取られる。減算は、例えば差動増幅器により実行可能である。好適な実施形態においては、CMOSイメージ・センサのリセット値が暗値として使用される。CMOSセンサ回路に依っては、リセット値を追加的記憶手段(例えばキャパシタ)に格納することが必要な場合がある。計算された差動値は、CDSステージにおいて増幅され、またはバッファされることができる。読み出される画素数が大きい場合においては、読み出し回路の必要帯域幅が非常に大きくなることになる。CDSステージがまた、バッファとして使用される場合においては、CDSステージの出力に同じことが当てはまる。信号および過渡現象が落ち着くため、また必要最小限の動作性能を確実にするために、CDSステージにてある時間が必要であるため、CDSステージの帯域幅は予め定められた値に設定される。
一例として8ビットの分解能を有する画素信号を提供するために、CDSステージは、必要な動作周波数において8ビット*6dB/ビット=48dBの有効動作性能範囲を提供せねばならない。通常、増幅器は、考慮されねばならない利得および帯域幅の間にある関係を有する。3dBロール・オフ(roll off)周波数を決定するために、次の式を使用可能である:
2*Π*GBW=v*f_3dB、
ここで、vは利得に対応しており、f_3dBは3dBロール・オフ周波数であり、そしてGBWは増幅器の利得−帯域幅積である。必要な利得−帯域幅積は、画素クロックにより決定される。1480*1920画素およびフレームレート100Hzを有するイメージ・センサに対して、必要な利得帯域幅積は、GBW=100Hz*1480*1920=284MHzのように計算可能である。後の画像処理に対して十分な動作性能を提供するために、12ビットまたは16ビットの分解能が望まれる。次に増幅器の利得が、
2*Π*GBW=v*f_3dB、
ここで、vは利得に対応しており、f_3dBは3dBロール・オフ周波数であり、そしてGBWは増幅器の利得−帯域幅積である。必要な利得−帯域幅積は、画素クロックにより決定される。1480*1920画素およびフレームレート100Hzを有するイメージ・センサに対して、必要な利得帯域幅積は、GBW=100Hz*1480*1920=284MHzのように計算可能である。後の画像処理に対して十分な動作性能を提供するために、12ビットまたは16ビットの分解能が望まれる。次に増幅器の利得が、
のように計算可能である。
次に、CDSステージ増幅器の3dBロール・オフ周波数は、
次に、CDSステージ増幅器の3dBロール・オフ周波数は、
のように計算可能である。
同時に、CDSステージの雑音が、必要な動作性能範囲、この例においては72dBまたは12ビット、に対して許容されているものより以上であってはならない。構造的サイズが0.5μm未満でかつ3.3V供給電圧を有するCMOSプロセス技術によるアナログ回路は、1.8Vの有効信号振幅を許容する。これらの値を与えると、増幅器に許容される最大の雑音は次のように見積もることが可能である:
ここで、DRは、必要な分解能により決定される動作性能範囲、この場合は72dBである。Vmaxは、最大有効信号振幅、この場合は1.8Vであり、そしてVnは、等価雑音電圧である。雑音に関してこの式を解くと、許容される最大の等価雑音電圧Vnは140μVという結果になる。448kHzの3dBロール・オフ周波数を有する典型的な演算増幅器は、これらの要件に適合しない。140μVの許容最大等価雑音電圧は、19.5nV2の等価雑音電力に対応する。この大きさの雑音電力は、画像の暗領域が少しの有効情報も含まないように、画素の感度を下げるであろう。したがって、プロフェッショナルのカメラによって設定される感度およびレートに関する要件は、既知のただ一つのCDSステージに基づく読み出し回路によって実現することはできない。
以上で説明したように、本発明によると読み出し回路は、差動設計を使用して提供される。特に、差動CDSステージおよび差動アナログ−デジタル変換ステージの間に差動バッファステージを提供する。この差動バッファステージは、CDSステージ増幅器の帯域幅要件を減少させ、したがって増幅器の雑音を減少させる。CDSステージにおいて、減算および高精度の増幅が実行される。この差動バッファステージは、アナログ−デジタル変換器に与えられる信号の高速伝送を提供する。差動バッファステージによって加えられる雑音は、CDSステージの利得帯域幅要件の削減によるCDSステージにおける雑音の減少より低くなければならないことは言うまでもない。
図2においては、差動CDS増幅器の代表的回路が記述されることになる。図2に示される代表的回路には、さらに開ループ利得を増加させ、その結果CDS増幅器の精度を増加させる出力ステージが追加される。図に示された例示的回路は、100dBより大きな開ループ利得を有し、そして16ビットを必要とするアプリケーションに適する、増幅器設計を可能にする。基準電圧ネットワークを介して、基準電圧V_ref1〜V_ref5が回路に供給される。図においては基準電圧は、カレント・ミラー構成にてトランジスタのT3、T4、T5、およびT6によって発生され、そしてカスコード(cascode)接続されたトランジスタT1およびT2に分配される。
CDSステージは、コモン・モード阻止ステージを提供し、そこではCDSステージおよびコモン・モード阻止ステージが線形信号特性を提供する。この目的のために、コモン・モード阻止ステージは動的に制御される。
特にコモン・モード阻止ステージは、コモン・モード動作点を制御するために提供される、CMFB(Common Mode FeedBack control circuit:コモン・モード・フィードバック制御回路)を具備する。一実施形態においては、コモン・モード・フィードバック制御は容量的に結合される。CDS増幅器の入力ステージには、正および負の入力Vin+およびVin−がある。正および負の入力Vin+およびVin−は、暗値および明値を提供するイメージャ(示されない)のそれぞれの出力に接続される。容量結合されたネットワーク(示されない)が、CDS増幅器の出力Vout+およびVout−の、後続する差動バッファステージの入力(示されない)への接続に対して提供することができる。オフセット補償および減算は、CDS増幅器の入力および出力の間で実行される。CDS増幅ステージが低雑音動作を提供することが重要である。その結果、オフセット補償および減算は、より低速にて実行される。
CDSステージにて獲得された信号をアナログ−デジタル変換器に転送するために、差動バッファまたはドライバステージが提供される。
図3は、本発明による差動バッファステージの代表的バッファ回路を示す。図に示されたバッファ回路は、CDSステージの各出力に対して、すなわち差動信号の2つの側のそれぞれに対して、2度提供される。2つのバッファ回路のそれぞれの入力Vin+は、CDS増幅器のそれぞれの出力Vout+、Vout−に接続される。2つのバッファ回路の正出力Vout+は、差動アナログ−デジタル変換器のそれぞれの入力に接続される。イメージャ、すなわちCMOSイメージ・センサの設計に応じて、イメージャ・チップ上でのCDS増幅器およびバッファステージの数の変更がもたらされる可能性がある。また、バス・システムを介して多くのCDS増幅器をイメージャと結合することも可能である。この場合、イメージャの画素のアドレスを指定するために、復号器およびアドレス・ネットワークが提供される。後者の場合には、CDSステージにおいてより広い帯域幅およびより高いレートを必要とする。CDSステージの帯域幅における可能な最大の削減、したがってCDSステージでの可能な最大の雑音削減は、それぞれのCDSステージを、関連付けられたドライバまたはバッファステージに結合することによって達成される。しかしながら、この場合には電力消費量が増加することが予想できる。電力消費量を削減するために、調和した構造(mixed architectures)が好まれる場合がある。
代表的バッファ回路においては、トランジスタT17およびT18が差動増幅器を形成する。T15およびT16は、差動増幅器の共通電流経路中に配置され、そして動作電流を設定する。トランジスタT11、T12およびT13、T14は、T12、T14、およびT16のゲート電極に固定電圧のVref3を持つそれぞれのカスコード構成にて配置される。トランジスタT19、T20およびT21、T22は、トランジスタT17およびT18のドレーン電極に接続されたそれぞれのカスコードを形成する。トランジスタT19、T22およびT20、T21の制御電極は、それぞれの基準電圧Vref2、Vreflに接続される。負入力Vin−を表すT18の制御電極は、バッファステージの出力に接続される。
図4は、本発明によるイメージ・センサ回路の信号経路の代表的構造を示す。図において、光ダイオードPD、リセット・トランジスタQ1、キャパシタCD、ソース・フォロアQ2、および選択スイッチQ3を含む基本的な画素回路が示される。この基本的な画素回路は、従来技術より既知である。基本的な画素回路は、選択スイッチQ3を介して列線(column line)に接続される。列線の寄生キャパシタンスは、図においてCSpalteとして示される。スイッチS1、S2は、基本的な画素回路から読み出された信号をそれぞれのストレージ(storage)または標本化キャパシタンスCS1、CS2へ適用するために提供される。ストレージまたは標本化キャパシタンスCS1、CS2は、それぞれのスイッチS3、S4によりリセット可能である。図2中に示されたCDS増幅器は、この図においてはスイッチS6、S7、S8、S9、S11、およびS12、ならびにキャパシタCF1、CF2を含む、スイッチド・キャパシタ増幅器構成にて配列される。図3に示されるようにバッファ回路16、17は、CDS増幅器のそれぞれ正および負出力のためのバッファリングを提供する。バッファステージは、CDS増幅器から来る差動信号を差動アナログ−デジタル変換器21に結合する。
次の表において本発明による代表的読み出し回路に対して、雑音、電力消費、および最大分解能に対する数字が与えられる。CDSステージの分解能は一般に、雑音等価電子において表現される。イメージ検出器のキャパシタンス、例えば光ダイオードのブロッキング・キャパシタンスは、計算に対して既知でなければならない。この数字(figures)は、0.35μmの3.3VのCMOSプロセスにて製造されたイメージャに対して与えられる。さらなる要素の重要数字は以下に与えられる:
イメージ検出器のキャパシタンスCD=2.0fF
CDSステージの標本化キャパシタンス=512fF
CDSステージのフィードバック・キャパシタンス=256fF
AD変換器入力の容量性負荷=2pF
フレームレート=100Hz
イメージャにおける画素数=1480x1920
読み出しチャンネル数=32
イメージ検出器のキャパシタンスCD=2.0fF
CDSステージの標本化キャパシタンス=512fF
CDSステージのフィードバック・キャパシタンス=256fF
AD変換器入力の容量性負荷=2pF
フレームレート=100Hz
イメージャにおける画素数=1480x1920
読み出しチャンネル数=32
表の数字は最悪の場合の信号について与えられるものであり、全黒および全白の画素が交互に続くことを仮定する。単調な灰色から灰色への遷移の場合においては、雑音値は減少することになる。
改良されたセンサ配置、すなわち改良されたイメージ・センサ回路は、プロフェッショナルの映画撮影とならんで、高品位テレビに使用することができる。さらなる応用の分野としては、高分解能および高速のイメージ・キャプチャが必要である、自動車関係、監視関係、および医療応用が含まれる。
Claims (10)
- イメージ・センサ回路であって、
行および列の形に配置された感光性画素群を持つCMOSイメージ・センサ、および
2つの連続したリセット・フェーズの間の2つの異なった時点にて前記画素群から読み出された信号を格納するためのCDSステージを持つ記憶手段およびアナログからデジタルへの変換器を含む読み出し回路、
を含み、
前記CDSステージは、前記格納された信号相互の差分を取るための減算手段を備え、
前記減算の結果が、差動信号として前記アナログからデジタルへの変換器(21)へ供給される
ことを特徴とするイメージ・センサ回路。 - 前記差動信号は、差動バッファステージを介して前記CDSステージから前記アナログからデジタルへの変換器(21)へ供給されることを特徴とする請求項1に記載のイメージ・センサ回路。
- 前記差動バッファステージは、ソース・フォロア構成のトランジスタ群を具備することを特徴とする請求項2に記載のイメージ・センサ回路。
- 前記差動バッファステージは、少なくとも1つのシングル・エンド演算増幅器を具備することを特徴とする請求項2に記載のイメージ・センサ回路。
- 前記差動バッファステージは、2つのバッファ回路(16、17)を備え、各バッファ回路(16、17)は、前記差動信号の2つのうちの1つごとに1つのシングル・エンド演算増幅器を具備することを特徴とする請求項4に記載のイメージ・センサ回路。
- 前記減算手段は、スイッチド・キャパシタ増幅器構成の増幅器を具備することを特徴とする請求項1〜5の1つに記載のイメージ・センサ回路。
- 前記CDSステージは、コモン・モード阻止ステージを備えることを特徴とする請求項1〜6の1つに記載のイメージ・センサ回路。
- 前記コモン・モード阻止ステージは、動的に制御されることを特徴とする請求項7に記載のイメージ・センサ回路。
- 前記コモン・モード阻止ステージは、前記コモン・モード動作点を制御するためにCMFB(Common Mode FeedBack control circuit:コモン・モード・フィードバック制御回路)を具備することを特徴とする請求項7または8に記載のイメージ・センサ回路。
- 前記コモン・モード・フィードバック制御回路は、容量的に結合されることを特徴とする請求項9に記載のイメージ・センサ回路。
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