KR20090010073A - 영상 감지기 회로 - Google Patents

Abstract

영상 감지 회로는 행과 열로 배치된 감광 픽셀들과 판독 회로를 지닌 CMOS 영상 감지기를 포함한다. 이 판독 회로는 2개의 계속되는 리셋 단계들 사이의 2개의 상이한 시간 순간들에서 픽셀들로부터 판독된 신호를 저장하기 위한 CDS 단을 지닌 저장 수단과 아날로그/디지털 변환기를 포함하고, 상기 CDS 단은 서로로부터 저장된 신호들을 빼기 위한 감산 수단을 포함하며, 상기 감산 결과는 차동 신호로서 아날로그/디지털 변환기(21)에 공급된다.

Description

영상 감지기 회로{IMAGE SENSOR CIRCUIT}

본 발명은 행과 열로 배치된 감광 픽셀을 지닌 CMOS 영상 감지기와 판독 회로를 포함하는 영상 감지기에 관한 것이다.

최근에서야, CMOS 영상 감지기가, 예컨대 TV 제작이나 영화 제작을 위한 카메라와 같은 전문 카메라 분야에 들어가기 시작하였다. 이전까지는 TV 제작이나 영화 제작을 위한 카메라에 CCD 영상 감지기가 구비되어 있었다. CMOS 영상 감지기는 CCD 영상 감지기와 비교시 더 높은 판독 속도를 제공한다. 하지만, 최근까지도 CCD 영상 감지기로 제작될 수 있는 것과 CMOS 영상 감지기에서 동일한 개수의 픽셀을 달성하는 것이 가능하지 않았다. CMOS 영상 감지기의 결과로서 생기는 해상도는 전문 카메라 용으로는 너무 낮았다. 오늘날의 제조 기술은 CCD 영상 감지기와 유사한 개수의 픽셀을 가지는 CMOS 영상 감지기를 만들어낼 수 있게 되었다.

CMOS 영상 감지기는 CCD 영상 감지기보다 낮은 비용으로 만들어질 수 있다. 또한, CMOS 영상 감지기는 달성될 수 있는 더 높은 판독 속도로 인해 더 높은 프레임율(frame rate)을 달성할 수 있다. 또한 CMOS 영상 감지기의 잡음은 CCD 영상 감지기의 잡음 이하이다. CMOS 영상 감지기로 취해진 영상들은 뚜렷하고 밝게 보이고, 더 높은 판독 속도로 인해, 빠른 움직임은 흐리게 보이지 않는다. CMOS 영상 감지기의 또 다른 장점은 동일한 기술을 사용하여 감지기 상에 다른 회로를 통합하는 가능성이다.

US5,742,042B1에서는 포토다이오드 감지기 회로가 설명되는데, 이 경우 판독 회로가 패턴 잡음을 제거하기 위해 CDS 회로와 같은 상관된 2중(double) 샘플링 회로를 포함한다. 이 CDS 회로는 커패시터, 클램핑(clamping) 트랜지스터 및 전달(transfer) 게이트를 포함한다.

CMOS 영상 감지기 회로와 CDS 회로를 지닌 회로도는 US5,969,758B1에서 설명되고 있다. CDS 회로에서는 스위칭된 커패시터만이 사용된다. US6,320,616B1에서 설명된 또 다른 CDS 회로에서는, 동반된 스위치를 지닌 커패시터가 사용된다.

높은 판독 속도를 가질 수 있는 CMOS 영상 감지기를 위한 판독 회로를 지닌 영상 감지기 회로를 제공하는 것이 바람직하다. 또한 어드레스 지정될 많은 개수의 픽셀을 허용하는 CMOS 영상 감지기용 판독 회로를 제공하는 것이 바람직하다. 또한 낮은 잡음 수치를 가지는 CMOS 영상 감지기용 판독 회로를 제공하는 것이 바람직하다.

본 발명은 청구항 1에서 주장된 것과 같은 판독 회로를 지닌 영상 감지기 회로를 제안한다. 본 발명의 유리한 개발예와 실시예는 종속항에 나타나 있다.

본 발명에 따르면, 영상 감지기 회로는 행과 열로 배치된 감광 픽셀을 지닌 CMOS 영상 감지기와 판독 회로를 포함하고, 이 경우 판독 회로 자체는 2개의 계속되는 리셋 단계들 사이의 2개의 상이한 시간 순간들에서 픽셀들로부터 판독된 신호를 저장하기 위한 CDS 단을 지닌 저장 수단과 아날로그/디지털 변환기를 포함한다. 이 CDS 단은 서로로부터 저장된 신호들을 빼기 위한 감산 수단을 포함하고, 그 감산 결과가 차동 신호로서 상기 아날로그/디지털 변환기에 공급된다. 이 CDS 단과 아날로그/디지털 변환기는 차동 출력 신호를 지닌 차동 CDS 단으로서 발생되고, 차동 신호를 변환하기 위한 차동 아날로그/디지털 변환기로서 발생된다.

균형이 맞추어진 또는 차동 설계는 크로스토크(crosstalk), 공통 모드 오프셋의 양호한 저지(rejection)를 제공한다. 특히 클록 신호의 크로스토크는 감소된다.

바람직하게, 차동 신호는 차동 버퍼 단을 통해, CDS 단으로부터 아날로그/디지털 변환기로 공급된다. 차동 버퍼 단은 아날로그/디지털 변환 단으로부터 CDS 단을 분리시키기 위해 사용되고, 그 결과 높은 픽셀율에 대응하는 아날로그/디지털 변환기의 높은 클록율을 허용하고 따라서 높은 프레임율을 허용한다.

일 실시예에서, 차동 버퍼 단은 소스 폴로워(follower) 구성으로 된 트랜지스터들을 포함한다.

또 다른 실시예에서, 차동 버퍼 단은 단일단(single-ended) 연산 증폭기를 포함한다. 바람직하게, 이 차동 버퍼 단에는 2개의 버퍼 회로가 제공되고, 이 경우 각 버퍼 회로는 차동 신호의 2개의 부분 중 하나에 관한 단일단 연산 증폭기를 포함한다.

바람직하게, 감산 수단은 증폭기를 포함하고, 이러한 증폭기는 스위칭된 커패시터 증폭기 구성으로 배치된다.

본 발명의 발전예에서는, CDS 단에 공통 모드 저지 단이 제공된다. CDS 단과 공통 모드 저지 단은 바람직하게 선형 신호 특징을 제공한다. 바람직하게, 이 공통 모드 저지 단은 동적으로 제어된다.

본 발명의 일 실시예에서, 공통 모드 저지 단은 공통 모드 동작점을 제어하기 위한 공통 모드 피드백 제어 회로를 포함한다. 바람직하게, 이 공통 모드 피드백 제어 회로들은 용량성 결합된다.

도면들에 예시된 일 실시예를 사용하여 본 발명을 더 상세히 설명한다.

도 1은 본 발명의 판독 회로를 지닌 영상 감지기 회로의 예시적인 블록도.

도 2는 CDS 단의 예시적인 회로를 도시하는 도면.

도 3은 차동 버퍼단의 예시적인 회로를 도시하는 도면.

도 4는 신호 경로를 보여주는 판독 회로의 예시적인 구조를 도시하는 도면.

도 1은 본 발명에 따른 판독 회로와, 행과 열로 배치된 감광 픽셀을 지닌 CMOS 영상 감지기를 포함하는 영상 감지기 회로의 예시적인 블록도를 도시한다. 이 판독 회로는 2개의 계속되는 리셋 단계들 사이의 2개의 상이한 시간 순간에서 픽셀들로부터 판독된 신호를 저장하기 위한 차동 CDS 단, 차동 버퍼 단 및 차동 아날로그/디지털 변환기를 지닌 저장 수단을 포함한다. CDS 단은 서로로부터 저장된 신호들을 빼기 위한 감산 수단을 포함하고, 이 경우 감산의 결과는 차동 버퍼 단을 통해, 차동 신호로서 아날로그/디지털 변환기에 공급된다. 이 감산 수단은 차동 증폭 기를 포함한다.

특히, CDS 단은 아날로그 영역에서 상관된 2중 샘플링을 수행한다. 어두운 값(dark value)라고도 하는 초기 신호가 제 1 커패시터에 저장된다. 도 1에서, 초기값은 U_ref라고 이름이 붙여진다. 픽셀의 리셋 후 노출 동안 픽셀에 통합된 광에 대응하는 신호가 제 2 커패시터에 저장된다. 이 신호는 또한 밝은 값(bright value)라고도 하고 U_out라고 이름이 붙여진다. 차동 증폭기는 밝은 값을 어두운 값으로부터 빼고 그 감산 결과를 차동 구동기 또는 버퍼 단에 U_{CDS +}와 U_{CDS -}로서 출력한다. 차동 아날로그/디지털 변환기는 차동 버퍼 단의 출력에 연결된다.

그 결과, CDS 단은 차동 버퍼 단에 의해 아날로그/디지털 변환 단으로부터 분리된다. 분리(decoupling)는 높은 픽셀율과 따라서 높은 프레임율에 대응하는 아날로그/디지털 변환기의 높은 클록율을 허용한다. 차동 버퍼 단은 적어도 하나의 단일단 연산 증폭기를 포함한다.

동작시 먼저 기준 값 또는 어두운 값이 저장된다. 어두운 값은 영상 감지기의 리셋 값일 수 있거나 회로에 외부적으로 공급될 수 있다. 이후 영상 감지기가 노출된다. 노출된 영상 감지기로부터의 신호 또는 밝은 값이 또한 저장된다. 저장된 값들은 CDS 단에서 서로로부터 빼진다. 감산은 예컨대 차동 증폭기에 의해 수행될 수 있다. 바람직한 일 실시예에서, CMOS 영상 감지기의 리셋 값이 어두운 값으로서 사용된다. CMOS 감지기 회로에 따라, 커패시터와 같은 추가 저장 수단에 리셋 값을 저장하는 것이 필수적일 수 있다. 계산된 차이 값은 CDS 단에서 버퍼링되거나 증폭될 수 있다. 판독될 픽셀들의 개수가 많은 경우, 판독 회로의 요구된 대역폭이 매우 높을 수 있다. CDS 단이 또한 버퍼로서 사용되는 경우, CDS 단의 출력에 대해 동일하게 적용된다. 요구된 최소 다이나믹을 보장하고 처리하기 위해 상기 신호와 과도 전류(transient)에 대해, CDS 단에서 일정한 시간이 요구되므로, CDS 단의 대역폭은 미리 결정된 값으로 설정된다.

일 예로서, 8비트 해상도를 가지는 픽셀 신호를 제공하기 위해서는, CDS 단이 바라는 동작 주파수에서 8비트*6㏈/비트=48㏈의 유용한 동적 범위를 제공해야 한다. 통상적으로, 증폭기들은 고려해야 할 이득과 대역폭 사이의 관계를 보여준다. 3㏈의 롤 오프(roll off) 주파수를 결정하기 위해서는, 다음 수학식이 사용될 수 있다.

2 * Π* GBW = v*f_3㏈

여기서, v는 이득에 대응하고, f_3㏈는 3㏈ 롤 오프 주파수이며, GBW는 증폭기의 이득-대역폭 곱이다. 요구된 이득-대역폭 곱은 픽셀 클록에 의해 결정된다. 1480 ×1920개의 픽셀들과 100㎐의 프레임율을 가지는 영상 감지기의 경우, 요구된 이득-대역폭 곱이 GBW = 100㎐*1480*1920 = 284㎒로서 계산될 수 있다. 나중의 영상 처리를 위해 충분한 다이나믹을 제공하기 위해서는, 12비트나 16비트의 해상도가 바람직하다. 증폭기의 이득은 다음과 같이 계산될 수 있다.

이후 CDS 단 증폭기의 3㏈ 롤 오프 주파수는 다음과 같이 계산될 수 있다.

동시에, CDS 단의 잡음이 이 예에서는 72㏈ 또는 12비트인 요구된 동적 범위에 관해 허용된 것보다 더 높아서는 안 된다. 0.5㎛ 이하인 구조상 크기와 3.3V의 공급 전압을 가지는 CMOS 프로세스 기술에서의 아날로그 회로들은 1.8V의 유용한 신호 스윙(swing)을 허용한다. 이들 값이 주어지면 증폭기에 관해 허용된 최대 잡음은 다음과 같이 추정될 수 있다.

여기서, DR은 동적 범위(dynamic range)이고, 이 경우 바라는 해상도에 의해 결정된 72㏈이다. V_max는 이 경우 1.8V인 최대 유용한 신호 스윙이고, v_n은 등가 잡음 전압이다. 이 잡음에 관해 이러한 수학식을 풀게 되면, v_n의 최대 허용 가능한 등가 잡음 전압이 140㎶가 된다. 448㎑의 3㏈ 롤 오프 주파수를 가지는 통상적인 연산 증폭기는 이들 요구 사항을 따르지 않는다. 140㎶의 최대 허용 가능한 등가 잡음 전압은 19.5nV²의 등가 잡음 전력에 대응한다. 이러한 크기의 잡음 전력들은 영상의 어두운 영역들이 임의의 유용한 정보를 포함하지 않게 되는 식으로 픽셀의 감도를 줄이게 된다. 그러므로, 전문적인 카메라에 의해 설정되는 감도와 속도에 관한 요구 사항은 알려진 단일 CDS 단들에 기초한 판독 회로에 의해 충족될 수 없다.

전술한 바와 같이, 본 발명에 따르면 판독 회로에는 차동 설계가 제공된다. 특히, 차동 버퍼 단이 차동 CDS 단과 차동 아날로그/디지털 변환 단 사이에 제공된다. 이러한 차동 버퍼 단은 CDS 단 증폭기의 대역폭 요구 사항을 감소시키고 따라서 증폭기의 잡음을 감소시킨다. 감산 및 높은 정밀도의 증폭이 CDS 단에서 수행된다. 아날로그/디지털 변환기에 그렇게 다루어진 신호를 고속으로 송신하기 위한 차동 버퍼 단이 제공된다. 차동 버퍼 단에 의해 추가된 잡음이 CDS 단의 이득-대역폭 요구 사항을 감소시킴으로써, CDS 단에서 잡음이 감소하는 것보다 낮아야 한다는 사실은 말할 나위도 없다.

도 2에서, 차동 CDS 증폭기의 예시적인 회로가 설명된다. 도 2에 도시된 예시적인 회로는 개방 루프 이득을 더 증가시켜 CDS 증폭기의 정확도를 증가시키는 출력 단에 의해 보충된다. 도 2에 도시된 예시적인 회로는 100㏈보다 큰 개방 루프 이득을 가지고 16비트의 해상도를 요구하는 응용에 적합한 증폭기 설계를 허용한다. V_ref1 내지 V_ref5의 기준 전압들이 기준 전압망을 통해 회로에 공급된다. 도 2에서, 기준 전압들이 발생되고 캐스코드(cascode)-연결된 트랜지스터(T1,T2)로 전류 미러(current mirror) 구성인 트랜지스터(T3,T4,T5 및 T6)에 의해 분배된다.

CDS 단에는 공통 모드 저지(rejection) 단이 제공되고, 이 경우 CDS 단과 공통 모드 저지 단은 선형 신호 특징을 제공한다. 이를 위해, 공통 모드 저지 단이 동적으로 제어된다.

특히, 공통 모드 저지 단은 공통 모드 피드백(CMFB: common mode feedback) 제어 회로를 포함하고, 이러한 제어 회로는 공통 모드 동작점을 제어하기 위해 제 공된다. 일 실시예에서, 공통 모드 피드백 제어는 용량성으로 결합된다. CDS 증폭기의 입력단은 양과 음의 입력(Vin+와 Vin-)을 가진다. 양과 음의 입력(Vin+와 Vin-)은 어두운 값과 밝은 값(미도시)을 제공하는 영상화기(imager)(미도시)의 각각의 출력에 연결된다. CDS 증폭기의 출력(Vout+와 Vout-)을 계속되는 차동 버퍼 단(미도시)의 입력에 연결하기 위해 용량성 결합망(미도시)이 제공될 수 있다. 오프셋 보상과 감산은 CDS 증폭기의 입력들과 출력들 사이에서 수행된다. CDS 증폭기 단이 저잡음 동작을 제공하는 것이 중요하다. 그 결과로서, 오프셋 보상 및 감산이 더 낮은 속도로 수행된다.

아날로그/디지털 변환기에 CDS 단에서 획득된 신호들을 전달하기 위해서, 차동 버퍼나 구동기 단이 제공된다.

도 3은 본 발명에 따른 차동 버퍼 단의 예시적인 버퍼 회로를 도시한다. 도 3에 도시된 버퍼 회로는 CDS 단의 각각의 출력, 즉 차동 신호의 2개의 부분 각각에 관해 2번 제공된다. 2개의 버퍼 회로의 각각의 입력(V_{in +})은 CDS 증폭기의 각각의 출력(V_out+,V_out-)에 연결된다. 2개의 버퍼 회로들의 양의 출력들(V_{out +})은 차동 아날로그/디지털 변환기의 각각의 입력에 연결된다. 영상화기, 즉 CMOS 영상 감지기의 설계에 따라, 다양한 개수의 CDS 증폭기와 버퍼 단들이 영상화기 칩 상에 제공될 수 있다. 또한 버스-시스템을 통해 영상화기에 다수의 CDS 증폭기를 결합하는 것이 가능하다. 이 경우 영상화기의 픽셀들을 어드레스 지정하기 위해 디코더와 어드레스망이 제공된다. 후자의 경우에는 CDS 단에서 더 높은 대역폭과 더 높은 속도가 요 구된다. CDS 단의 대역폭에서의 최대 가능한 감소와 그로 인한 CDS 단에서의 잡음의 최대 가능한 감소가 연관된 구동기나 버퍼 단을 각각의 CDS 단과 결합시킴으로써 달성된다. 하지만, 이 경우, 증가된 전력 소모가 예측될 수 있다. 전력 소비를 감소시키기 위해, 혼합된 아키텍처가 바람직할 수 있다.

예시적인 버퍼 회로에서, 트랜지스터(T17,T18)는 차동 증폭기를 형성한다. T15와 T16은 차동 증폭기의 공통 전류 경로에 배치되고 동작 전류를 설정한다. 트랜지스터(T11,T12 및 T13,T14)는 각각의 캐스코드 구성으로 배치되고, 이 경우 Vref3은 T12,T14 및 T16의 게이트 전극들에서의 고정된 전위이다. 트랜지스터(T19,T20 및 T21,T22)는 트랜지스터(T17,T18)의 드레인 전극들과 연결되는 각각의 캐스코드를 형성한다. 트랜지스터(T19,T20 및 T21,T22)의 제어 전극들은 각각의 기준 전위(Vref2,Vref1)에 연결된다. 음의 입력(Vin-)을 나타내는 T18의 제어 전극은 버퍼 단의 출력에 연결된다.

도 4는 본 발명에 따른 영상 감지기 회로의 신호 경로의 예시적인 구조를 도시한다. 도 4에서, 광다이오드(PD), 리셋 트랜지스터(Q1), 커패시턴스(CD), 소스 폴로워(Q2), 및 선택기 스위치(Q3)를 포함하는 기본 픽셀 회로가 도시된다. 이 기본 픽셀 회로는 종래 기술로부터 알려져 있다. 이 기본 픽셀 회로는 선택기 스위치(Q3)를 통해 컬럼 라인(column line)에 연결된다. 이 컬럼 라인들의 기생 커패시턴스들은 도 4에서 C_Spalte라고 도시되어 있다. 기본 픽셀 회로로부터 판독된 신호를 각각의 저장 또는 샘플 커패시턴스(CS1,CS2)에 인가하기 위한 스위치(S1,S2)가 제 공된다. 저장 또는 샘플 커패시턴스(CS1,CS2)는 각각의 스위치(S3,S4)에 의해 리셋될 수 있다. 도 2에 도시된 CDS 증폭기는 스위치(S6,S7,S8,S9,S11,S12)와 커패시터(CF1,CF2)를 포함하는 스위칭된 커패시터 증폭기 구성으로 도 4에 배치되어 있다. 도 3에서 나타난 것과 같은 버퍼 회로(16,17)는 CDS 증폭기의 각각의 양의 출력과 음의 출력에 관한 버퍼링을 제공한다. 버퍼 단들은 CDS 증폭기로부터 나오는 차동 신호를 차동 아날로그/디지털 변환기(21)에 결합시킨다.

아래의 표에서는 잡음, 전력 소비 및 최대 해상도에 관한 숫자들이 본 발명에 따른 예시적인 판독 회로에 관해 주어져 있다. CDS 단의 해상도는 일반적으로 잡음 등가 전자들의 측면에서 표현된다. 예컨대, 포토다이오드의 차단(blocking) 커패시턴스의 영상 검출기의 커패시턴스는 계산을 위해 알려져야 한다. 0.35㎛ 3.3V CMOS 프로세스로 만들어진 영상화기에 관한 숫자들이 주어져 있다. 요소들의 추가적인 중요한 숫자들이 아래에 주어진다.

영상 검출기의 커패시턴스인 CD=2.0fF

CDS 단의 샘플 커패시턴스=512fF

CDS 단의 피드백 커패시턴스=256fF

AD 변환기 입력에서의 용량성 부하(capacitive load)=2pF

프레임율(frame rate)=100㎐

영상화기에서의 픽셀들의 개수=1480 ×1920

판독 채널들의 개수=32

파라미터	차동 버퍼가 없는 CDS 단(종래 기술)	차동 버퍼 단을 지닌 CDS 단
전력 소비 1개의 판독 채널)	10㎽	36㎽
등가 잡음 전자들 (CDS 단+버퍼 단)	11.5	4.3
최대 해상도	10비트, 안정의 정확도에 의해 제한된 10비트	16비트

표에 있는 숫자들은 최악의 경우 신호에 관해 주어진 것이고, 그러한 경우 완전히 검은색인 픽셀과 완전히 흰색인 픽셀이 서로 번갈아 가며 나온다는 것이 가정된다. 단조로운 회색-대-회색(grey-to-grey) 전이의 경우, 잡음 값들이 감소하게 된다.

본 발명에 따른 회로는 CDS 단에서 생성된 잡음을 유리하게 감소시킨다. 또한, 판독 회로의 대역폭은 증가되어, 더 높은 프레임율 및/또는 픽셀들의 개수를 허용한다. 감소된 잡음은 더 높은 개수의 픽셀과 높은 동적 범위를 가지는 감지기 장치를 생성하는 것을 허용한다. 개선된 감지기 장치, 즉 개선된 영상 감지기 회로는 전문적인 영화 촬영에 관해서뿐만 아니라, 고선명 TV에 관해 사용될 수 있다. 또 다른 응용 분야에는 높은 해상도와 고속 영상 포착이 요구되는 자동차, 감시 및 의료 응용이 포함된다.

전술한 바와 같이, 본 발명은 행과 열로 배치된 감광 픽셀을 지닌 CMOS 영상 감지기와 판독 회로를 포함하는 영상 감지기 분야에서 이용 가능하다.

Claims (10)

1. 행과 열로 배치된 감광 픽셀과 판독 회로를 지닌 CMOS 영상 감지기를 포함하는 영상 감지기 회로로서,

   상기 판독 회로는 2개의 계속되는 리셋 단계들 사이의 2개의 상이한 시간 순간들에서 픽셀들로부터 판독된 신호를 저장하기 위한 CDS 단을 지닌 저장 수단과 아날로그/디지털 변환기를 포함하는 영상 감지기 회로에 있어서,

   상기 CDS 단은 서로로부터 저장된 신호들을 빼기 위한 감산 수단을 포함하고, 그 감산 결과가 차동 신호로서 상기 아날로그/디지털 변환기(21)에 공급되는 것을 특징으로 하는, 영상 감지기 회로.
2. 제 1항에 있어서, 상기 차동 신호는 상기 CDS 단으로부터 차동 버퍼단을 통해, 상기 아날로그/디지털 변환기(21)로 공급되는 것을 특징으로 하는, 영상 감지기 회로.
3. 제 2항에 있어서, 상기 차동 버퍼단은 소스 폴로워 구성으로 된 트랜지스터들을 포함하는 것을 특징으로 하는, 영상 감지기 회로.
4. 제 2항에 있어서, 상기 차동 버퍼단은 적어도 하나의 단일단(single-ended) 연산 증폭기를 포함하는 것을 특징으로 하는, 영상 감지기 회로.
5. 제 4항에 있어서, 상기 차동 버퍼단에는 2개의 버퍼 회로(16,17)가 제공되고, 각 버퍼 회로(16,17)는 차동 신호의 2개의 부분 중 하나에 관한 단일단 연산 증폭기를 포함하는 것을 특징으로 하는, 영상 감지기 회로.
6. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 상기 감산 수단은 스위칭된 커패시터 증폭기 구성으로 배치되는 증폭기를 포함하는 것을 특징으로 하는, 영상 감지기 회로.
7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 CDS 단에는 공통 모드 저지단(common mode rejection stage)이 제공되는 것을 특징으로 하는, 영상 감지기 회로.
8. 제 7항에 있어서, 상기 공통 모드 저지단은 동적으로 제어되는 것을 특징으로 하는, 영상 감지기 회로.
9. 제 7항 또는 제 8항에 있어서, 상기 공통 모드 저지단은 공통 모드 동작점을 제어하기 위한 공통 모드 피드백(CMFB: common mode feedback) 제어 회로를 포함하는 것을 특징으로 하는, 영상 감지기 회로.
10. 제 9항에 있어서, 상기 공통 모드 피드백 제어 회로는 용량성으로 결합되는 것을 특징으로 하는, 영상 감지기 회로.

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