WO2024070115A1 - 撮像装置 - Google Patents

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WO2024070115A1
WO2024070115A1 PCT/JP2023/024904 JP2023024904W WO2024070115A1 WO 2024070115 A1 WO2024070115 A1 WO 2024070115A1 JP 2023024904 W JP2023024904 W JP 2023024904W WO 2024070115 A1 WO2024070115 A1 WO 2024070115A1
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WO
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pixel
signal
row
pixels
output
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Application number
PCT/JP2023/024904
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English (en)
French (fr)
Inventor
信 荘保
嘉晃 佐藤
康夫 三宅
Original Assignee
パナソニックＩｐマネジメント株式会社
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Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS

Definitions

  • This disclosure relates to an imaging device.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 1 discloses an imaging device that forms a feedback path for each pixel in the imaging area and cancels reset noise through negative feedback.
  • Patent document 2 discloses an imaging device with a high-speed pixel mixing function.
  • An imaging device includes a plurality of pixels arranged in a matrix, signal lines provided for each column of the plurality of pixels, and a control circuit, each of the plurality of pixels including a photoelectric conversion unit that converts light into a signal charge, and the control circuit causes the plurality of pixels to output to the signal lines a pixel signal corresponding to the amount of the signal charge accumulated in the pixel and a reference signal after the pixel is reset, and during a first period during which a first pixel arranged in a first row outputs the pixel signal, the control circuit also causes a second pixel arranged in the first column in which the first pixel is arranged and arranged in a second row different from the first row to output the pixel signal, and causes the second pixel to output the pixel signal again after the first period and before resetting.
  • FIG. 1 is a schematic diagram showing a configuration of an imaging device according to a first embodiment.
  • FIG. 2 is a diagram showing a circuit configuration of the imaging device according to the first embodiment.
  • FIG. 3 is a diagram showing a circuit configuration of a pixel in the imaging device according to the first embodiment.
  • FIG. 4 is a timing chart of a first operation example of the imaging device according to the first embodiment.
  • FIG. 5 is a timing chart of an operation example 2 of the imaging device according to the first embodiment.
  • FIG. 6 is a timing chart of an operation example 3 of the imaging device according to the first embodiment.
  • FIG. 7 is a timing chart of an operation example 4 of the imaging device according to the first embodiment.
  • FIG. 8 is a diagram showing a circuit configuration of an imaging device according to the second embodiment.
  • FIG. 9 is a timing chart of an example of the operation of the imaging device according to the second embodiment.
  • Japanese Patent Application Laid-Open No. 2006-133693 discloses a technique for reducing reset noise by negative feedback. However, there is a demand for further noise reduction in imaging devices.
  • the inventors focused on noise caused by an amplifier transistor that outputs a signal corresponding to the amount of signal charge generated by photoelectric conversion.
  • Examples of noise caused by amplifier transistors include 1/f noise and thermal noise.
  • the inventors investigated ways to reduce this noise, and arrived at the configuration disclosed herein.
  • the imaging device includes a plurality of pixels arranged in a matrix, signal lines provided for each column of the plurality of pixels, and a control circuit, each of the plurality of pixels including a photoelectric conversion unit that converts light into a signal charge, and the control circuit causes the plurality of pixels to output to the signal lines a pixel signal corresponding to the amount of the signal charge accumulated in the pixel and a reference signal after the pixel is reset, and during a first period during which a first pixel arranged in a first row outputs the pixel signal, the control circuit also causes a second pixel arranged in the first column in which the first pixel is arranged and arranged in a second row different from the first row to output the pixel signal, and causes the second pixel to output the pixel signal again after the first period and before resetting.
  • pixel signals from two rows of pixels, the first row and the second row are output simultaneously to the signal line and mixed.
  • the effective gate width of the amplification transistor is doubled, and the mutual conductance gm of the amplification transistor is ⁇ 2 times.
  • random noise caused by an amplification transistor is proportional to 1/gm. Therefore, low noise can be achieved by outputting pixel signals from two rows of pixels to the signal line simultaneously.
  • the settling time is also proportional to 1/gm. Therefore, high-speed driving can be achieved by outputting pixel signals from two rows of pixels to the signal line simultaneously.
  • an imaging device is the imaging device according to the first aspect, in which the control circuit resets the first pixel after causing it to output the pixel signal, and causes it to output the reference signal after the reset.
  • the first pixel can continuously output the pixel signal and the reference signal, making it possible to perform signal processing using the pixel signal and the reference signal with a simple circuit configuration.
  • an imaging device is the imaging device according to the first or second aspect, further comprising a signal processing circuit, and the signal processing circuit generates image data based on the pixel signals output by the first pixel and the second pixel during the first period and the reference signal output by the first pixel.
  • image data can be generated using pixel signals that are a mixture of pixel signals from two rows of pixels, making it possible to generate image data with reduced noise.
  • an imaging device is the imaging device according to the first aspect, in which the control circuit causes the first pixel to output the reference signal, accumulate the signal charge, and then output the pixel signal.
  • the pixel signal of the first pixel is superimposed with reset noise equal to the previously output reference signal, so by subtracting the reference signal from the pixel signal, the effects of the reset noise can be removed, achieving even lower noise.
  • an imaging device is an imaging device according to the first or fourth aspect, further comprising a signal processing circuit, and the signal processing circuit generates image data based on the reference signal output by the first pixel, the reference signal output by the second pixel, and the pixel signals output by the first pixel and the second pixel during the first period.
  • image data can be generated using a pixel signal that is a mixture of pixel signals from two rows of pixels and a reference signal from two rows of pixels. Therefore, the effect of reset noise can be eliminated from the pixel signal that is a mixture of pixel signals from two rows of pixels by using the reference signal from two rows of pixels, achieving even lower noise.
  • an imaging device is the imaging device according to the fifth aspect, further comprising a memory that stores a signal corresponding to the reference signal.
  • an imaging device is an imaging device according to any one of the first to sixth aspects, in which the control circuit also outputs the pixel signal to a third pixel arranged in the first column and arranged in a third row different from the first row and the second row during the first period, and outputs the pixel signal to the third pixel again after the first period and before resetting.
  • pixel signals from three rows of pixels, the first row, second row, and third row are simultaneously output to the signal line and mixed.
  • the effective gate width of the amplification transistor becomes three times, and the mutual conductance gm of the amplification transistor becomes ⁇ 3 times. This makes it possible to achieve even lower noise and faster driving.
  • an imaging device is an imaging device according to any one of the first to seventh aspects, further comprising a switch connected between the signal line provided in the first column and the signal line provided in a second column different from the first column, and the control circuit causes the switch to be conductive during the first period.
  • an imaging device is an imaging device according to any one of the first to eighth aspects, in which each of the plurality of pixels includes a feedback circuit that negatively feeds back reset noise.
  • an imaging device is an imaging device according to any one of the first to ninth aspects, in which the control circuit does not cause the second pixel to output the reference signal during a second period in which the control circuit causes the first pixel to output the reference signal.
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scale of each figure does not necessarily match.
  • Fig. 1 is a schematic diagram showing the configuration of an image pickup device according to the present embodiment.
  • the imaging device 100 includes a plurality of pixels 10, each of which includes a photoelectric conversion unit supported on a semiconductor substrate 110, row control lines L, vertical signal lines C, and peripheral circuits.
  • the vertical signal lines C are an example of a signal line.
  • the multiple pixels 10 are arranged, for example, two-dimensionally on the semiconductor substrate 110 to form an imaging area.
  • the multiple pixels 10 are arranged in a matrix.
  • the number and arrangement of the pixels 10 are not limited to the example shown in FIG. 1 and are arbitrary. For example, by arranging the multiple pixels 10 one-dimensionally (i.e., when there is one row or column), the imaging device 100 can be used as a line sensor.
  • the peripheral circuits include a row scanning circuit 120, a signal processing circuit 130, a control circuit 140, a voltage supply circuit 150, and a memory 170.
  • the peripheral circuits may be provided on the semiconductor substrate 110, or a part of the peripheral circuits may be provided on another substrate.
  • the row scanning circuit 120 is connected to each pixel 10 via a row control line L.
  • a row control line L is provided for each row of pixels 10, and is electrically connected to one or more pixels 10 belonging to the same row.
  • Each row control line L is connected to the row scanning circuit 120. For ease of viewing, only one row control line L is shown for each row in FIG. 1, but as described below, the row control line L may include two or more control lines for each row.
  • the row scanning circuit 120 applies a predetermined voltage to the row control line L to select the pixels 10 on a row-by-row basis, and causes the pixels 10 to output signals and perform reset operations, etc.
  • the signal processing circuit 130 is connected to each pixel 10 via a vertical signal line C.
  • a vertical signal line C is provided for each column of pixels 10, and is electrically connected to one or more pixels 10 belonging to the same column.
  • Each vertical signal line C is connected to the signal processing circuit 130. Note that two or more vertical signal lines C may be provided in the same column.
  • Signals from the pixels 10 selected row by row by the row scanning circuit 120 are output to the signal processing circuit 130 via the vertical signal line C.
  • the pixels 10 output pixel signals corresponding to the signal charges accumulated in the pixels 10 and a post-reset reference signal, which is a signal corresponding to the potential of the pixels 10 after reset, to the vertical signal line C.
  • the signal processing circuit 130 performs various signal processing on the signals output from the pixels 10, such as noise suppression signal processing represented by correlated double sampling and analog-to-digital conversion (AD conversion).
  • the signal processing circuit 130 generates image data based on the signals from the pixels 10 and outputs the generated image data. In other words, the signals from the pixels 10 are read out by the signal processing circuit 130 as image signals indicating the image data.
  • the signal processing circuit 130 sequentially outputs image signals for each read-out row of the multiple pixels 10.
  • image signal refers to an output signal that is read out based on the signal output through the vertical signal line C and is used to form an image.
  • the signal processing circuit 130 may include, for example, a noise suppression signal processing circuit, a sample-and-hold circuit, an analog-to-digital conversion circuit, and a parallel-serial conversion circuit.
  • the signal processing circuit 130 may also include a processor.
  • the control circuit 140 receives, for example, command data and a clock provided from outside the imaging device 100, and controls the entire imaging device 100.
  • the control circuit 140 has, for example, a timing generator, and supplies drive signals to the row scanning circuit 120, the signal processing circuit 130, the voltage supply circuit 150, and the like.
  • the control circuit 140 may include a processor.
  • the voltage supply circuit 150 is electrically connected to each pixel 10, for example, by being connected to a bias control line 42.
  • the voltage supply circuit 150 supplies a predetermined voltage to each pixel 10 via the bias control line 42 when the imaging device 100 is operating.
  • the voltage supply circuit 150 is configured to be able to switch between, for example, at least two or more different voltages and apply them to the bias control line 42.
  • the voltage output from the voltage supply circuit 150 may be changed in a stepwise manner or continuously.
  • the voltage supply circuit 150 is not limited to a specific power supply circuit, and may be a circuit that converts a voltage supplied from a power source such as a battery into a predetermined voltage, or a circuit that outputs one of multiple power sources, or a circuit that generates a predetermined voltage.
  • the voltage supply circuit 150 may be part of the row scanning circuit 120 described above.
  • the memory 170 is a frame memory that stores signals corresponding to signals output by the pixels 10. For example, a signal corresponding to a reference signal output by the pixels 10 is stored in the memory 170.
  • the signal processing circuit 130 temporarily stores signals such as the reference signal in the memory 170, and generates image data using the signals stored in the memory.
  • the memory 170 may also store programs executed by the signal processing circuit 130 and the control circuit 140. Note that if the signal processing circuit 130 does not use signals stored in the memory 170 when generating image data, the imaging device 100 does not need to include the memory 170.
  • FIG. 2 is a diagram showing the circuit configuration of the imaging device 100.
  • FIG. 3 is a diagram showing the circuit configuration of a pixel 10 in the imaging device 100. Note that FIG. 2 shows the circuit configuration of the imaging device 100, focusing on the control lines and signal lines connected to the pixel 10. For this reason, some circuit elements are not shown in FIG. 2. Also, the circuit configuration within the pixel 10 in FIG. 2 is shown in FIG. 3.
  • Each pixel 10 is connected to a power supply line 70.
  • An address control line SEL, a reset control line RST, and a feedback control line FB are provided for each row of pixels 10.
  • the address control line SEL, the reset control line RST, and the feedback control line FB correspond to the row control line L described above.
  • the address control line SEL, the reset control line RST, and the feedback control line FB are each electrically connected to one or more pixels 10 belonging to the same row.
  • the characters n, n+1, etc. added after the reference symbols of the address control line SEL, the reset control line RST, and the feedback control line FB represent the row of the pixel 10, where n is an integer of 0 or more, such as 0 or 1.
  • the address control line SELn represents that it is the address control line SELn connected to the pixel 10 in the nth row.
  • the characters m, etc. added after the reference symbols of the vertical signal lines C represent the column of the pixel 10, where m is an integer of 0 or more, such as 0 or 1.
  • vertical signal line Cm indicates that the vertical signal line C is connected to the pixel 10 in the mth column.
  • Each pixel 10 has a photoelectric conversion unit 13, an amplifier transistor 24, an address transistor 26, a reset transistor 28, a band control transistor 81, a capacitance element 82, and a capacitance element 83.
  • the photoelectric conversion unit 13 receives incident light and generates a signal.
  • the photoelectric conversion unit 13 is, for example, stacked on the semiconductor substrate 110.
  • the photoelectric conversion unit 13 does not need to be an independent element for each pixel 10 in its entirety, and for example, a portion of the photoelectric conversion unit 13 may span multiple pixels 10.
  • the photoelectric conversion unit 13 of each pixel 10 is further connected to a bias control line 42 and a predetermined voltage is applied to it. As described above, the bias control line 42 is connected to the voltage supply circuit 150.
  • the amplification transistor 24, address transistor 26, reset transistor 28, and band control transistor 81 are, for example, field effect transistors (FETs).
  • FETs field effect transistors
  • N-channel MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the control terminal is, for example, a gate electrode.
  • the input terminal is one of the drain and source, for example, the drain.
  • the output terminal is the other of the drain and source, for example, the source.
  • the control terminal which is the gate electrode of the amplification transistor 24, is connected to the photoelectric conversion unit 13.
  • the signal charge generated by the photoelectric conversion unit 13 is accumulated in the charge accumulation unit 71 between the gate electrode of the amplification transistor 24 and the photoelectric conversion unit 13.
  • the signal charge is a hole or an electron.
  • the charge storage section 71 includes, for example, a node connected to the gate electrode of the amplification transistor 24.
  • the charge storage section 71 is also called a "floating diffusion node.” The structure of the photoelectric conversion section 13 will be described in detail later.
  • the input terminal of the amplifying transistor 24 is connected to the power supply line 70.
  • the power supply line 70 is connected to the switch S1b and the switch R1.
  • the switch S1b controls whether or not to connect the power supply line 70 to the analog power supply AVDD.
  • the switch R1 controls whether or not to connect the power supply line 70 to the constant current source 90 that flows from the analog power supply AVDD.
  • the output terminal of the amplifying transistor 24 is connected to the input terminal of the address transistor 26.
  • the output terminal of the address transistor 26 is connected to a vertical signal line C.
  • the vertical signal line C is connected to a switch R1b, a switch S1, and a signal processing circuit 130 (see FIG. 1).
  • the switch R1b controls whether or not to connect the vertical signal line C to a constant current source 30 connected to an analog ground.
  • the switch S1 controls whether or not to connect the vertical signal line C to a voltage Vbias.
  • the switch R1b, the switch S1, and the constant current source 30 are provided for each column of multiple pixels 10.
  • Switch S1b, switch R1, switch R1b, and switch S1 are, for example, field effect transistors.
  • the operation of switch S1b, switch R1, switch R1b, and switch S1 is, for example, controlled by control circuit 140.
  • the power supply line 70 functions as a source follower power supply.
  • the amplifier transistor 24 amplifies and outputs the potential of the charge storage section 71.
  • a signal Vout which is a source follower output according to the potential of the gate of the amplifier transistor 24, is output to the signal processing circuit 130 via the vertical signal line C as a pixel signal or a reference signal.
  • the output terminal of the amplifying transistor 24 is connected to the input terminal of the address transistor 26.
  • the output terminal of the address transistor 26 is connected to the vertical signal line C.
  • the control terminal of the address transistor 26 is connected to the address control line SEL. By controlling the potential of the address control line SEL, the output of the amplifying transistor 24 can be selectively output to the vertical signal line C for multiple pixels 10.
  • the address control line SEL is connected to a row scanning circuit 120 (see FIG. 1).
  • the row scanning circuit 120 applies a predetermined voltage to the address control line SEL to select a plurality of pixels 10 arranged in each row on a row-by-row basis. This causes the signal of the selected pixel 10 to be output.
  • the reset transistor 28 is connected between the band control transistor 81 and the charge storage section 71.
  • the control terminal of the reset transistor 28 is connected to a reset control line RST. By controlling the potential of the reset control line RST, the potential of the charge storage section 71 of the pixel 10 can be reset.
  • the band control transistor 81 is connected between the power line 70 and the reset transistor 28, and constitutes an in-pixel feedback amplifier during a reset operation.
  • the input terminal of the band control transistor 81 is connected to the power line 70.
  • the output terminal of the band control transistor 81 is connected to the input terminal of the reset transistor 28, one end of the capacitance element 82, and one end of the capacitance element 83.
  • the feedback control line FB is connected to the control terminal of the band control transistor 81 and the row scanning circuit 120 (see FIG. 1).
  • the state of the band control transistor 81 is determined by the potential of the feedback control line FB. For example, by controlling the potential of the feedback control line FB, a feedback path is formed by the charge storage unit 71, the amplification transistor 24, and the band control transistor 81.
  • the pixel 10 includes a feedback circuit that negatively feeds back reset noise.
  • the capacitance elements 82 and 83 function as negative feedback capacitances when resetting the potential of the charge storage section 71 in the in-pixel feedback amplifier, and reduce reset noise when resetting the potential of the charge storage section 71.
  • One end of the capacitance element 82 is connected to one end of the capacitance element 83, the input terminal of the reset transistor 28, and the output terminal of the band control transistor 81.
  • the other end of the capacitance element 82 is applied with, for example, a reference voltage VR.
  • One end of the capacitance element 83 is connected to one end of the capacitance element 82, the input terminal of the reset transistor 28, and the output terminal of the band control transistor 81.
  • the other end of the capacitance element 83 is connected to the control terminal of the amplification transistor 24 and the output terminal of the reset transistor 28.
  • the capacitance elements 82 and 83 are, for example, MIM (Metal Insulator Metal) capacitances or MIS (Metal Insulator Semiconductor) capacitances.
  • the photoelectric conversion unit 13 includes a pixel electrode 11, a counter electrode 12, and a photoelectric conversion layer 15 disposed between the pixel electrode 11 and the counter electrode 12.
  • the pixel electrode 11, the photoelectric conversion layer 15, and the counter electrode 12 are stacked in this order on the semiconductor substrate 110, for example.
  • the photoelectric conversion unit 13 may further include other elements such as an electron blocking layer and a hole blocking layer.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed, for example, across multiple pixels 10.
  • a pixel electrode 11 is provided for each pixel 10.
  • the pixel electrode 11 is electrically isolated from the pixel electrodes 11 of the other pixels 10.
  • At least one of the counter electrode 12 and the photoelectric conversion layer 15 may be provided separately for one or more pixels 10.
  • the pixel electrode 11 is electrically connected to the photoelectric conversion layer 15 and is an electrode for collecting signal charges generated in the photoelectric conversion layer 15.
  • the pixel electrode 11 is connected to the charge accumulation section 71.
  • the pixel electrode 11 is formed using a conductive material. The signal charges collected by the pixel electrode 11 are accumulated in the charge accumulation section 71.
  • the counter electrode 12 is, for example, a transparent electrode made of a transparent conductive material.
  • the counter electrode 12 is disposed on the side of the photoelectric conversion layer 15 where light is incident.
  • the counter electrode 12 is connected to the voltage supply circuit 150 shown in FIG. 1 via the bias control line 42.
  • the voltage supply circuit 150 controls the potential of the counter electrode 12 relative to the potential of the pixel electrode 11, so that either the holes or the electrons of the hole-electron pairs generated in the photoelectric conversion layer 15 by photoelectric conversion can be collected by the pixel electrode 11 as signal charges.
  • the pixel electrode 11 can selectively collect the holes by making the counter electrode 12 higher in potential than the pixel electrode 11. It is also possible to selectively collect electrons by the pixel electrode 11 by making the counter electrode 12 lower in potential than the pixel electrode 11.
  • the photoelectric conversion layer 15 is a layer that absorbs photons and generates photocharges that become signal charges. Specifically, the photoelectric conversion layer 15 receives incident light and generates hole-electron pairs. That is, the signal charge is either a hole or an electron. For example, when holes are used as the signal charge, the holes are collected by the pixel electrode 11. Electrons, which are charges of the opposite polarity to the signal charge, are collected by the counter electrode 12.
  • the photoelectric conversion layer 15 is made of a photoelectric conversion material, and is formed, for example, from an organic semiconductor material. The photoelectric conversion layer 15 may also be formed from an inorganic semiconductor material.
  • circuit configuration of pixel 10 is not limited to the example described using Figures 2 and 3, and various circuit configurations of pixels of imaging devices described in Patent Document 1, etc., can be applied.
  • FIG. 4 is a timing chart of a first operation example of the imaging device 100.
  • FIG. 4 shows changes in the potentials of the address control line SEL and the reset control line RST of the nth row to the n+3th row of a plurality of pixels 10.
  • the address transistor 26 is conductive when the potential of the address control line SEL is at a high level, and is non-conductive when the potential of the address control line SEL is at a low level.
  • the reset transistor 28 is conductive when the potential of the reset control line RST is at a high level, and is non-conductive when the potential of the reset control line RST is at a low level.
  • the operation of the pixel 10 in the mth column and the corresponding peripheral circuit will be explained, but similar operations are performed for the pixels 10 in other columns.
  • the mth column of the multiple pixels 10 is an example of a first column.
  • the nth row of the multiple pixels 10 is an example of a first row.
  • the n+1th row of the multiple pixels 10 is an example of a second row different from the first row.
  • the pixel 10 arranged in the nth row and mth column is an example of a first pixel.
  • the pixel 10 arranged in the n+1th row and mth column is an example of a second pixel.
  • a plurality of pixels 10 are exposed to light, and the signal charge generated by the photoelectric conversion unit 13 is accumulated in the charge accumulation unit 71 of each pixel 10.
  • the exposure of the plurality of pixels 10 is performed, for example, by a global shutter method.
  • the voltage supply circuit 150 supplies a first voltage to the counter electrode 12 such that the potential of the counter electrode 12 is sufficiently higher than that of the pixel electrode 11.
  • holes, which are signal charges generated by photoelectric conversion of the photoelectric conversion layer 15 move to the pixel electrode 11 and are accumulated in the charge accumulation unit 71.
  • the voltage supply circuit 150 supplies a second voltage to the counter electrode 12 such that the movement of signal charges does not substantially occur in the photoelectric conversion unit 13.
  • the voltage supply circuit 150 supplies the counter electrode 12 with a second voltage that makes the potential difference between the pixel electrode 11 and the counter electrode 12 smaller than when the first voltage is supplied, for example, such that the potential difference is close to zero (for example, 1 V or less).
  • the exposure of the multiple pixels 10 may be performed by a rolling shutter method.
  • the same first voltage as during exposure is supplied to the counter electrode 12 even after exposure, and the exposure period is from when the pixel 10 is reset to when the first pixel signal is output.
  • the pixel 10 may be reset again after being reset immediately before outputting the reference signal.
  • the potential of the address control line SELn becomes high level, and the address transistor 26 of the pixel 10 in the nth row becomes conductive. In other words, the pixel 10 in the nth row becomes selected.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the potential of the address control line SELn+1 also becomes high level, and the address transistor 26 of the pixel 10 in the n+1th row also becomes conductive.
  • the pixel 10 in the n+1th row becomes selected.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the n+1th row is output to the vertical signal line Cm.
  • the pixel signal output by the pixel 10 in the nth row and the pixel signal output by the pixel 10 in the n+1th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the signal processing circuit 130 temporarily holds a voltage level corresponding to the pixel signal output to the vertical signal line Cm.
  • the signal processing circuit 130 may include a capacitive element for holding this voltage level.
  • the pixel signal read out to the signal processing circuit 130 is designated as Sn_n+1.
  • the potential of the reset control line RSTn becomes high level, and the reset transistor 28 of the pixel 10 in the nth row becomes conductive.
  • the potential of the feedback control line FBn also becomes high level, and the band control transistor 81 also becomes conductive.
  • the switch S1 turns on, the switch S1b turns off, the switch R1 turns on, and the switch R1b turns off.
  • the amplification transistor 24, the vertical signal line Cm, the power supply line 70, and the constant current source 90 beyond it form a source-grounded amplifier. This resets the pixel 10 in the nth row.
  • the potential of the charge storage unit 71 of the pixel 10 in the nth row is reset to Vbias.
  • the potential of the address control line SELn+1 goes to low level, and the address transistor 26 of the pixel 10 in the n+1th row goes into a non-conducting state. In other words, the pixel 10 in the n+1th row goes into a non-selected state. Furthermore, the potential of the reset control line RSTn+1 remains at low level. Therefore, the pixel 10 in the n+1th row is not reset.
  • the potential of the reset control line RSTn becomes low level, and the reset transistor 28 of the pixel 10 in the nth row becomes non-conductive.
  • the potential of the feedback control line FBn becomes an intermediate potential between high level and low level, and the band control transistor 81 functions as a resistance circuit to form a negative feedback amplifier.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • a reference signal which is a signal after the reset of the pixel 10 in the nth row, that is, a reference signal corresponding to the potential of the reset charge storage unit 71, is output to the vertical signal line Cm.
  • the pixel 10 in the nth row is reset after outputting the pixel signal, and outputs the reference signal after the reset.
  • the signal of the pixel 10 in the n+1th row is not output to the vertical signal line Cm. In other words, only the reference signal of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the reset of pixel 10 may be completed by the potential of feedback control line FBn becoming low level without taking an intermediate potential between high level and low level. Also, if pixel 10 does not have a configuration that includes a feedback circuit, the reset is completed at time t4.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out to the signal processing circuit 130 is designated as Rn.
  • the signal processing circuit 130 then generates an image signal for the pixel 10 in the nth row.
  • the image signal for the pixel 10 in the nth row is obtained as a differential signal (Sn_n+1-Rn) between the pixel signal Sn_n+1 and the reference signal Rn.
  • the signal processing circuit 130 obtains the differential signal, for example, from the output voltage difference between the voltage corresponding to the pixel signal Sn_n+1 and the voltage corresponding to the reference signal Rn.
  • the potential of the address control line SELn becomes low level, and the address transistor 26 of the pixel 10 in the nth row becomes non-conductive. In other words, the pixel 10 in the nth row becomes unselected.
  • the potential of the address control line SELn+1 becomes high level, and the address transistor 26 of the pixel 10 in the n+1th row becomes conductive. That is, the pixel 10 in the n+1th row becomes selected.
  • the switch S1 turns off, the switch S1b turns on, the switch R1 turns off, and the switch R1b turns on.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the n+1th row is output to the vertical signal line Cm.
  • the pixel signal of the pixel 10 in the n+1th row is output from time t1 to time t3, but it is output in a non-destructive manner, and the pixel 10 in the n+1th row is not reset. Therefore, the pixel 10 in the n+1th row can output a pixel signal again. Also, since the voltage supply circuit 150 applies to the opposing electrode 12 a second voltage that does not substantially accumulate signal charge in the charge accumulation section 71, the output value of the pixel signal of the pixel 10 in the n+1th row does not change even if time passes.
  • the potential of the address control line SELn+2 also goes high, and the address transistor 26 of the pixel 10 in the n+2th row also goes conductive.
  • the pixel 10 in the n+2th row goes into a selected state.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the n+2th row is output to the vertical signal line Cm.
  • the pixel signal output by the pixel 10 in the n+1th row and the pixel signal output by the pixel 10 in the n+2th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the pixel signal read out by the signal processing circuit 130 is designated as Sn+1_n+2.
  • the potential of the reset control line RSTn+1 goes high, and the reset transistor 28 of the pixel 10 in the n+1th row goes into a conductive state.
  • the potential of the feedback control line FBn+1 also goes high, and the band control transistor 81 also goes into a conductive state.
  • the switch S1 turns on, the switch S1b turns off, the switch R1 turns on, and the switch R1b turns off. This resets the pixel 10 in the n+1th row.
  • the potential of the charge storage unit 71 of the pixel 10 in the n+1th row is reset to Vbias.
  • the potential of the address control line SELn+2 goes to low level, and the address transistor 26 of the pixel 10 in the n+2th row goes into a non-conducting state. In other words, the pixel 10 in the n+2th row goes into a non-selected state. Furthermore, the potential of the reset control line RSTn+2 remains at low level. Therefore, the pixel 10 in the n+2th row is not reset.
  • the potential of the reset control line RSTn+1 becomes low level, and the reset transistor 28 of the pixel 10 in the n+1th row becomes non-conductive.
  • the potential of the feedback control line FBn+1 becomes an intermediate potential between high level and low level, and the band control transistor 81 functions as a resistance circuit to form a negative feedback amplifier.
  • the band control transistor 81 becomes non-conductive, and the reset of the potential of the charge storage unit 71 is completed.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • the reference signal which is the signal after the reset of the pixel 10 in the n+1th row, is output to the vertical signal line Cm.
  • the signal of the pixel 10 in the n+2th row is not output to the vertical signal line Cm. In other words, only the reference signal of the pixel 10 in the n+1th row is output to the vertical signal line Cm.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out to the signal processing circuit 130 is set to Rn+1.
  • the signal processing circuit 130 generates an image signal for the pixel 10 in the n+1th row.
  • the image signal for the pixel 10 in the n+1th row is obtained as a differential signal (Sn+1_n+2-Rn+1) between the pixel signal Sn+1_n+2 and the reference signal Rn+1.
  • the potential of the address control line SELn+1 goes to low level, and the address transistor 26 of the pixel 10 in the n+1th row goes into a non-conducting state. In other words, the pixel 10 in the n+1th row goes into a non-selected state.
  • the potential of the address control line SELn+2 goes high, and the address transistor 26 of the pixel 10 in the n+2th row becomes conductive. In other words, the pixel 10 in the n+2th row becomes selected. Thereafter, in all rows of the pixels 10 from the n+2th row onwards, the same operation as the nth and n+1th rows described above is performed for each row of the pixels 10. As a result, image signals for pixels in the same number of rows as the number of rows of the pixels 10 are output from the signal processing circuit 130.
  • the pixels 10 sequentially output pixel signals and reference signals to the vertical signal line Cm for each readout row consisting of one row of the pixels 10. Also, during the first period (from time t1 to time t3) in which the pixels 10 in the nth row, which is the readout row, output pixel signals, the pixels 10 in the n+1th row, which is the readout row after the nth row, also output pixel signals. Also, during the second period (from a predetermined time between times t4 and t5 to time t6) in which the pixels 10 in the nth row output reference signals, the pixels 10 in the n+1th row do not output reference signals.
  • the pixels 10 in the n+1th row output pixel signals again before resetting.
  • the signal processing circuit 130 generates image data based on the pixel signals Sn_n+1 output by the pixels 10 in the nth row and the pixels 10 in the n+1th row to the vertical signal line Cm during the first period, and the reference signal Rn output by the pixels 10 in the nth row to the vertical signal line Cm.
  • the pixel signals of the pixels 10 of two rows are simultaneously output to the vertical signal line Cm and mixed.
  • the effective gate width of the amplifying transistor 24 is doubled, and the mutual conductance gm of the amplifying transistor 24 is ⁇ 2 times.
  • the random noise caused by the amplifying transistor 24 is proportional to 1/gm. Therefore, it is possible to realize low noise by simultaneously outputting the pixel signals of the pixels 10 of two rows to the vertical signal line Cm.
  • the settling time is also proportional to 1/gm. Therefore, it is possible to realize high-speed driving by simultaneously outputting the pixel signals of the pixels 10 of two rows to the vertical signal line Cm. For example, it is possible to set the time from time t1 to time t2 to be shorter.
  • the term "readout row” refers to a row with a different concept from the row from which the pixels 10 output signals, and is a row of multiple pixels 10 from which signals are read out as an image signal by the signal processing circuit 130.
  • the readout row is a row of multiple pixels 10 that corresponds one-to-one to the row of pixels in the image signal (image data) output by the signal processing circuit 130.
  • the above effect can be obtained by outputting pixel signals from pixels 10 in a row other than the readout row at the same time as the pixels 10 in the readout row.
  • the "next readout row" when obtaining a color image is the next readout row of pixels 10 of the same color.
  • Operation example 2 Next, a description will be given of an operation example 2 of the imaging device 100. In the following description of the operation example 2, differences from the operation example 1 will be mainly described, and descriptions of commonalities will be omitted or simplified.
  • the operation example 2 is an example of an operation in which the signal processing circuit 130 generates an image signal using a reference signal stored in the memory 170.
  • FIG. 5 is a timing chart of operation example 2 of the imaging device 100. The same items as in FIG. 4 are shown in FIG. 5.
  • operation example 2 the operation of the pixel 10 in the mth column and the corresponding peripheral circuitry will be described, but similar operations are also performed for the pixels 10 in the other columns.
  • the potential of the address control line SELn goes high, and the address transistor 26 of the pixel 10 in the nth row goes into a conductive state.
  • the potential of the reset control line RSTn goes high, and the reset transistor 28 of the pixel 10 in the nth row goes into a conductive state.
  • the potential of the feedback control line FBn also goes high, and the band control transistor 81 also goes into a conductive state.
  • the switch S1 is turned on, the switch S1b is turned off, the switch R1 is turned on, and the switch R1b is turned off. This resets the pixel 10 in the nth row.
  • the potential of the reset control line RSTn becomes low level, and the reset transistor 28 of the pixel 10 in the nth row becomes non-conductive.
  • the potential of the feedback control line FBn becomes an intermediate potential between high level and low level.
  • the band control transistor 81 becomes non-conductive, and the reset of the potential of the charge storage unit 71 is completed.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • the reference signal after the reset of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the signal of the pixel 10 in the n+1th row is not output to the vertical signal line Cm. In other words, only the reference signal of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out by the signal processing circuit 130 is designated as Rn.
  • the signal processing circuit 130 stores the read out reference signal Rn in the memory 170.
  • the signal processing circuit 130 stores, for example, the digital value of the reference signal Rn after AD conversion in the memory 170.
  • the potential of the address control line SELn becomes low level, and the address transistor 26 of the pixel 10 in the nth row becomes non-conductive.
  • the potential of the address control line SELn+1 goes high, and the address transistor 26 of the pixel 10 in the n+1th row goes into a conductive state.
  • the potential of the reset control line RSTn+1 goes high, and the reset transistor 28 of the pixel 10 in the n+1th row goes into a conductive state.
  • the potential of the feedback control line FBn+1 also goes high, and the band control transistor 81 goes into a conductive state.
  • the switch S1 goes on, the switch S1b goes off, the switch R1 goes on, and the switch R1b goes off. This resets the pixel 10 in the n+1th row.
  • the potential of the reset control line RSTn+1 becomes low level, and the reset transistor 28 of the pixel 10 in the n+1th row becomes non-conductive.
  • the potential of the feedback control line FBn+1 becomes an intermediate potential between high level and low level.
  • the band control transistor 81 becomes non-conductive, and the reset of the potential of the charge storage unit 71 is completed.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • the reference signal after reset of the pixel 10 in the n+1th row is output to the vertical signal line Cm.
  • the signal of the pixel 10 in the n+2th row is not output to the vertical signal line Cm. In other words, only the reference signal of the pixel 10 in the n+1th row is output to the vertical signal line Cm.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out by the signal processing circuit 130 is assumed to be Rn+1.
  • the signal processing circuit 130 stores the read out reference signal Rn+1 in the memory 170.
  • the signal processing circuit 130 stores, for example, the digital value of the reference signal Rn+1 after AD conversion in the memory 170.
  • the potential of the address control line SELn becomes high level, and the address transistor 26 of the pixel 10 in the nth row becomes conductive.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the potential of the address control line SELn+1 goes high, and the address transistor 26 of the pixel 10 in the n+1th row becomes conductive.
  • This causes a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the n+1th row to be output to the vertical signal line Cm.
  • the pixel signal output by the pixel 10 in the nth row and the pixel signal output by the pixel 10 in the n+1th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the pixel signal read out to the signal processing circuit 130 is designated as Sn_n+1.
  • the signal processing circuit 130 then generates an image signal for the pixel 10 in the nth row.
  • the image signal for the pixel 10 in the nth row is obtained as a difference signal between the pixel signal Sn_n+1 and the average value of the reference signal Rn and the reference signal Rn+1.
  • the signal processing circuit 130 After AD conversion of the read pixel signal Sn_n+1, the signal processing circuit 130 refers to the reference signal Rn and the reference signal Rn+1 stored in the memory 170, and performs a calculation process to subtract the average value of the reference signal Rn and the reference signal Rn+1 from the pixel signal Sn_n+1, thereby acquiring the image signal for the pixel 10 in the nth row.
  • the potential of the address control line SELn becomes low level, and the address transistor 26 of the pixel 10 in the nth row becomes non-conductive.
  • the potential of the address control line SELn+1 remains high level, and the address transistor 26 of the pixel 10 in the n+1th row continues to be in a conductive state. Therefore, even at time t11, the pixel signal of the pixel 10 in the n+1th row is still output to the vertical signal line Cm.
  • the potential of the address control line SELn+2 goes high, and the address transistor 26 of the pixel 10 in the n+2th row becomes conductive.
  • This causes a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the n+2th row to be output to the vertical signal line Cm.
  • the pixel signal output by the pixel 10 in the n+1th row and the pixel signal output by the pixel 10 in the n+2th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the pixel signal read out to the signal processing circuit 130 is set as Sn+1_n+2.
  • the signal processing circuit 130 generates an image signal for the pixel 10 in the n+1th row.
  • the image signal for the pixel 10 in the n+1th row is obtained as a difference signal between the pixel signal Sn+1_n+2 and the average value of the reference signal Rn+1 and the reference signal Rn+2.
  • the signal processing circuit 130 refers to the reference signal Rn+1 stored in the memory 170 and the reference signal Rn+2 of the pixel 10 in the n+2th row, and performs a calculation process to subtract the average value of the reference signal Rn+1 and the reference signal Rn+2 from the pixel signal Sn+1_n+2, thereby acquiring the image signal for the pixel 10 in the n+1th row.
  • the signal processing circuit 130 generates image data based on the reference signal Rn output by the pixel 10 in the nth row to the vertical signal line Cm, the reference signal Rn+1 output by the pixel 10 in the n+1th row to the vertical signal line Cm, and the pixel signal Sn_n+1 output by the pixel 10 in the nth row and the pixel 10 in the n+1th row to the vertical signal line Cm during the first period.
  • pixel signals of two rows of pixels 10 are simultaneously output to the vertical signal line Cm, thereby realizing low noise and high-speed driving. Furthermore, the signal processing circuit 130 generates image data using the reference signals of the two rows of pixels 10 and a pixel signal obtained by mixing the pixel signals of the two rows of pixels 10. Therefore, the reset noise of the two rows of pixels 10 is superimposed on both the reference signal and the pixel signal used to generate the image data. Therefore, by subtracting the reference signals of the two rows of pixels 10 from the pixel signal obtained by mixing the pixel signals of the two rows of pixels 10, the effect of the reset noise can be removed, and further noise reduction can be achieved.
  • reset noise from the reset before the pixel signal is output is superimposed on the pixel signal
  • reset noise from the reset after the pixel signal is output is superimposed on the reference signal.
  • reset noise due to different reset operations is superimposed on the reference signal and the pixel signal.
  • operation example 2 after the pixel 10 in the nth row outputs the reference signal after reset, it accumulates signal charge during the exposure period and then outputs the pixel signal. As a result, reset noise due to the same reset operation is superimposed on the reference signal and the pixel signal. Therefore, by subtracting the reference signal from the pixel signal, the effects of the reset noise can be accurately removed, and further noise reduction can be achieved.
  • the imaging device 100 performs the operation of Operation Example 2, the effect of the reset noise can be reduced, so the imaging device 100 does not need to include a feedback circuit that negatively feeds back the reset noise. This makes it possible to simplify the pixel circuit.
  • the signal processing circuit 130 generates image data using the reference signals of two rows of pixels 10 stored in the memory 170, but image data may also be generated using the reference signals of one row of pixels 10 (i.e., the pixels 10 in the readout row).
  • the signal processing circuit 130 may output the pixel signal and the reference signal after AD conversion to the outside without generating image data, and the external processing circuit may store the output reference signal in an external memory and generate the above image data.
  • the operation example 3 is an example of an operation in which pixel signals of pixels 10 in three rows are simultaneously output to the vertical signal line C.
  • FIG. 6 is a timing chart of operation example 3 of the imaging device 100. The same items as in FIG. 4 are shown in FIG. 6.
  • operation example 3 the operation of the pixel 10 in the mth column and the corresponding peripheral circuitry will be described, but similar operations are performed for the pixels 10 in the other columns.
  • the n+2th row of the multiple pixels 10 is an example of a third row that is different from the first row and the second row.
  • the potential of the address control line SELn becomes high level, and the address transistor 26 of the pixel 10 in the nth row becomes conductive.
  • the switch S1 is turned off, the switch S1b is turned on, the switch R1 is turned off, and the switch R1b is turned on.
  • a pixel signal corresponding to the amount of signal charge accumulated in the charge accumulation section 71 of the pixel 10 in the nth row is output to the vertical signal line Cm.
  • the potentials of the address control lines SELn+1 and SELn+2 also go to a high level, and the address transistors 26 of the pixels 10 in the n+1th and n+2th rows also go into a conductive state.
  • pixel signals corresponding to the amounts of signal charge accumulated in the charge accumulation units 71 of the pixels 10 in the n+1th and n+2th rows are output to the vertical signal line Cm.
  • the pixel signals output by the pixels 10 in the nth row, the pixel signals output by the pixels 10 in the n+1th row, and the pixel signals output by the pixels 10 in the n+2th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the pixel signal read out by the signal processing circuit 130 is designated as Sn_n+1_n+2.
  • the potential of the reset control line RSTn goes high, and the reset transistor 28 of the pixel 10 in the nth row goes conductive.
  • the potential of the feedback control line FBn also goes high, and the band control transistor 81 goes conductive.
  • the switch S1 turns on, the switch S1b turns off, the switch R1 turns on, and the switch R1b turns off. This resets the pixel 10 in the nth row, and the potential of the charge storage unit 71 of the pixel 10 in the nth row is reset to Vbias.
  • the potentials of the address control lines SELn+1 and SELn+2 become low level, and the address transistors 26 of the pixels 10 in the n+1th and n+2th rows become non-conductive.
  • the pixels 10 in the nth row are reset in the same manner as in operation example 1.
  • the reference signal after the pixels 10 in the nth row are reset is output to the vertical signal line Cm.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out to the signal processing circuit 130 is designated as Rn.
  • the signal processing circuit 130 generates an image signal for the pixel 10 in the nth row.
  • the image signal for the pixel 10 in the nth row is obtained as a difference signal (Sn_n+1_n+2-Rn) between the pixel signal Sn_n+1_n+2 and the reference signal Rn.
  • the potential of the address control line SELn goes low, and the address transistor 26 of the pixel 10 in the nth row goes non-conductive.
  • the potential of the address control line SELn+1 goes high, and the address transistor 26 of the pixel 10 in the n+1th row goes conductive.
  • the potentials of the address control lines SELn+2 and SELn+3 also go high, and the address transistors 26 of the pixels 10 in the n+2th and n+3th rows also go conductive.
  • the same operation as that in the nth row described above is performed for each row of the pixels 10.
  • pixel signals from three rows of pixels 10 are simultaneously output to the vertical signal line Cm and mixed. If the pixel signals from three rows of pixels 10 have approximately the same values, the effective gate width of the amplifying transistor 24 becomes three times larger, and the mutual conductance gm of the amplifying transistor 24 becomes ⁇ 3 times larger. Therefore, by simultaneously outputting pixel signals from three rows of pixels 10 to the vertical signal line Cm, it becomes possible to achieve even lower noise and faster driving.
  • the pixels 10 in each row may output a reference signal, accumulate signal charge during the exposure period, and then output a pixel signal.
  • Operation example 4 is an example of an operation in which pixel signals and reference signals of the pixels 10 are read out for each readout row consisting of two rows.
  • FIG. 7 is a timing chart of operation example 4 of the imaging device 100. The same items as in FIG. 4 are shown in FIG. 7. In the following explanation of operation example 4, the operation of the pixel 10 in the mth column and the corresponding peripheral circuitry will be described, but similar operations are also performed for the pixels 10 in the other columns.
  • the potentials of the address control lines SELn and SELn+1 go to high level, and the address transistors 26 of the pixels 10 in the nth and n+1th rows become conductive.
  • the switch S1 turns off, the switch S1b turns on, the switch R1 turns off, and the switch R1b turns on.
  • pixel signals corresponding to the amount of signal charge accumulated in the charge accumulation units 71 of the pixels 10 in the nth and n+1th rows are output to the vertical signal line Cm.
  • the potentials of the address control lines SELn+2 and SELn+3 also go high, and the address transistors 26 of the pixels 10 in the n+2th and n+3th rows also go conductive.
  • pixel signals corresponding to the amount of signal charge accumulated in the charge accumulation units 71 of the pixels 10 in the n+2th and n+3th rows are output to the vertical signal line Cm.
  • the pixel signals output by the pixels 10 in the nth row, the pixel signals output by the pixels 10 in the n+1th row, the pixel signals output by the pixels 10 in the n+2th row, and the pixel signals output by the pixels 10 in the n+3th row are mixed on the vertical signal line Cm.
  • the signal processing circuit 130 reads out the pixel signal output to the vertical signal line Cm.
  • the pixel signal read out by the signal processing circuit 130 is designated as Sn_n+1_n+2_n+3.
  • the potentials of the reset control lines RSTn, RSTn+1 go to high level, and the reset transistors 28 of the pixels 10 in the nth and n+1th rows go into a conductive state.
  • the potentials of the feedback control lines FBn, FBn+1 also go to high level, and the band control transistors 81 go into a conductive state.
  • the switch S1 goes on, the switch S1b goes off, the switch R1 goes on, and the switch R1b goes off. This resets the pixels 10 in the nth and n+1th rows. Specifically, the potentials of the charge storage units 71 of the pixels 10 in the nth and n+1th rows are reset to Vbias.
  • the potentials of the address control lines SELn+2 and SELn+3 become low level, and the address transistors 26 of the pixels 10 in the n+2th and n+3th rows become non-conductive.
  • the pixels 10 in the nth row and the n+1th row are reset in the same manner as in operation example 1.
  • the reference signals after the pixels 10 in the nth row and the n+1th row are reset are output to the vertical signal line Cm.
  • the signal processing circuit 130 reads out the reference signal output to the vertical signal line Cm.
  • the reference signal read out to the signal processing circuit 130 is set to Rn_n+1.
  • the signal processing circuit 130 then generates image signals for the pixels 10 in the nth and n+1th rows, which are two readout rows.
  • the image signals for the pixels 10 in the nth and n+1th rows are obtained as a difference signal (Sn_n+1_n+2_n+3-Rn_n+1) between the pixel signal Sn_n+1_n+2_n+3 and the reference signal Rn_n+1.
  • the potentials of the address control lines SELn and SELn+1 go to low level, and the address transistors 26 of the pixels 10 in the nth and n+1th rows go into a non-conductive state. Also, at time t6, the potentials of the address control lines SELn+2 and SELn+3 go to high level, and the address transistors 26 of the pixels 10 in the n+2th and n+3th rows go into a conductive state. Thereafter, in all rows of the pixels 10 from the n+2th row onwards, the same operation as the nth and n+1th rows is performed for every two rows of the pixels 10. As a result, image signals for pixels in half the number of rows of the pixels 10 are output from the signal processing circuit 130.
  • the pixels 10 in each row may output a reference signal, accumulate signal charge during the exposure period, and then output a pixel signal.
  • FIG. 8 is a diagram showing the circuit configuration of an imaging device 101 according to this embodiment. Note that FIG. 8 shows the circuit configuration of the imaging device 101, focusing on the control lines and signal lines connected to the pixels 10.
  • the imaging device 101 differs from the imaging device 100 according to the first embodiment in that it further includes a switch 29 connected to two adjacent vertical signal lines C.
  • the switch 29 is provided between the vertical signal line Cm provided corresponding to the pixel 10 in the mth column and the vertical signal line Cm+1 provided corresponding to the pixel 10 in the m+1th column adjacent to the mth column.
  • the vertical signal line Cm is connected to one of two adjacent pixels 10 in the row direction among the multiple pixels 10, and the vertical signal line Cm+1 is connected to the other of the two pixels 10.
  • One end of the switch 29 is connected to the vertical signal line Cm, and the other end of the switch 29 is connected to the vertical signal line Cm+1.
  • the switch 29 controls whether or not to connect the vertical signal line Cm and the vertical signal line Cm+1.
  • one switch 29 is provided for every two adjacent vertical signal lines C, and all vertical signal lines C are connected to one of the vertical signal lines C adjacent to each other in the row direction via the switch 29.
  • the switch 29 is, for example, a field effect transistor. If the imaging device 101 further includes a pixel corresponding to a color different from the pixel 10, the vertical signal line Cm may be connected to one of two adjacent pixels 10 in the row direction among the multiple pixels 10 that are pixels of the same color, and the vertical signal line Cm+1 may be connected to the other of the two pixels 10.
  • the control terminal of the switch 29 is connected to a switch control line COL.
  • the conductive state of the switch 29 is controlled by controlling the potential of the switch control line COL.
  • the switch control line COL is connected to, for example, a control circuit 140, and the operation of the switch 29 is controlled by the control circuit 140.
  • the imaging device 101 may be configured to be able to control whether three or more vertical signal lines C are conductive or not by a plurality of switches 29, etc.
  • FIG. 9 is a timing chart of an example of the operation of the imaging device 101.
  • FIG. 9 also shows the change in the potential of the switch control line COL.
  • the switch 29 is in a conductive state when the potential of the switch control line COL is at a high level, and is in a non-conductive state when the potential of the switch control line COL is at a low level.
  • the operation of the pixels 10 in the mth and m+1th columns and the corresponding peripheral circuits will be described, but similar operations are performed for the pixels 10 in other columns.
  • the m+1th column of the multiple pixels 10 is an example of a second column that is different from the first column.
  • the potential of the switch control line COL becomes high level, and the switch 29 becomes conductive. That is, the vertical signal line Cm and the vertical signal line Cm+1 become conductive.
  • the pixel signal of the pixel 10 in the nth row and mth column and the pixel signal of the pixel 10 in the n+1th row and mth column are output to the vertical signal line Cm, and the pixel signal of the pixel 10 in the nth row and m+1th column and the pixel signal of the pixel 10 in the n+1th row and m+1th column are output to the vertical signal line Cm+1. Since the switch 29 is conductive, these pixel signals are all mixed together.
  • the signal processing circuit 130 reads out the pixel signals output to the vertical signal lines Cm and Cm+1.
  • the pixel signals read out from either the vertical signal lines Cm or Cm+1 are the same. Therefore, the signal processing circuit 130 may use only one of the pixel signals read out from the vertical signal lines Cm and Cm+1 to generate image data, or may use both pixel signals to generate image data. Furthermore, when the signal processing circuit 130 uses only one pixel signal to generate image data, it does not need to read out the other pixel signal.
  • the potential of the switch control line COL becomes low level, and the switch 29 becomes non-conductive. From time t3 to time t6, the switch 29 remains in the non-conductive state, and the same operation as from time t3 to time t6 in operation example 1 of the imaging device 100 is performed. Note that from time t3 to time t4 or from time t3 to time t6, the potential of the switch control line COL may remain at high level. In this case, the pixel 10 is reset, or the pixel 10 is reset and the reference signal of the pixel 10 is output, while the vertical signal line Cm and the vertical signal line Cm+1 remain conductive.
  • the same operation as the nth row described above is performed for each row of the pixels 10 in all rows from the n+1th row onwards. Therefore, during the period when the pixel signals of the pixels 10 in each row are being output, the potential of the switch control line COL becomes high level, and the vertical signal line Cm and vertical signal line Cm+1 of the pixels 10 are conductive.
  • the switch 29 is conductive during the first period (time t1 to time t3).
  • the pixel signals of the pixels 10 in two rows and two columns are simultaneously output to the vertical signal line Cm or the vertical signal line Cm+1, and the pixel signals of the pixels 10 in two rows and two columns are mixed.
  • the mutual conductance gm of the amplifying transistor 24 is increased and the signals are averaged in the column direction. Therefore, although the horizontal resolution is half that of the image pickup device 100 in operation example 1, the pixel signals of the pixels 10 in two rows and two columns are simultaneously output to the vertical signal lines Cm and Cm+1, making it possible to achieve even lower noise and faster driving.
  • the pixel signals of the pixels 10 in the nth row and the n+1th row are output to the vertical signal lines Cm and Cm+1 during the first period (time t1 to time t3), but this is not limited to this.
  • the address control line SELn+1 may not be at a high level, and pixel signals of only the pixels 10 in the nth row may be output to the vertical signal lines Cm and Cm+1.
  • pixel signals of pixels 10 in one row and two columns may be output simultaneously to the vertical signal lines Cm and Cm+1 and mixed. This also doubles the effective gate width of the amplification transistor 24, making it possible to achieve low noise and high-speed driving.
  • the imaging device 101 may perform other operations similar to any of the operations in operation examples 2 to 4 of the imaging device 100, as long as the imaging device 101 performs an operation in which the potential of the switch control line COL becomes high during the period in which the pixels 10 in each row output pixel signals.
  • the imaging device is a stacked type imaging device having a photoelectric conversion section in which a pixel electrode, a photoelectric conversion layer, and an opposing electrode are stacked on a semiconductor substrate, but this is not limited to this.
  • the type of photoelectric conversion section of the imaging device is not particularly limited, and the photoelectric conversion section may be, for example, a PD (Photo Diode) or a SPAD (Single Photon Avalanche Diode) that is embedded in a semiconductor substrate.
  • the signal processing circuit of the imaging device generates image data, but this is not limited to this.
  • the image data may be generated by a separate device.
  • the memory in which the reference signal is stored may be provided in a separate device.
  • each pixel includes a feedback circuit that negatively feeds back a signal to the charge storage section within the pixel, but this is not limited to the above.
  • the imaging device may have a feedback circuit outside the pixel.
  • the imaging device may not need to include a feedback circuit.
  • the imaging device does not need to include all of the components described in the above embodiments, and may be composed of only the components required to perform the desired operation.
  • processing performed by a specific processing unit may be executed by another processing unit.
  • the order of multiple processes may be changed, and multiple processes may be executed in parallel.
  • each component may be realized by executing a software program suitable for each component.
  • Each component may be realized by a program execution unit such as a CPU or processor reading and executing a software program recorded on a recording medium such as a hard disk or semiconductor memory.
  • each component may be realized by hardware.
  • Each component may be a circuit (or an integrated circuit). These circuits may form a single circuit as a whole, or each may be a separate circuit. Furthermore, each of these circuits may be a general-purpose circuit, or a dedicated circuit.
  • the general or specific aspects of the present disclosure may be realized as a system, an apparatus, a method, an integrated circuit, a computer program, or a computer-readable recording medium such as a CD-ROM.
  • the present disclosure may be realized as any combination of a system, an apparatus, a method, an integrated circuit, a computer program, and a recording medium.
  • the present disclosure may be realized as the imaging device of the above embodiment, as a control device that controls the imaging device, as a program for causing a computer to execute a method for driving the imaging device performed by a processing unit such as a control circuit, or as a non-transitory computer-readable recording medium on which such a program is recorded.
  • the imaging device and imaging method disclosed herein can be used in a variety of camera systems and sensor systems, including digital still cameras, broadcast cameras, commercial cameras, medical cameras, surveillance cameras, in-vehicle cameras, digital single-lens reflex cameras, and digital mirrorless cameras.

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Abstract

撮像装置１００は、行列状に配列する複数の画素１０と、複数の画素１０の列毎に設けられた垂直信号線Ｃと、制御回路１４０とを備える。複数の画素１０のそれぞれは、光を信号電荷に変換する光電変換部を含む。制御回路１４０は、複数の画素１０に対し、画素１０に蓄積された信号電荷の量に対応する画素信号と、画素１０のリセット後の基準信号とを、垂直信号線Ｃに出力させる。制御回路１４０は、第１の行に配置された第１画素に画素信号を出力させる第１期間に、第１画素が配置された第１の列に配置され、かつ、第１の行と異なる第２の行に配置される第２画素にも画素信号を出力させる。制御回路１４０は、第２画素に対して、第１期間の後、リセットを行う前に、画素信号を再度出力させる。

Description

撮像装置
　本開示は、撮像装置に関する。
　ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、デジタルカメラなどに広く用いられている。
　特許文献１は、撮像領域における画素ごとに帰還経路を形成し、負帰還によってリセットノイズをキャンセルする撮像装置を開示している。
　特許文献２は、高速な画素混合機能を有する撮像装置を開示している。
特開２０１６－１２７５９３号公報 特開２０１０－２５９０２７号公報
　低ノイズ化が可能な撮像装置が求められている。
　本開示の一態様に係る撮像装置は、行列状に配列する複数の画素と、前記複数の画素の列毎に設けられた信号線と、制御回路とを備え、前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、前記制御回路は、前記複数の画素に対し、前記画素に蓄積された前記信号電荷の量に対応する画素信号と、当該画素のリセット後の基準信号とを、前記信号線に出力させ、第１の行に配置された第１画素に前記画素信号を出力させる第１期間に、前記第１画素が配置された第１の列に配置され、かつ、前記第１の行と異なる第２の行に配置される第２画素にも前記画素信号を出力させ、前記第２画素に対して、前記第１期間の後、リセットを行う前に、前記画素信号を再度出力させる。
　低ノイズ化が可能な撮像装置を提供できる。
図１は、実施の形態１に係る撮像装置の構成を示す概略図である。 図２は、実施の形態１に係る撮像装置の回路構成を示す図である。 図３は、実施の形態１に係る撮像装置における画素の回路構成を示す図である。 図４は、実施の形態１に係る撮像装置の動作例１のタイミングチャートである。 図５は、実施の形態１に係る撮像装置の動作例２のタイミングチャートである。 図６は、実施の形態１に係る撮像装置の動作例３のタイミングチャートである。 図７は、実施の形態１に係る撮像装置の動作例４のタイミングチャートである。 図８は、実施の形態２に係る撮像装置の回路構成を示す図である。 図９は、実施の形態２に係る撮像装置の動作例のタイミングチャートである。
　（本開示の基礎となった知見）
　特許文献１では、負帰還によりリセットノイズを低減する技術を開示している。しかし、撮像装置では、更なる低ノイズ化が求められている。
　発明者らは、撮像装置の低ノイズ化を実現するにあたり、光電変換により生成した信号電荷の量に対応する信号を出力する増幅トランジスタに起因して発生するノイズに着目した。増幅トランジスタに起因するノイズとしては、例えば、１／ｆノイズおよび熱ノイズが挙げられる。発明者らは、これらのノイズを低減することを検討し、本開示の構成を得るに至った。
　（本開示の概要）
　本開示の概要として、本開示に係る撮像装置の例を以下に示す。
　本開示の第１態様に係る撮像装置は、行列状に配列する複数の画素と、前記複数の画素の列毎に設けられた信号線と、制御回路とを備え、前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、前記制御回路は、前記複数の画素に対し、前記画素に蓄積された前記信号電荷の量に対応する画素信号と、当該画素のリセット後の基準信号とを、前記信号線に出力させ、第１の行に配置された第１画素に前記画素信号を出力させる第１期間に、前記第１画素が配置された第１の列に配置され、かつ、前記第１の行と異なる第２の行に配置される第２画素にも前記画素信号を出力させ、前記第２画素に対して、前記第１期間の後、リセットを行う前に、前記画素信号を再度出力させる。
　これにより、第１の行および第２の行の２行分の画素の画素信号が同時に信号線に出力されて混合される。その結果、例えば、画素信号を出力する増幅トランジスタが存在する場合、増幅トランジスタの実効的なゲート幅が２倍になるため、増幅トランジスタの相互コンダクタンスｇｍは√２倍になる。一般的に、増幅トランジスタに起因するランダムノイズは１／ｇｍに比例する。そのため、２行分の画素の画素信号が同時に信号線に出力されることで低ノイズ化を実現することが可能となる。また、一般的に、セトリング時間も１／ｇｍに比例する。そのため、２行分の画素の画素信号が同時に信号線に出力されることで高速な駆動を実現することが可能となる。
　また、例えば、本開示の第２態様に係る撮像装置は、第１態様に係る撮像装置であって、前記制御回路は、前記第１画素に対し、前記画素信号を出力させた後にリセットを行い、当該リセット後に前記基準信号を出力させる。
　これにより、第１画素において、画素信号の出力と基準信号の出力とを連続して行うことができるため、簡易な回路構成で画素信号と基準信号とを用いた信号処理を行うことが可能になる。
　また、例えば、本開示の第３態様に係る撮像装置は、第１態様または第２態様に係る撮像装置であって、信号処理回路をさらに備え、前記信号処理回路は、前記第１画素および前記第２画素が前記第１期間に出力した前記画素信号と、前記第１画素が出力した前記基準信号とに基づいて画像データを生成する。
　これにより、２行分の画素の画素信号が混合された画素信号を用いて画像データを生成できるため、ノイズが低減された画像データを生成できる。
　また、例えば、本開示の第４態様に係る撮像装置は、第１態様に係る撮像装置であって、前記制御回路は、前記第１画素に対し、前記基準信号を出力させた後、前記信号電荷を蓄積させてから前記画素信号を出力させる。
　これにより、第１画素の画素信号には、直前に出力された基準信号と同じだけのリセットノイズが重畳するため、画素信号から基準信号を差し引くことでリセットノイズの影響を除去でき、更なる低ノイズ化を実現することができる。
　また、例えば、本開示の第５態様に係る撮像装置は、第１態様または第４態様に係る撮像装置であって、信号処理回路をさらに備え、前記信号処理回路は、前記第１画素が出力した前記基準信号と、前記第２画素が出力した前記基準信号と、前記第１画素および前記第２画素が前記第１期間に出力した前記画素信号とに基づいて画像データを生成する。
　これにより、２行分の画素の画素信号が混合された画素信号と、２行分の画素の基準信号とを用いて画像データを生成できる。そのため、２行分の画素の画素信号が混合された画素信号に対して、２行分の画素の基準信号でリセットノイズの影響を除去できるため、更なる低ノイズ化を実現することができる。
　また、例えば、本開示の第６態様に係る撮像装置は、第５態様に係る撮像装置であって、前記基準信号に対応する信号を記憶するメモリをさらに備える。
　これにより、容易に２行分の画素の基準信号を信号処理に用いることができる。
　また、例えば、本開示の第７態様に係る撮像装置は、第１態様から第６態様のいずれか１つに係る撮像装置であって、前記制御回路は、前記第１期間に、前記第１の列に配置され、かつ、前記第１の行および前記第２の行と異なる第３の行に配置される第３画素にも前記画素信号を出力させ、前記第３画素に対して、前記第１期間の後、リセットを行う前に、前記画素信号を再度出力させる。
　これにより、第１の行、第２の行および第３の行の３行分の画素の画素信号が同時に信号線に出力されて混合される。その結果、例えば、画素信号を出力する増幅トランジスタが存在する場合、増幅トランジスタの実効的なゲート幅が３倍になるため、増幅トランジスタの相互コンダクタンスｇｍは√３倍になる。よって、更なる低ノイズ化と高速な駆動とを実現することが可能となる。
　また、例えば、本開示の第８態様に係る撮像装置は、第１態様から第７態様のいずれか１つに係る撮像装置であって、前記第１の列に設けられた前記信号線と、前記第１の列と異なる第２の列に設けられた前記信号線との間に接続されたスイッチをさらに備え、前記制御回路は、前記第１期間に、前記スイッチを導通させる。
　これにより、隣接する２つの信号線が導通して、２列分の画素の画素信号が混合される。よって、更なる低ノイズ化と高速な駆動とを実現することができる。
　また、例えば、本開示の第９態様に係る撮像装置は、第１態様から第８態様のいずれか１つに係る撮像装置であって、前記複数の画素のそれぞれは、リセットノイズを負帰還させるフィードバック回路を含む。
　これにより、リセットノイズを低減することができ、更なる低ノイズ化を実現することができる。
　また、例えば、本開示の第１０態様に係る撮像装置は、第１態様から第９態様のいずれか１つに係る撮像装置であって、前記制御回路は、前記第１画素に前記基準信号を出力させる第２期間に、前記第２画素に前記基準信号を出力させない。
　これにより、第１画素とは異なるタイミングで第２画素のリセットを行うことが可能になり、第２画素の画素信号および基準信号の出力のタイミングの自由度を高めることができる。
　以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
　また、本明細書において、等しいなどの要素間の関係性を示す用語、および、正方形または円形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　（実施の形態１）
　［全体構成］
　まず、図１を用いて、撮像装置１００の全体構成について説明する。図１は、本実施の形態に係る撮像装置の構成を示す概略図である。
　図１に示されるように、撮像装置１００は、それぞれが、半導体基板１１０に支持された光電変換部をその一部に含む複数の画素１０と、行制御線Ｌと、垂直信号線Ｃと、周辺回路と、を備える。垂直信号線Ｃは、信号線の一例である。
　複数の画素１０は、半導体基板１１０に、例えば二次元に配列されることにより、撮像領域を形成する。複数の画素１０は、行列状に配列している。画素１０の数および配置は、図１に示す例に限定されず、任意である。例えば、複数の画素１０を一次元に配列することにより（つまり行または列が１つの場合）、撮像装置１００をラインセンサとして用い得る。
　また、図１に例示する構成において、周辺回路は、行走査回路１２０と、信号処理回路１３０と、制御回路１４０と、電圧供給回路１５０と、メモリ１７０と、を含む。周辺回路は、半導体基板１１０に設けられていてもよいし、その一部が他の基板上に設けられていてもよい。
　行走査回路１２０は、行制御線Ｌを介して各画素１０に接続されている。行制御線Ｌは、複数の画素１０の行毎に設けられ、同一行に属する１以上の画素１０に電気的に接続されている。行制御線Ｌの各々は行走査回路１２０に接続されている。図１においては、見やすさのため行制御線Ｌを行毎に１つのみ示しているが、後述するように、行制御線Ｌは行毎に２以上の制御線を含み得る。行走査回路１２０は、行制御線Ｌに所定の電圧を印加することにより、画素１０を行単位で選択し、画素１０に対して、信号の出力、および、リセット動作等を行わせる。
　信号処理回路１３０は、垂直信号線Ｃを介して各画素１０に接続されている。垂直信号線Ｃは、複数の画素１０の列毎に設けられ、同一列に属する１以上の画素１０に電気的に接続される。垂直信号線Ｃの各々は信号処理回路１３０に接続されている。なお、垂直信号線Ｃは同一列に２本以上設けられてもよい。
　行走査回路１２０によって行単位で選択された画素１０からの信号は、垂直信号線Ｃを介して信号処理回路１３０に出力される。画素１０は、画素１０に蓄積された信号電荷に対応する画素信号と、画素１０のリセット後の電位に対応する信号であるリセット後の基準信号とを垂直信号線Ｃに出力する。信号処理回路１３０は、画素１０から出力された信号に対し、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などの各種信号処理を行う。信号処理回路１３０は、画素１０からの信号に基づいて画像データを生成し、生成した画像データを出力する。つまり、画素１０からの信号は、信号処理回路１３０によって、画像データを示す画像信号として読み出される。信号処理回路１３０は、例えば、画像信号を、複数の画素１０の読み出し行ごとに順次出力する。本明細書において、「画像信号」は、垂直信号線Ｃを介して出力された信号に基づいて読み出される出力信号であって、画像の形成に用いられる出力信号を指す。
　信号処理回路１３０は、例えば、雑音抑圧信号処理回路、サンプルホールド回路、アナログ－デジタル変換回路およびパラレルシリアル変換回路などを含み得る。また、信号処理回路１３０は、プロセッサを含んでいてもよい。
　制御回路１４０は、例えば撮像装置１００の外部から与えられる指令データおよびクロックなどを受け取り、撮像装置１００全体を制御する。制御回路１４０は、例えば、タイミングジェネレータを有し、行走査回路１２０、信号処理回路１３０および電圧供給回路１５０などに駆動信号を供給する。制御回路１４０は、プロセッサを含んでいてもよい。
　電圧供給回路１５０は、例えば、バイアス制御線４２との接続を有することにより、各画素１０と電気的に接続されている。電圧供給回路１５０は、バイアス制御線４２を介して、撮像装置１００の動作時に所定の電圧を各画素１０に供給する。
　電圧供給回路１５０は、例えば、少なくとも、２以上の異なる電圧を切り替えてバイアス制御線４２に印加可能に構成される。電圧供給回路１５０から出力される電圧の変更は、段階的であってもよいし、連続的であってもよい。電圧供給回路１５０は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路、または、複数系統の電源のいずれかを出力する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路１５０は、上述の行走査回路１２０の一部であってもよい。
　メモリ１７０は、画素１０が出力する信号に対応する信号を記憶するフレームメモリである。メモリ１７０には、例えば、画素１０が出力する基準信号に対応する信号が記憶される。信号処理回路１３０は、例えば、基準信号等の信号を一時的にメモリ１７０に記憶させ、メモリに記憶させた信号を用いて、画像データを生成する。また、メモリ１７０には、信号処理回路１３０および制御回路１４０が実行するプログラムが記憶されてもよい。なお、信号処理回路１３０が画像データの生成においてメモリ１７０に記憶された信号を用いない場合には、撮像装置１００は、メモリ１７０を備えていなくてもよい。
　［回路構成］
　次に撮像装置１００の回路構成について説明する。
　図２は、撮像装置１００の回路構成を示す図である。図３は、撮像装置１００における画素１０の回路構成を示す図である。なお、図２は、画素１０に接続される制御線および信号線等を中心に撮像装置１００の回路構成を示している。そのため、図２では、いくつかの回路要素については図示が省略されている。また、図２における画素１０内の回路構成については、図３に示されている。
　各画素１０は、電源線７０に接続されている。また、複数の画素１０の行毎に、アドレス制御線ＳＥＬ、リセット制御線ＲＳＴおよびフィードバック制御線ＦＢが設けられている。アドレス制御線ＳＥＬ、リセット制御線ＲＳＴおよびフィードバック制御線ＦＢは上述の行制御線Ｌに対応する。アドレス制御線ＳＥＬ、リセット制御線ＲＳＴおよびフィードバック制御線ＦＢはそれぞれ、同一行に属する１以上の画素１０に電気的に接続されている。図２および以降で説明する図等において、アドレス制御線ＳＥＬ、リセット制御線ＲＳＴおよびフィードバック制御線ＦＢの参照符号の後ろに付されたｎ、ｎ＋１等の文字は、画素１０の行を表し、ｎは０または１などの０以上の整数である。例えば、アドレス制御線ＳＥＬｎは、ｎ行目の画素１０に接続されたアドレス制御線ＳＥＬｎであることを表している。また、図２等において、垂直信号線Ｃの参照符号の後ろに付されたｍ等の文字は、画素１０の列を表し、ｍは０または１などの０以上の整数である。例えば、垂直信号線Ｃｍは、ｍ列目の画素１０に接続された垂直信号線Ｃであることを表している。
　以下、図２および図３を参照しながら画素１０の回路構成の詳細について説明する。各画素１０は、光電変換部１３と、増幅トランジスタ２４と、アドレストランジスタ２６と、リセットトランジスタ２８と、帯域制御トランジスタ８１と、容量素子８２と、容量素子８３とを有する。
　光電変換部１３は、入射した光を受けて信号を生成する。光電変換部１３は、例えば、半導体基板１１０に積層される。光電変換部１３は、その全体が画素１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の画素１０にまたがっていてもよい。
　各画素１０の光電変換部１３は、さらに、バイアス制御線４２に接続され所定の電圧が印加される。上述のように、バイアス制御線４２は、電圧供給回路１５０に接続されている。
　増幅トランジスタ２４、アドレストランジスタ２６、リセットトランジスタ２８および帯域制御トランジスタ８１は、例えば、電界効果トランジスタ（ＦＥＴ）である。ここでは、これらのトランジスタとしてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例示する。増幅トランジスタ２４、アドレストランジスタ２６、リセットトランジスタ２８および帯域制御トランジスタ８１などの各トランジスタは、制御端子、入力端子および出力端子を有する。制御端子は、例えばゲート電極である。入力端子は、ドレインおよびソースの一方であり、例えばドレインである。出力端子は、ドレインおよびソースの他方であり、例えばソースである。
　増幅トランジスタ２４のゲート電極である制御端子は、光電変換部１３に接続される。画素１０では、光電変換部１３によって生成される信号電荷は、増幅トランジスタ２４のゲート電極と光電変換部１３との間の電荷蓄積部７１に蓄積される。
　ここで、信号電荷は、正孔または電子である。電荷蓄積部７１は、例えば、増幅トランジスタ２４のゲート電極に接続されるノードを含む。電荷蓄積部７１は、「フローティングディフュージョンノード」とも呼ばれる。光電変換部１３の構造の詳細は後述する。
　増幅トランジスタ２４の入力端子は、電源線７０に接続される。電源線７０は、スイッチＳ１ｂおよびスイッチＲ１に接続される。スイッチＳ１ｂは、電源線７０とアナログ電源ＡＶＤＤを接続するか否かを制御する。スイッチＲ１は、電源線７０とアナログ電源ＡＶＤＤから流れる定電流源９０とを接続するか否かを制御する。増幅トランジスタ２４の出力端子は、アドレストランジスタ２６の入力端子に接続される。
　アドレストランジスタ２６の出力端子は、垂直信号線Ｃに接続される。垂直信号線Ｃは、スイッチＲ１ｂ、スイッチＳ１および信号処理回路１３０（図１参照）に接続される。スイッチＲ１ｂは、垂直信号線Ｃとアナロググランドに接続された定電流源３０とを接続するか否かを制御する。スイッチＳ１は、垂直信号線Ｃと電圧Ｖｂｉａｓとを接続するか否かを制御する。スイッチＲ１ｂ、スイッチＳ１および定電流源３０は、複数の画素１０の列毎に設けられる。
　スイッチＳ１ｂ、スイッチＲ１、スイッチＲ１ｂおよびスイッチＳ１はそれぞれ、例えば、電界効果トランジスタである。スイッチＳ１ｂ、スイッチＲ１、スイッチＲ１ｂおよびスイッチＳ１はそれぞれ、例えば、制御回路１４０により動作が制御される。
　スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなることで、電源線７０がソースフォロア電源として機能する。増幅トランジスタ２４は、電荷蓄積部７１の電位を増幅して出力する。増幅トランジスタ２４のゲートの電位に応じたソースフォロア出力である信号Ｖｏｕｔは、垂直信号線Ｃを介して、信号処理回路１３０に画素信号または基準信号として出力される。
　増幅トランジスタ２４の出力端子は、アドレストランジスタ２６の入力端子が接続される。アドレストランジスタ２６の出力端子は、垂直信号線Ｃに接続される。アドレストランジスタ２６の制御端子は、アドレス制御線ＳＥＬに接続される。アドレス制御線ＳＥＬの電位を制御することにより、複数の画素１０に対して、増幅トランジスタ２４の出力を、垂直信号線Ｃに選択的に出力させることができる。
　アドレス制御線ＳＥＬは、行走査回路１２０（図１参照）に接続される。行走査回路１２０は、アドレス制御線ＳＥＬに所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号の出力が実行される。
　リセットトランジスタ２８は、帯域制御トランジスタ８１と、電荷蓄積部７１との間に接続される。リセットトランジスタ２８の制御端子は、リセット制御線ＲＳＴに接続される。リセット制御線ＲＳＴの電位を制御することによって、画素１０の電荷蓄積部７１の電位をリセットすることができる。
　帯域制御トランジスタ８１は、電源線７０とリセットトランジスタ２８との間に接続され、リセット動作時に画素内フィードバックアンプを構成する。帯域制御トランジスタ８１の入力端子は電源線７０に接続される。帯域制御トランジスタ８１の出力端子は、リセットトランジスタ２８の入力端子、容量素子８２の一端および容量素子８３の一端に接続される。フィードバック制御線ＦＢは、帯域制御トランジスタ８１の制御端子、および、行走査回路１２０（図１参照）に接続される。フィードバック制御線ＦＢの電位により、帯域制御トランジスタ８１の状態が決定される。例えば、フィードバック制御線ＦＢの電位を制御することにより、電荷蓄積部７１と、増幅トランジスタ２４と、帯域制御トランジスタ８１とによって帰還経路が形成される。これにより、電荷蓄積部７１の電位を負帰還させるため、例えば、リセットトランジスタ２８をオフする際に発生するリセットノイズを電荷蓄積部７１に負帰還する。つまり、画素１０は、リセットノイズを負帰還させるフィードバック回路を含んでいる。
　容量素子８２および容量素子８３は、画素内フィードバックアンプにおいて電荷蓄積部７１の電位をリセットする際に、負帰還容量として機能し、電荷蓄積部７１の電位をリセットする際のリセットノイズを低減させる。容量素子８２の一端は、容量素子８３の一端、リセットトランジスタ２８の入力端子および帯域制御トランジスタ８１の出力端子と接続される。容量素子８２の他端は、例えば、基準電圧ＶＲが印加される。容量素子８３の一端は、容量素子８２の一端、リセットトランジスタ２８の入力端子および帯域制御トランジスタ８１の出力端子と接続される。容量素子８３の他端は、増幅トランジスタ２４の制御端子およびリセットトランジスタ２８の出力端子に接続される。容量素子８２および容量素子８３はそれぞれ、例えば、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）容量またはＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量である。
　光電変換部１３は、画素電極１１と、対向電極１２と、画素電極１１と対向電極１２との間に配置された光電変換層１５とを含む。画素電極１１と光電変換層１５と対向電極１２とは、例えば、半導体基板１１０にこの順で積層される。光電変換部１３は、さらに、電子ブロック層および正孔ブロック層等の他の要素を含んでいてもよい。
　対向電極１２および光電変換層１５は、例えば、複数の画素１０にまたがって形成される。画素電極１１は、画素１０毎に設けられている。画素電極１１は、他の画素１０の画素電極１１から電気的に分離されている。なお、対向電極１２および光電変換層１５の少なくとも一方は、１以上の画素１０毎に分離して設けられていてもよい。
　画素電極１１は、光電変換層１５に電気的に接続され、光電変換層１５で生成された信号電荷を捕集するための電極である。画素電極１１は、電荷蓄積部７１に接続されている。画素電極１１は、導電性材料を用いて形成されている。画素電極１１で捕集された信号電荷は電荷蓄積部７１に蓄積される。
　対向電極１２は、例えば、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５において光が入射される側に配置される。対向電極１２には、バイアス制御線４２を介して、図１に示される電圧供給回路１５０が接続されている。電圧供給回路１５０が画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔－電子対のうち正孔および電子のいずれか一方を、信号電荷として画素電極１１によって捕集することができる。例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に捕集することが可能である。なお、画素電極１１よりも対向電極１２の電位を低くすることにより、画素電極１１によって電子を選択的に捕集することも可能である。
　光電変換層１５は、光子を吸収し、信号電荷となる光電荷を発生させる層である。具体的には、光電変換層１５は、入射する光を受けて正孔－電子対を発生させる。つまり、信号電荷は、正孔および電子のいずれか一方である。例えば信号電荷として正孔を利用する場合、正孔が画素電極１１によって捕集される。信号電荷の逆極性の電荷である電子が対向電極１２によって捕集される。光電変換層１５は、光電変換材料で構成され、例えば、有機半導体材料から形成される。光電変換層１５は、無機半導体材料から形成されてもよい。
　なお、画素１０の回路構成は、図２および図３を用いて説明した例に限らず、例えば、特許文献１等に記載されている撮像装置の画素の各種回路構成が適用可能である。
　［撮像装置の動作］
　次に、本実施の形態に係る撮像装置１００の動作（駆動方法）について説明する。以下では、主に、画像データ（画像信号）の読み出しのシーケンスについて説明する。各画素１０の回路の駆動は、制御回路１４０の制御に基づいて行われる。
　（１）動作例１
　まず、撮像装置１００の動作例１について説明する。
　図４は、撮像装置１００の動作例１のタイミングチャートである。図４には、複数の画素１０のｎ行目からｎ＋３行目までのアドレス制御線ＳＥＬおよびリセット制御線ＲＳＴの電位の変化が示されている。アドレストランジスタ２６は、アドレス制御線ＳＥＬの電位がハイレベルであるとき導通状態となり、アドレス制御線ＳＥＬの電位がローレベルであるとき非導通状態となる。また、リセットトランジスタ２８は、リセット制御線ＲＳＴの電位がハイレベルであるとき導通状態となり、リセット制御線ＲＳＴの電位がローレベルであるとき非導通状態となる。
　以下の動作例１の説明では、ｍ列目の画素１０および対応する周辺回路の動作について説明するが、他の列の画素１０についても、同様の動作が行われる。以下で説明する各動作例において、複数の画素１０のｍ列目の列は、第１の列の一例である。また、複数の画素１０のｎ行目の行は、第１の行の一例である。また、複数の画素１０のｎ＋１行目の行は、第１の行と異なる第２の行の一例である。また、ｎ行目かつｍ列目に配置される画素１０は、第１画素の一例である。また、ｎ＋１行目かつｍ列目に配置される画素１０は、第２画素の一例である。
　なお、以下の説明では、説明を単純化するため、白黒の画像を得る場合について説明する。カラー画像を得る場合には、列方向および行方向において複数の画素１０の間に、画素１０とは異なる色に対応する画素が存在しうる。つまり、本実施の形態において、カラー画像を得る場合、複数の画素１０は、同じ色に対応し、異なる色に対応する画素を含まない。そのため、カラー画像を得る場合には、同じ色に対応する複数の画素１０に対して以下の動作が行われる。
　まず、時刻ｔ１よりも前に、複数の画素１０の露光が行われ、各画素１０の電荷蓄積部７１には、光電変換部１３が生成した信号電荷が蓄積される。複数の画素１０の露光は、例えば、グローバルシャッタ方式で行われる。例えば信号電荷として正孔を利用する場合、露光期間においては、例えば、電圧供給回路１５０は、画素電極１１よりも対向電極１２の電位を十分に高くするような第１電圧を対向電極１２に供給する。これにより、各画素１０において、光電変換層１５の光電変換により生成した信号電荷である正孔が画素電極１１に移動し、電荷蓄積部７１に蓄積される。その結果、露光期間において光電変換部１３への光の入射量に応じた信号電荷が電荷蓄積部７１に蓄積される。露光期間終了後、電圧供給回路１５０は、光電変換部１３において信号電荷の移動が実質的に生じないような第２電圧を対向電極１２に供給する。具体的には、電圧供給回路１５０は、画素電極１１と対向電極１２との電位差が第１電圧を供給した場合よりも小さくなる、例えば、当該電位差がゼロ近傍（例えば１Ｖ以下）になるような第２電圧を対向電極１２に供給する。これにより、光電変換部１３に光が入射した場合でも、生成した信号電荷が画素電極１１に捕集されず、電荷蓄積部７１では、露光期間に捕集された信号電荷量が保持される。露光後に、下記で説明するように、各画素１０から画素信号が順次出力される。
　なお、複数の画素１０の露光は、ローリングシャッタ方式で行われてもよい。ローリングシャッタ方式での露光の場合には、例えば、露光後も露光中と同じ第１電圧が対向電極１２に供給され、画素１０をリセットしてから最初の画素信号の出力までが露光期間となる。また、露光期間の調整のために、画素１０では、基準信号を出力する直前のリセットの後、再度リセットが行われてもよい。
　次に、時刻ｔ１において、アドレス制御線ＳＥＬｎの電位がハイレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が導通状態になる。つまり、ｎ行目の画素１０が選択された状態になる。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。
　また、時刻ｔ１において、アドレス制御線ＳＥＬｎ＋１の電位もハイレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６も導通状態になる。つまり、ｎ＋１行目の画素１０が選択された状態になる。これにより、ｎ＋１行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。これにより、垂直信号線Ｃｍでは、ｎ行目の画素１０が出力する画素信号とｎ＋１行目の画素１０が出力する画素信号とが混合される。
　次に、画素信号が出力されることによる垂直信号線Ｃｍの電位の振幅がほぼ収束する時刻ｔ２において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。信号処理回路１３０は、例えば、垂直信号線Ｃｍに出力された画素信号に対応する電圧レベルを一時的に保持する。信号処理回路１３０は、この電圧レベルを保持するための容量素子を含んでいてもよい。また、この際、信号処理回路１３０に読み出された画素信号をＳｎ＿ｎ＋１とする。
　次に、時刻ｔ３において、リセット制御線ＲＳＴｎの電位がハイレベルになり、ｎ行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎの電位もハイレベルになり、帯域制御トランジスタ８１も導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。その結果、ｎ行目の画素１０において、増幅トランジスタ２４と垂直信号線Ｃｍと電源線７０とその先の定電流源９０とでソース接地アンプを形成する。これにより、ｎ行目の画素１０がリセットされる。具体的には、ｎ行目の画素１０の電荷蓄積部７１の電位はＶｂｉａｓにリセットされる。
　また、時刻ｔ３において、アドレス制御線ＳＥＬｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が非導通状態になる。つまり、ｎ＋１行目の画素１０が非選択の状態になる。また、リセット制御線ＲＳＴｎ＋１の電位はローレベルのままである。そのため、ｎ＋１行目の画素１０はリセットされない。
　次に、時刻ｔ４において、リセット制御線ＲＳＴｎの電位がローレベルになり、ｎ行目の画素１０のリセットトランジスタ２８が非導通状態になる。この際、フィードバック制御線ＦＢｎの電位はハイレベルとローレベルとの間の中間電位となり、帯域制御トランジスタ８１が抵抗回路として機能し負帰還アンプが構成される。その後、時刻ｔ４と時刻ｔ５との間の所定の時刻で、フィードバック制御線ＦＢｎの電位はローレベルになり、帯域制御トランジスタ８１が非導通状態となり、電荷蓄積部７１の電位のリセットが完了する。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目の画素１０のリセット後の信号である基準信号、つまり、リセットされた電荷蓄積部７１の電位に対応する基準信号が垂直信号線Ｃｍに出力される。このように、ｎ行目の画素１０は、画素信号を出力した後、リセットが行われ、リセット後に基準信号を出力する。また、この際、ｎ＋１行目の画素１０の信号は垂直信号線Ｃｍに出力されない。つまり、ｎ行目の画素１０の基準信号のみが垂直信号線Ｃｍに出力される。
　以上のようなフィードバックアンプ構成を用いたリセット動作が行われることで、電荷蓄積部７１の電位をリセットする際のリセットトランジスタ２８に起因するリセットノイズを低減することができる。なお、時刻ｔ４において、フィードバック制御線ＦＢｎの電位がハイレベルとローレベルとの間の中間電位をとらずに、ローレベルとなることで、画素１０のリセットが完了してもよい。また、画素１０がフィードバック回路を含まない構成の場合には、時刻ｔ４においてリセットが完了する。
　次に、時刻ｔ５において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎとする。そして、信号処理回路１３０は、ｎ行目の画素１０の画像信号を生成する。ｎ行目の画素１０の画像信号は、画素信号Ｓｎ＿ｎ＋１と基準信号Ｒｎとの差分信号（Ｓｎ＿ｎ＋１－Ｒｎ）として得られる。信号処理回路１３０は、例えば、画素信号Ｓｎ＿ｎ＋１に対応する電圧と基準信号Ｒｎに対応する電圧との出力電圧差により差分信号を取得する。
　次に、時刻ｔ６において、アドレス制御線ＳＥＬｎの電位がローレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が非導通状態になる。つまり、ｎ行目の画素１０が非選択の状態になる。
　また、時刻ｔ６において、アドレス制御線ＳＥＬｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が導通状態になる。つまり、ｎ＋１行目の画素１０が選択された状態になる。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ＋１行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。ｎ＋１行目の画素１０の画素信号は、時刻ｔ１から時刻ｔ３でも出力されているが、非破壊で出力されており、ｎ＋１行目の画素１０がリセットされていない。そのため、ｎ＋１行目の画素１０は、再び画素信号を出力することが可能である。また、電圧供給回路１５０が、実質的に電荷蓄積部７１に信号電荷を蓄積させなくなる第２電圧を対向電極１２に印加しているため、時間が経過しても、ｎ＋１行目の画素１０の画素信号の出力値は変化しない。
　また、時刻ｔ６において、アドレス制御線ＳＥＬｎ＋２の電位もハイレベルになり、ｎ＋２行目の画素１０のアドレストランジスタ２６も導通状態になる。つまり、ｎ＋２行目の画素１０が選択された状態になる。これにより、ｎ＋２行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。これにより、垂直信号線Ｃｍでは、ｎ＋１行目の画素１０が出力する画素信号とｎ＋２行目の画素１０が出力する画素信号とが混合される。
　次に、画素信号が出力されることによる垂直信号線Ｃｍの電位の振幅がほぼ収束する時刻ｔ７において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。この際、信号処理回路１３０に読み出された画素信号をＳｎ＋１＿ｎ＋２とする。
　次に、時刻ｔ８において、リセット制御線ＲＳＴｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎ＋１の電位もハイレベルになり、帯域制御トランジスタ８１も導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、ｎ＋１行目の画素１０がリセットされる。具体的には、ｎ＋１行目の画素１０の電荷蓄積部７１の電位はＶｂｉａｓにリセットされる。
　また、時刻ｔ８において、アドレス制御線ＳＥＬｎ＋２の電位がローレベルになり、ｎ＋２行目の画素１０のアドレストランジスタ２６が非導通状態になる。つまり、ｎ＋２行目の画素１０が非選択の状態になる。また、リセット制御線ＲＳＴｎ＋２の電位はローレベルのままである。そのため、ｎ＋２行目の画素１０はリセットされない。
　次に、時刻ｔ９において、リセット制御線ＲＳＴｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のリセットトランジスタ２８が非導通状態になる。この際、フィードバック制御線ＦＢｎ＋１の電位はハイレベルとローレベルとの間の中間電位となり、帯域制御トランジスタ８１が抵抗回路として機能し負帰還アンプが構成される。その後、時刻ｔ９と時刻ｔ１０との間の所定の時刻で、フィードバック制御線ＦＢｎ＋１の電位はローレベルになり、帯域制御トランジスタ８１が非導通状態となり、電荷蓄積部７１の電位のリセットが完了する。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ＋１行目の画素１０のリセット後の信号である基準信号が垂直信号線Ｃｍに出力される。また、この際、ｎ＋２行目の画素１０の信号は垂直信号線Ｃｍに出力されない。つまり、ｎ＋１行目の画素１０の基準信号のみが垂直信号線Ｃｍに出力される。
　次に、時刻ｔ１０において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎ＋１とする。そして、信号処理回路１３０は、ｎ＋１行目の画素１０の画像信号を生成する。ｎ＋１行目の画素１０の画像信号は、画素信号Ｓｎ＋１＿ｎ＋２と基準信号Ｒｎ＋１との差分信号（Ｓｎ＋１＿ｎ＋２－Ｒｎ＋１）として得られる。
　次に、時刻ｔ１１において、アドレス制御線ＳＥＬｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が非導通状態になる。つまり、ｎ＋１行目の画素１０が非選択の状態になる。
　また、時刻ｔ１１において、アドレス制御線ＳＥＬｎ＋２の電位がハイレベルになり、ｎ＋２行目の画素１０のアドレストランジスタ２６が導通状態になる。つまり、ｎ＋２行目の画素１０が選択された状態になる。以降、複数の画素１０のｎ＋２行目以降の全ての行において、上記のｎ行目、ｎ＋１行目と同様の動作が、複数の画素１０の行毎に行われる。これにより、複数の画素１０の行数と同じ行数の画素の画像信号が信号処理回路１３０から出力される。
　このように、動作例１では、複数の画素１０は、画素信号と基準信号とを複数の画素１０の１行からなる読み出し行毎に順次に垂直信号線Ｃｍに出力する。また、読み出し行であるｎ行目の画素１０が画素信号を出力する第１期間（時刻ｔ１から時刻ｔ３）に、ｎ行目の次の読み出し行であるｎ＋１行目の画素１０も画素信号を出力する。また、ｎ行目の画素１０が基準信号を出力する第２期間（時刻ｔ４と時刻ｔ５との間の所定の時刻から時刻ｔ６）に、ｎ＋１行目の画素１０は基準信号を出力しない。また、ｎ＋１行目の画素１０は、第１期間の後、リセットが行われる前に、画素信号を再度出力する。信号処理回路１３０は、ｎ行目の画素１０およびｎ＋１行目の画素１０が第１期間に垂直信号線Ｃｍに出力した画素信号Ｓｎ＿ｎ＋１と、ｎ行目の画素１０が垂直信号線Ｃｍに出力した基準信号Ｒｎとに基づいて画像データを生成する。
　このような動作により、２行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されて混合される。２行分の画素１０の画素信号の値が同じ程度の場合、増幅トランジスタ２４の実効的なゲート幅が２倍になるため、増幅トランジスタ２４の相互コンダクタンスｇｍは√２倍になる。一般的に、増幅トランジスタ２４に起因するランダムノイズは１／ｇｍに比例する。そのため、２行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されることで低ノイズ化を実現することが可能となる。また、一般的に、セトリング時間も１／ｇｍに比例する。そのため、２行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されることで高速な駆動を実現することが可能となる。例えば、時刻ｔ１から時刻ｔ２までの時間をより短く設定することが可能になる。
　また、２行からなる読み出し行毎に画像信号を読み出している特許文献２と異なり、動作例１では、１行からなる読み出し行毎に画像信号の読み出しが行われるため、２行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されても、解像度が粗くなることもなく、高精細な画像を得ることができる。よって、撮像装置１００では、効果的に低ノイズ化が実現できる。
　なお、本明細書において、「読み出し行」とは、画素１０が信号を出力する行とは異なる概念の行であり、信号処理回路１３０によって画像信号として信号が読み出される対象となる複数の画素１０の行である。つまり、読み出し行は、信号処理回路１３０が出力する画像信号（画像データ）の画素の行に一対一に対応する複数の画素１０の行である。本実施の形態においては、読み出し行とは異なる行の画素１０も、読み出し行の画素１０と同時に画素信号を出力することで上記の効果が得られる。また、カラー画像を得る場合の「次の読み出し行」とは、同じ色の画素１０における次の読み出し行である。
　（２）動作例２
　次に、撮像装置１００の動作例２について説明する。以下の動作例２の説明では、動作例１との相違点を中心に説明し、共通点の説明を省略または簡略化する。動作例２は、信号処理回路１３０がメモリ１７０に記憶させた基準信号を用いて画像信号を生成する動作の例である。
　図５は、撮像装置１００の動作例２のタイミングチャートである。図５には、図４と同じ項目が示されている。以下の動作例２の説明では、ｍ列目の画素１０および対応する周辺回路の動作について説明するが、他の列の画素１０についても、同様の動作が行われる。
　まず、時刻ｔ１において、アドレス制御線ＳＥＬｎの電位がハイレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が導通状態になる。また、リセット制御線ＲＳＴｎの電位がハイレベルになり、ｎ行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎの電位もハイレベルになり、帯域制御トランジスタ８１も導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、ｎ行目の画素１０がリセットされる。
　次に、時刻ｔ２において、リセット制御線ＲＳＴｎの電位がローレベルになり、ｎ行目の画素１０のリセットトランジスタ２８が非導通状態になる。この際、フィードバック制御線ＦＢｎの電位はハイレベルとローレベルとの間の中間電位となる。その後、時刻ｔ２と時刻ｔ３との間の所定の時刻で、フィードバック制御線ＦＢｎの電位はローレベルになり、帯域制御トランジスタ８１が非導通状態となり、電荷蓄積部７１の電位のリセットが完了する。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目の画素１０のリセット後の基準信号が垂直信号線Ｃｍに出力される。また、この際、ｎ＋１行目の画素１０の信号は垂直信号線Ｃｍに出力されない。つまり、ｎ行目の画素１０の基準信号のみが垂直信号線Ｃｍに出力される。
　次に、時刻ｔ３において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎとする。信号処理回路１３０は、読み出した基準信号Ｒｎをメモリ１７０に記憶させる。信号処理回路１３０は、例えば、ＡＤ変換後の基準信号Ｒｎのデジタル値をメモリ１７０に記憶させる。
　次に、時刻ｔ４において、アドレス制御線ＳＥＬｎの電位がローレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が非導通状態になる。
　また、時刻ｔ４において、アドレス制御線ＳＥＬｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が導通状態になる。また、リセット制御線ＲＳＴｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎ＋１の電位もハイレベルになり、帯域制御トランジスタ８１が導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、ｎ＋１行目の画素１０がリセットされる。
　次に、時刻ｔ５において、リセット制御線ＲＳＴｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のリセットトランジスタ２８が非導通状態になる。この際、フィードバック制御線ＦＢｎ＋１の電位はハイレベルとローレベルとの間の中間電位となる。その後、時刻ｔ５と時刻ｔ６との間の所定の時刻で、フィードバック制御線ＦＢｎ＋１の電位はローレベルになり、帯域制御トランジスタ８１が非導通状態となり、電荷蓄積部７１の電位のリセットが完了する。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ＋１行目の画素１０のリセット後の基準信号が垂直信号線Ｃｍに出力される。また、この際、ｎ＋２行目の画素１０の信号は垂直信号線Ｃｍに出力されない。つまり、ｎ＋１行目の画素１０の基準信号のみが垂直信号線Ｃｍに出力される。
　次に、時刻ｔ６において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎ＋１とする。信号処理回路１３０は、読み出した基準信号Ｒｎ＋１をメモリ１７０に記憶させる。信号処理回路１３０は、例えば、ＡＤ変換後の基準信号Ｒｎ＋１のデジタル値をメモリ１７０に記憶させる。
　次に、時刻ｔ７において、アドレス制御線ＳＥＬｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が非導通状態になる。時刻ｔ７以降、複数の画素１０のｎ＋２行目以降の全ての行において、ｎ行目およびｎ＋１行目と同様の画素１０のリセットおよび基準信号の読み出し等の動作が、複数の画素１０の行毎に行われる。
　全ての画素１０に対してリセットが行われた後、時刻ｔ８までの期間のうちの所定の期間で複数の画素１０の露光が行われる。露光の動作は、動作例１で説明した通りである。
　次に、時刻ｔ８において、アドレス制御線ＳＥＬｎの電位がハイレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が導通状態になる。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。
　次に、時刻ｔ９において、アドレス制御線ＳＥＬｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が導通状態になる。これにより、ｎ＋１行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。その結果、垂直信号線Ｃｍでは、ｎ行目の画素１０が出力する画素信号とｎ＋１行目の画素１０が出力する画素信号とが混合される。
　次に、時刻ｔ１０において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。この際、信号処理回路１３０に読み出された画素信号をＳｎ＿ｎ＋１とする。そして、信号処理回路１３０は、ｎ行目の画素１０の画像信号を生成する。ｎ行目の画素１０の画像信号は、画素信号Ｓｎ＿ｎ＋１と基準信号Ｒｎおよび基準信号Ｒｎ＋１の平均値との差分信号として得られる。信号処理回路１３０は、例えば、読み出した画素信号Ｓｎ＿ｎ＋１のＡＤ変換後に、メモリ１７０に記憶されている基準信号Ｒｎおよび基準信号Ｒｎ＋１を参照し、画素信号Ｓｎ＿ｎ＋１から基準信号Ｒｎおよび基準信号Ｒｎ＋１の平均値を差し引く演算処理を行うことで、ｎ行目の画素１０の画像信号を取得する。
　次に、時刻ｔ１１において、アドレス制御線ＳＥＬｎの電位がローレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が非導通状態になる。この際、アドレス制御線ＳＥＬｎ＋１の電位はハイレベルのままであり、ｎ＋１行目の画素１０のアドレストランジスタ２６は、引き続き導通状態である。そのため、時刻ｔ１１においても、ｎ＋１行目の画素１０の画素信号が垂直信号線Ｃｍに出力されている。
　また、時刻ｔ１１において、アドレス制御線ＳＥＬｎ＋２の電位がハイレベルになり、ｎ＋２行目の画素１０のアドレストランジスタ２６が導通状態になる。これにより、ｎ＋２行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。その結果、垂直信号線Ｃｍでは、ｎ＋１行目の画素１０が出力する画素信号とｎ＋２行目の画素１０が出力する画素信号とが混合される。
　次に、時刻ｔ１２において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。この際、信号処理回路１３０に読み出された画素信号をＳｎ＋１＿ｎ＋２とする。そして、信号処理回路１３０は、ｎ＋１行目の画素１０の画像信号を生成する。ｎ＋１行目の画素１０の画像信号は、画素信号Ｓｎ＋１＿ｎ＋２と基準信号Ｒｎ＋１および基準信号Ｒｎ＋２の平均値との差分信号として得られる。信号処理回路１３０は、例えば、読み出した画素信号Ｓｎ＋１＿ｎ＋２のＡＤ変換後に、メモリ１７０に記憶されている基準信号Ｒｎ＋１およびｎ＋２行目の画素１０の基準信号Ｒｎ＋２を参照し、画素信号Ｓｎ＋１＿ｎ＋２から基準信号Ｒｎ＋１および基準信号Ｒｎ＋２の平均値を差し引く演算処理を行うことで、ｎ＋１行目の画素１０の画像信号を取得する。
　次に、時刻ｔ１３において、アドレス制御線ＳＥＬｎ＋１の電位がローレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が非導通状態になる。また、時刻ｔ１３において、アドレス制御線ＳＥＬｎ＋３の電位がハイレベルになり、ｎ＋３行目の画素１０のアドレストランジスタ２６が導通状態になる。時刻ｔ１３以降、複数の画素１０のｎ＋２行目以降の全ての行において、上記のｎ行目、ｎ＋１行目と同様の画素信号の読み出しおよび画像信号の生成等の動作が、複数の画素１０の行毎に順次行われる。
　このように、動作例２では、信号処理回路１３０は、ｎ行目の画素１０が垂直信号線Ｃｍに出力した基準信号Ｒｎと、ｎ＋１行目の画素１０が垂直信号線Ｃｍに出力した基準信号Ｒｎ＋１と、ｎ行目の画素１０およびｎ＋１行目の画素１０が第１期間に垂直信号線Ｃｍに出力した画素信号Ｓｎ＿ｎ＋１とに基づいて画像データを生成する。
　このような動作により、動作例１と同様に、２行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されることで、低ノイズ化および高速な駆動を実現することが可能になる。また、信号処理回路１３０が、２行分の画素１０の基準信号と、２行分の画素１０の画素信号が混合した画素信号とを用いて画像データを生成する。そのため、画像データの生成に用いられる基準信号および画素信号のいずれにも２行分の画素１０のリセットノイズが重畳されていることになる。よって、２行分の画素１０の画素信号が混合した画素信号から２行分の画素１０の基準信号を差し引くことで、リセットノイズの影響を除去でき、更なる低ノイズ化を実現することができる。
　また、例えば、画素信号を出力した後、リセットが行われて、基準信号が出力されると、画素信号には、画素信号の出力前のリセットのリセットノイズが重畳し、基準信号には、画素信号の出力後のリセットのリセットノイズが重畳する。つまり、基準信号と画素信号とには、別のリセット動作によるリセットノイズが重畳する。これに対して、動作例２では、ｎ行目の画素１０は、リセット後の基準信号を出力した後、露光期間において信号電荷を蓄積してから、画素信号を出力する。これにより、基準信号と画素信号とには、同じリセット動作によるリセットノイズが重畳する。そのため、画素信号から基準信号を差し引くことでリセットノイズの影響を正確に除去でき、更なる低ノイズ化を実現することができる。
　このように、撮像装置１００が動作例２の動作を行う場合には、リセットノイズの影響を低減できるため、撮像装置１００は、リセットノイズを負帰還させるフィードバック回路を含んでいなくてもよい。これにより、画素回路の簡素化が可能である。
　なお、動作例２では、信号処理回路１３０は、メモリ１７０に記憶されている２行分の画素１０の基準信号を用いて画像データを生成したが、１行分の画素１０（つまり読み出し行の画素１０）の基準信号を用いて画像データを生成してもよい。
　また、信号処理回路１３０は、画像データを生成せずに、ＡＤ変換後の画素信号および基準信号を外部に出力し、外部の処理回路が、外部メモリに出力された基準信号を記憶させ、上記の画像データの生成を行ってもよい。
　（３）動作例３
　次に、撮像装置１００の動作例３について説明する。以下の動作例３の説明では、動作例１との相違点を中心に説明し、共通点の説明を省略または簡略化する。動作例３は、３行分の画素１０の画素信号が垂直信号線Ｃに同時に出力される場合の動作の例である。
　図６は、撮像装置１００の動作例３のタイミングチャートである。図６には、図４と同じ項目が示されている。以下の動作例３の説明では、ｍ列目の画素１０および対応する周辺回路の動作について説明するが、他の列の画素１０についても、同様の動作が行われる。動作例３において、複数の画素１０のｎ＋２行目の行は、第１の行および第２の行と異なる第３の行の一例である。
　まず、動作例１と同様に、時刻ｔ１よりも前に、複数の画素１０の露光が行われ、各画素１０の電荷蓄積部７１には、光電変換部１３が生成した信号電荷が蓄積される。
　次に、時刻ｔ１において、アドレス制御線ＳＥＬｎの電位がハイレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が導通状態になる。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。
　また、時刻ｔ１において、アドレス制御線ＳＥＬｎ＋１、ＳＥＬｎ＋２の電位もハイレベルになり、ｎ＋１行目およびｎ＋２行目の画素１０のアドレストランジスタ２６も導通状態になる。これにより、ｎ＋１行目およびｎ＋２行目の画素１０のそれぞれの電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。これにより、垂直信号線Ｃｍでは、ｎ行目の画素１０が出力する画素信号とｎ＋１行目の画素１０が出力する画素信号とｎ＋２行目の画素１０が出力する画素信号とが混合される。
　次に、時刻ｔ２において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。この際、信号処理回路１３０に読み出された画素信号をＳｎ＿ｎ＋１＿ｎ＋２とする。
　次に、時刻ｔ３において、リセット制御線ＲＳＴｎの電位がハイレベルになり、ｎ行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎの電位もハイレベルになり、帯域制御トランジスタ８１が導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、ｎ行目の画素１０がリセットされ、ｎ行目の画素１０の電荷蓄積部７１の電位はＶｂｉａｓにリセットされる。
　また、時刻ｔ３において、アドレス制御線ＳＥＬｎ＋１、ＳＥＬｎ＋２の電位がローレベルになり、ｎ＋１行目およびｎ＋２行目の画素１０のアドレストランジスタ２６が非導通状態になる。
　時刻ｔ３から時刻ｔ５にかけては、動作例１と同様の方法で、ｎ行目の画素１０のリセットが行われる。これにより、ｎ行目の画素１０のリセット後の基準信号が垂直信号線Ｃｍに出力される。
　次に、時刻ｔ５において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎとする。そして、信号処理回路１３０は、ｎ行目の画素１０の画像信号を生成する。ｎ行目の画素１０の画像信号は、画素信号Ｓｎ＿ｎ＋１＿ｎ＋２と基準信号Ｒｎとの差分信号（Ｓｎ＿ｎ＋１＿ｎ＋２－Ｒｎ）として得られる。
　次に、時刻ｔ６において、アドレス制御線ＳＥＬｎの電位がローレベルになり、ｎ行目の画素１０のアドレストランジスタ２６が非導通状態になる。また、時刻ｔ６において、アドレス制御線ＳＥＬｎ＋１の電位がハイレベルになり、ｎ＋１行目の画素１０のアドレストランジスタ２６が導通状態になる。さらに、時刻ｔ６において、アドレス制御線ＳＥＬｎ＋２、ＳＥＬｎ＋３の電位もハイレベルになり、ｎ＋２行目およびｎ＋３行目の画素１０のアドレストランジスタ２６も導通状態になる。以降、複数の画素１０のｎ＋１行目以降の全ての行において、上記のｎ行目と同様の動作が、複数の画素１０の行毎に行われる。
　このように、動作例３では、読み出し行であるｎ行目の画素１０が画素信号を出力する第１期間（時刻ｔ１から時刻ｔ３）に、ｎ行目の次の読み出し行であるｎ＋１行目の画素１０、および、ｎ＋１行目の次の読み出し行であるｎ＋２行目の画素１０も画素信号を出力する。また、ｎ行目の画素１０が基準信号を出力する第２期間（時刻ｔ４と時刻ｔ５との間の所定の時刻から時刻ｔ６）に、ｎ＋１行目およびｎ＋２行目の画素１０は基準信号を出力しない。また、ｎ＋１行目およびｎ＋２行目それぞれの画素１０は、第１期間の後、リセットが行われる前に、画素信号を再度出力する。
　このような動作により、３行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されて混合される。３行分の画素１０の画素信号の値が同じ程度の場合、増幅トランジスタ２４の実効的なゲート幅が３倍になるため、増幅トランジスタ２４の相互コンダクタンスｇｍは√３倍になる。そのため、３行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されることで更なる低ノイズ化および高速な駆動を実現することが可能となる。
　なお、動作例３においても、動作例２と同様に、各行の画素１０は、基準信号を出力した後、露光期間において信号電荷を蓄積してから、画素信号を出力してもよい。
　（４）動作例４
　次に、撮像装置１００の動作例４について説明する。以下の動作例４の説明では、動作例１との相違点を中心に説明し、共通点の説明を省略または簡略化する。動作例４は、２行からなる読み出し行毎に、画素１０の画素信号および基準信号が読み出される場合の動作の例である。
　図７は、撮像装置１００の動作例４のタイミングチャートである。図７には、図４と同じ項目が示されている。以下の動作例４の説明では、ｍ列目の画素１０および対応する周辺回路の動作について説明するが、他の列の画素１０についても、同様の動作が行われる。
　まず、動作例１と同様に、時刻ｔ１よりも前に、複数の画素１０の露光が行われ、各画素１０の電荷蓄積部７１には、光電変換部１３が生成した信号電荷が蓄積される。
　次に、時刻ｔ１において、アドレス制御線ＳＥＬｎ、ＳＥＬｎ＋１の電位がハイレベルになり、ｎ行目およびｎ＋１行目の画素１０のアドレストランジスタ２６が導通状態になる。また、この際、スイッチＳ１がオフとなり、スイッチＳ１ｂがオンとなり、スイッチＲ１がオフとなり、スイッチＲ１ｂがオンとなる。これにより、ｎ行目およびｎ＋１行目の画素１０の電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。
　また、時刻ｔ１において、アドレス制御線ＳＥＬｎ＋２、ＳＥＬｎ＋３の電位もハイレベルになり、ｎ＋２行目およびｎ＋３行目の画素１０のアドレストランジスタ２６も導通状態になる。これにより、ｎ＋２行目およびｎ＋３行目の画素１０のそれぞれの電荷蓄積部７１に蓄積された信号電荷の量に対応する画素信号が垂直信号線Ｃｍに出力される。これにより、垂直信号線Ｃｍでは、ｎ行目の画素１０が出力する画素信号とｎ＋１行目の画素１０が出力する画素信号とｎ＋２行目の画素１０が出力する画素信号とｎ＋３行目の画素１０が出力する画素信号とが混合される。
　次に、時刻ｔ２において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている画素信号を読み出す。この際、信号処理回路１３０に読み出された画素信号をＳｎ＿ｎ＋１＿ｎ＋２＿ｎ＋３とする。
　次に、時刻ｔ３において、リセット制御線ＲＳＴｎ、ＲＳＴｎ＋１の電位がハイレベルになり、ｎ行目およびｎ＋１行目の画素１０のリセットトランジスタ２８が導通状態になる。この際、フィードバック制御線ＦＢｎ、ＦＢｎ＋１の電位もハイレベルになり、帯域制御トランジスタ８１が導通状態となる。さらに、スイッチＳ１がオンとなり、スイッチＳ１ｂがオフとなり、スイッチＲ１がオンとなり、スイッチＲ１ｂがオフとなる。これにより、ｎ行目およびｎ＋１行目の画素１０がリセットされる。具体的には、ｎ行目およびｎ＋１行目の画素１０の電荷蓄積部７１の電位はＶｂｉａｓにリセットされる。
　また、時刻ｔ３において、アドレス制御線ＳＥＬｎ＋２、ＳＥＬｎ＋３の電位がローレベルになり、ｎ＋２行目およびｎ＋３行目の画素１０のアドレストランジスタ２６が非導通状態になる。
　時刻ｔ３から時刻ｔ５にかけては、動作例１と同様の方法で、ｎ行目およびｎ＋１行目の画素１０のリセットが行われる。これにより、ｎ行目およびｎ＋１行目の画素１０のリセット後の基準信号が垂直信号線Ｃｍに出力される。
　次に、時刻ｔ５において、信号処理回路１３０は、垂直信号線Ｃｍに出力されている基準信号を読み出す。この際、信号処理回路１３０に読み出された基準信号をＲｎ＿ｎ＋１とする。そして、信号処理回路１３０は、２行からなる読み出し行であるｎ行目およびｎ＋１行目の画素１０の画像信号を生成する。ｎ行目およびｎ＋１行目の画素１０の画像信号は、画素信号Ｓｎ＿ｎ＋１＿ｎ＋２＿ｎ＋３と基準信号Ｒｎ＿ｎ＋１との差分信号（Ｓｎ＿ｎ＋１＿ｎ＋２＿ｎ＋３－Ｒｎ＿ｎ＋１）として得られる。
　次に、時刻ｔ６において、アドレス制御線ＳＥＬｎ、ＳＥＬｎ＋１の電位がローレベルになり、ｎ行目およびｎ＋１行目の画素１０のアドレストランジスタ２６が非導通状態になる。また、時刻ｔ６において、アドレス制御線ＳＥＬｎ＋２、ＳＥＬｎ＋３の電位がハイレベルになり、ｎ＋２行目およびｎ＋３行目の画素１０のアドレストランジスタ２６が導通状態になる。以降、複数の画素１０のｎ＋２行目以降の全ての行において、上記のｎ行目およびｎ＋１行目と同様の動作が、複数の画素１０の２行毎に行われる。これにより、複数の画素１０の行数の２分の１の行数の画素の画像信号が信号処理回路１３０から出力される。
　このように、動作例４では、４行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されて混合される。４行分の画素１０の画素信号の値が同じ程度の場合、増幅トランジスタ２４の実効的なゲート幅が４倍になるため、増幅トランジスタ２４の相互コンダクタンスｇｍは２倍になる。そのため、解像度が動作例１の場合の半分となるものの、４行分の画素１０の画素信号が同時に垂直信号線Ｃｍに出力されることで更なる低ノイズ化および高速な駆動を実現することが可能となる。
　なお、動作例４においても、動作例２と同様に、各行の画素１０は、基準信号を出力した後、露光期間において信号電荷を蓄積してから、画素信号を出力してもよい。
　（実施の形態２）
　次に、実施の形態２に係る撮像装置について説明する。以下の実施の形態２の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図８は、本実施の形態に係る撮像装置１０１の回路構成を示す図である。なお、図８は、画素１０に接続される制御線および信号線等を中心に撮像装置１０１の回路構成を示している。
　図８に示されるように、撮像装置１０１は、実施の形態１に係る撮像装置１００と比較して、互いに隣接する２つの垂直信号線Ｃに接続されるスイッチ２９をさらに備える点で相違する。
　スイッチ２９は、ｍ列目の画素１０に対応して設けられた垂直信号線Ｃｍと、ｍ列目に隣接するｍ＋１列目の画素１０に対応して設けられた垂直信号線Ｃｍ＋１との間に設けられている。つまり、垂直信号線Ｃｍは複数の画素１０のうち行方向に隣接する２つの画素１０の一方に接続され、垂直信号線Ｃｍ＋１は当該２つの画素１０の他方に接続されている。スイッチ２９の一端は垂直信号線Ｃｍに接続され、スイッチ２９の他端は垂直信号線Ｃｍ＋１に接続される。スイッチ２９は、垂直信号線Ｃｍと垂直信号線Ｃｍ＋１とを接続するか否かを制御する。図示されていないが、スイッチ２９は、互いに隣接する２つの垂直信号線Ｃ毎に１つ設けられ、全ての垂直信号線Ｃが行方向に隣接する垂直信号線Ｃの一方とスイッチ２９を介して接続されている。スイッチ２９は、例えば、電界効果トランジスタである。撮像装置１０１が画素１０とは異なる色に対応する画素をさらに備える場合、垂直信号線Ｃｍは同じ色の画素である複数の画素１０のうち行方向に隣接する２つの画素１０の一方に接続され、垂直信号線Ｃｍ＋１は当該２つの画素１０の他方に接続されていてもよい。
　スイッチ２９の制御端子は、スイッチ制御線ＣＯＬに接続されている。スイッチ制御線ＣＯＬの電位を制御することによって、スイッチ２９の導通状態を制御する。その結果、垂直信号線Ｃｍと垂直信号線Ｃｍ＋１とを導通させるか否かを制御できる。スイッチ制御線ＣＯＬは、例えば、制御回路１４０に接続され、制御回路１４０によってスイッチ２９の動作が制御される。なお、撮像装置１０１では、複数のスイッチ２９等によって、３本以上の垂直信号線Ｃを導通させるか否かを制御できるように構成されていてもよい。
　次に、撮像装置１０１の動作について説明する。
　図９は、撮像装置１０１の動作例のタイミングチャートである。図９には、図４と同じ項目に加えて、スイッチ制御線ＣＯＬの電位の変化が示されている。スイッチ２９は、スイッチ制御線ＣＯＬの電位がハイレベルであるとき導通状態となり、スイッチ制御線ＣＯＬの電位がローレベルであるとき非導通状態となる。
　以下の動作例の説明では、ｍ列目およびｍ＋１列目の画素１０および対応する周辺回路の動作について説明するが、他の列の画素１０についても、同様の動作が行われる。本動作例において、複数の画素１０のｍ＋１列目の列は、第１の列と異なる第２の列の一例である。
　撮像装置１０１の動作例では、スイッチ２９の動作以外は、撮像装置１００の動作例１と同じ動作が行われる。以下では、スイッチ２９の動作を中心に説明する。
　時刻ｔ１において、スイッチ制御線ＣＯＬの電位がハイレベルになり、スイッチ２９が導通状態になる。つまり、垂直信号線Ｃｍと垂直信号線Ｃｍ＋１とが導通する。時刻ｔ１において、ｎ行目かつｍ列目の画素１０の画素信号とｎ＋１行目かつｍ列目の画素１０の画素信号とが垂直信号線Ｃｍに出力され、ｎ行目かつｍ＋１列目の画素１０の画素信号とｎ＋１行目かつｍ＋１列目の画素１０の画素信号が垂直信号線Ｃｍ＋１に出力される。スイッチ２９が導通状態であるため、これらの画素信号が全て混合される。
　時刻ｔ２において、信号処理回路１３０は、垂直信号線Ｃｍ、Ｃｍ＋１に出力されている画素信号を読み出す。この際、垂直信号線Ｃｍ、Ｃｍ＋１のいずれから読み出された画素信号も同じである。そのため、信号処理回路１３０は、垂直信号線Ｃｍ、Ｃｍ＋１から読み出した画素信号のうち、一方の画素信号のみを画像データの生成に用いてもよく、両方の画素信号を画像データの生成に用いてもよい。また、信号処理回路１３０は、一方の画素信号のみを画像データの生成に用いる場合、他方の画素信号の読み出しを行わなくてもよい。
　次に、時刻ｔ３において、スイッチ制御線ＣＯＬの電位がローレベルになり、スイッチ２９が非導通状態になる。時刻ｔ３から時刻ｔ６までは、スイッチ２９が非導通状態のまま、撮像装置１００の動作例１の時刻ｔ３から時刻ｔ６までと同じ動作が行われる。なお、時刻ｔ３から時刻ｔ４または時刻ｔ３から時刻ｔ６において、スイッチ制御線ＣＯＬの電位がハイレベルのままであってもよい。この場合には、画素１０のリセット、または、画素１０のリセットおよび画素１０の基準信号の出力が、垂直信号線Ｃｍと垂直信号線Ｃｍ＋１とが導通したまま行われる。
　さらに、時刻ｔ６以降、複数の画素１０のｎ＋１行目以降の全ての行において、上記のｎ行目と同様の動作が、複数の画素１０の行毎に行われる。そのため、各行の画素１０の画素信号が出力されている期間に、スイッチ制御線ＣＯＬの電位がハイレベルになり、画素１０の垂直信号線Ｃｍと垂直信号線Ｃｍ＋１とが導通する。
　このように、本動作例では、第１期間（時刻ｔ１から時刻ｔ３）に、スイッチ２９が導通する。これにより、２行２列分の画素１０のそれぞれの画素信号が同時に垂直信号線Ｃｍまたは垂直信号線Ｃｍ＋１に出力されて、２行２列分の画素１０の画素信号が混合される。２行２列分の画素１０の画素信号の値が同じ程度の場合、増幅トランジスタ２４の相互コンダクタンスｇｍは増大されかつ列方向に信号が平均化される。そのため、水平方向解像度が撮像装置１００の動作例１の場合の半分となるものの、２行２列分の画素１０の画素信号が同時に垂直信号線Ｃｍ、Ｃｍ＋１に出力されることで更なる低ノイズ化および高速な駆動を実現することが可能となる。
　なお、上記動作例では、第１期間（時刻ｔ１から時刻ｔ３）に、ｎ行目およびｎ＋１行目の画素１０の画素信号が垂直信号線Ｃｍ、Ｃｍ＋１に出力されていたが、これに限らない。第１期間に、アドレス制御線ＳＥＬｎ＋１がハイレベルにならず、ｎ行目の画素１０のみの画素信号が垂直信号線Ｃｍ、Ｃｍ＋１に出力されてもよい。つまり、各行の読み出しにおいて、１行２列分の画素１０の画素信号が同時に垂直信号線Ｃｍ、Ｃｍ＋１に出力されて混合されてもよい。これによっても、増幅トランジスタ２４の実効的なゲート幅が２倍になるため、低ノイズ化および高速な駆動を実現することが可能である。
　また、撮像装置１０１は、各行の画素１０が画素信号を出力する期間にスイッチ制御線ＣＯＬの電位がハイレベルになる動作を行えば、他の動作については、撮像装置１００の動作例２から動作例４のいずれかの動作と同じ動作を行ってもよい。
　（その他の実施の形態）
　以上、本開示に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。
　例えば、上記実施の形態では、撮像装置は、半導体基板に画素電極、光電変換層および対向電極が積層された光電変換部を備えた積層型の撮像装置であったが、これに限らない。撮像装置の光電変換部の種類は、特に制限されず、光電変換部は、例えば、半導体基板に埋め込まれて形成されるＰＤ（Ｐｈｏｔｏ　Ｄｉｏｄｅ）またはＳＰＡＤ（Ｓｉｎｇｌｅ　Ｐｈｏｔｏｎ　Ａｖａｌａｎｃｈｅ　Ｄｉｏｄｅ）などであってもよい。
　また、例えば、上記実施の形態では、撮像装置の信号処理回路は、画像データを生成したが、これに限らない。画像データの生成は、別の装置によって行われてもよい。また、基準信号が記憶されるメモリも別の装置に備えられていてもよい。
　また、例えば、上記実施の形態では、各画素は画素内に信号を電荷蓄積部に負帰還させるフィードバック回路を含んでいたがこれに限らない。例えば、撮像装置は、画素外にフィードバック回路を有していてもよい。また、リセットノイズの影響が小さい場合には、撮像装置は、フィードバック回路を含まなくてもよい。
　また、撮像装置は、上記実施の形態で説明した各構成要素を全て備えていなくてもよく、目的の動作をさせるための構成要素のみで構成されていてもよい。
　また、上記実施の形態において、特定の処理部が実行する処理を別の処理部が実行してもよい。また、複数の処理の順序が変更されてもよいし、複数の処理が並行して実行されてもよい。
　また、上記実施の形態において、各構成要素は、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
　また、各構成要素は、ハードウェアによって実現されてもよい。各構成要素は、回路（または集積回路）でもよい。これらの回路は、全体として１つの回路を構成してもよいし、それぞれ別々の回路でもよい。また、これらの回路は、それぞれ、汎用的な回路でもよいし、専用の回路でもよい。
　また、本開示の全般的または具体的な態様は、システム、装置、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよい。また、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
　例えば、本開示は、上記実施の形態の撮像装置として実現されてもよいし、撮像装置を制御する制御装置として実現されてもよいし、制御回路等の処理部が行う撮像装置の駆動方法をコンピュータに実行させるためのプログラムとして実現されてもよいし、このようなプログラムが記録されたコンピュータ読み取り可能な非一時的な記録媒体として実現されてもよい。
　その他、本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および実施例に施したもの、ならびに、実施の形態および実施例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
　本開示に係る撮像装置および撮像方法は、デジタルスチルカメラ、放送用カメラ、業務用カメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
１０　画素
１１　画素電極
１２　対向電極
１３　光電変換部
１５　光電変換層
２４　増幅トランジスタ
２６　アドレストランジスタ
２８　リセットトランジスタ
２９、Ｒ１、Ｒ１ｂ、Ｓ１、Ｓ１ｂ　スイッチ
３０、９０　定電流源
４２　バイアス制御線
７０　電源線
７１　電荷蓄積部
８１　帯域制御トランジスタ
８２、８３　容量素子
１００、１０１　撮像装置
１１０　半導体基板
１２０　行走査回路
１３０　信号処理回路
１４０　制御回路
１５０　電圧供給回路
１７０　メモリ
Ｃ、Ｃｍ、Ｃｍ＋１　垂直信号線
ＣＯＬ　スイッチ制御線
ＦＢ、ＦＢｎ、ＦＢｎ＋１、ＦＢｎ＋２、ＦＢｎ＋３　フィードバック制御線
Ｌ　行制御線
ＲＳＴ、ＲＳＴｎ、ＲＳＴｎ＋１、ＲＳＴｎ＋２、ＲＳＴｎ＋３　リセット制御線
ＳＥＬ、ＳＥＬｎ、ＳＥＬｎ＋１、ＳＥＬｎ＋２、ＳＥＬｎ＋３　アドレス制御線

Claims (10)

  1. 　行列状に配列する複数の画素と、
    　前記複数の画素の列毎に設けられた信号線と、
    　制御回路と
    　を備え、
    　前記複数の画素のそれぞれは、光を信号電荷に変換する光電変換部を含み、
    　前記制御回路は、
    　　前記複数の画素に対し、前記画素に蓄積された前記信号電荷の量に対応する画素信号と、当該画素のリセット後の基準信号とを、前記信号線に出力させ、
    　　第１の行に配置された第１画素に前記画素信号を出力させる第１期間に、前記第１画素が配置された第１の列に配置され、かつ、前記第１の行と異なる第２の行に配置される第２画素にも前記画素信号を出力させ、
    　　前記第２画素に対して、前記第１期間の後、リセットを行う前に、前記画素信号を再度出力させる、
    　撮像装置。
  2. 　前記制御回路は、前記第１画素に対し、前記画素信号を出力させた後にリセットを行い、当該リセット後に前記基準信号を出力させる、
    　請求項１に記載の撮像装置。
  3. 　信号処理回路をさらに備え、
    　前記信号処理回路は、前記第１画素および前記第２画素が前記第１期間に出力した前記画素信号と、前記第１画素が出力した前記基準信号とに基づいて画像データを生成する、
    　請求項１または２に記載の撮像装置。
  4. 　前記制御回路は、前記第１画素に対し、前記基準信号を出力させた後、前記信号電荷を蓄積させてから前記画素信号を出力させる、
    　請求項１に記載の撮像装置。
  5. 　信号処理回路をさらに備え、
    　前記信号処理回路は、前記第１画素が出力した前記基準信号と、前記第２画素が出力した前記基準信号と、前記第１画素および前記第２画素が前記第１期間に出力した前記画素信号とに基づいて画像データを生成する、
    　請求項１または４に記載の撮像装置。
  6. 　前記基準信号に対応する信号を記憶するメモリをさらに備える、
    　請求項５に記載の撮像装置。
  7. 　前記制御回路は、
    　前記第１期間に、前記第１の列に配置され、かつ、前記第１の行および前記第２の行と異なる第３の行に配置される第３画素にも前記画素信号を出力させ、
    　前記第３画素に対して、前記第１期間の後、リセットを行う前に、前記画素信号を再度出力させる、
    　請求項１、２および４のいずれか１項に記載の撮像装置。
  8. 　前記第１の列に設けられた前記信号線と、前記第１の列と異なる第２の列に設けられた前記信号線との間に接続されたスイッチをさらに備え、
    　前記制御回路は、前記第１期間に、前記スイッチを導通させる、
    　請求項１、２および４のいずれか１項に記載の撮像装置。
  9. 　前記複数の画素のそれぞれは、リセットノイズを負帰還させるフィードバック回路を含む、
    　請求項１、２および４のいずれか１項に記載の撮像装置。
  10. 　前記制御回路は、前記第１画素に前記基準信号を出力させる第２期間に、前記第２画素に前記基準信号を出力させない、
    　請求項１、２および４のいずれか１項に記載の撮像装置。
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