JP5698062B2 - 半導体装置及びその作製方法 - Google Patents

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Description

開示される発明の一様態は、半導体装置及びその作製方法に関する。
近年、半導体層を用いて作製された半導体装置の開発が盛んに進められている。このような半導体装置は、様々な機能を有する半導体素子を有している。例えば、様々な機能を有する半導体素子から構成されている半導体装置として、無線でのデータの送受信が可能な無線通信機能を有する半導体装置が挙げられる。
無線通信機能を有する半導体装置は、電力供給源兼送受信器である無線通信装置（質問器、リーダ／ライタ、Ｒ／Ｗともいう）との間で通信を行うことが可能である。具体的には、当該半導体装置が有する情報を質問器によって読み取ることなどが可能である。例えば、当該半導体装置に識別番号を付与することにより、質問器による個体認証を行うことが可能である。
また、無線通信機能を有する半導体装置は、無線通信装置から無線で電力を受け取ることが可能である。
無線通信機能を有する半導体装置には、例えば、アンテナ回路、メモリ回路、アナログ回路、リミッタ回路等が設けられる（特許文献１参照）。
また、無線通信機能を有する半導体装置は、無線タグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、またはＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる。
また、複数のメモリ素子を有するメモリ回路部を具備し、情報を追記することが可能な無線通信機能を有する半導体装置も開発されている。
メモリ回路部が有するメモリ素子としては、揮発性メモリと、不揮発性メモリとがある。揮発性メモリは、情報の書き換えが可能なメモリ素子によって構成され、不揮発性メモリは情報の書き換えが不可能なメモリ素子によって構成される。
不揮発性メモリを構成するメモリ素子の一種として、一対の導電体間にメモリ層が設けられたアンチヒューズ型のメモリ素子がある。該メモリ素子では、メモリ層に高電圧を印加することによって不可逆反応をおこし、メモリ層を介した一対の導電体を導通させることが可能である。つまり、当該メモリ素子の抵抗値を判別することによって２値のデータを得ることが可能である。
特許文献２では、上記の不揮発性メモリの一例が開示されている。特許文献２で開示されるアンチヒューズ型メモリは、一対の導電体間にアモルファスシリコンが設けられ、該アモルファスシリコンに高電圧が印加されることによってシリサイド反応をおこすことにより一対の電極が導通する。このようなアンチヒューズ型のメモリは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などと呼ばれる。
特開２００８−２１８９８９号公報 特開平７−２９７２９３号公報
特許文献１に示される、無線通信機能を有する半導体装置は、アンテナ回路、論理回路、メモリ回路、アナログ回路、リミッタ回路等が設けられている。
このような論理回路としては高速動作が求められる。またメモリ回路では、電圧を長時間維持することが求められる。
そのため、論理回路は、高速動作可能な半導体素子で構成されることが好的である。またメモリ回路は、電圧を長時間維持可能である半導体素子で構成されることが好適である。
また、リミッタ回路は、出力電圧を制限する回路であり、例えば整流素子、より具体的にはダイオードを有する回路であることが多い。
以上のように、該半導体装置は、それぞれの回路によって求められる機能が異なる。よって、機能に応じて特性の異なる半導体素子を用いるのが好適である。
しかしながら、機能に応じて特性の異なる半導体素子を作り分けるためには、多くの作製工程数を必要とする。多くの作製工程数が必要になると、作製工程が煩雑化する。その結果、当該半導体装置の歩留まりが低下するまたは作製コストが高くなる。
上述した問題を鑑み、開示される発明の一様態は、半導体装置の作製工程数を減少させることを課題の１つとする。
また開示される発明の一態様は、半導体装置の歩留まりを向上させることを課題の１つとする。
また、開示される発明の一態様は、半導体装置の作製コストを低減することを課題の１つとする。
開示される発明の一様態は、特性が異なる第１の半導体素子と第２の半導体素子を作製する工程を利用して、第３の半導体素子を作製する。例示的には、２つの特性が異なるトランジスタの作製工程を利用して、整流素子（例えば、ダイオード）も同時に作製する。
第１の半導体素子は高速動作可能な半導体素子であり、第２の半導体素子は、電圧を長時間維持可能な半導体素子である。高速動作可能な半導体素子として、例えば移動度の高いトランジスタが好適である。また電圧を長時間維持可能な半導体素子として、例えば電圧を長時間維持可能なトランジスタが好適である。
さらに具体的には、移動度の高いトランジスタとして、単結晶半導体層をチャネル形成領域に有するトランジスタが好適である。また電圧を長時間維持可能なトランジスタとして、酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。
開示される発明の一様態では、単結晶半導体層をチャネル形成領域に有するトランジスタ、及び酸化物半導体膜をチャネル形成領域に有するトランジスタを作製する工程を用い、当該トランジスタを作製する工程と同時に整流素子を作製する。
開示される発明の一様態は、絶縁表面上に設けられた第１の単結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該絶縁表面に設けられた第２の単結晶半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の単結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該絶縁表面に設けられた第２の単結晶半導体層と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の単結晶半導体層をチャネル形成領域に有する、ｐチャネル型の第１のトランジスタと、当該絶縁表面上に設けられた第２の単結晶半導体層をチャネル形成領域に有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該絶縁表面に設けられた第３の単結晶半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の単結晶半導体層をチャネル形成領域に有する、ｐチャネル型の第１のトランジスタと、当該絶縁表面上に設けられた第２の単結晶半導体層をチャネル形成領域に有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該絶縁表面に設けられた第３の単結晶半導体層と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の多結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該絶縁表面に設けられた第２の多結晶半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の多結晶半導体層をチャネル形成領域に有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該絶縁表面に設けられた第２の多結晶半導体層と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の多結晶半導体層をチャネル形成領域に有する、ｐチャネル型の第１のトランジスタと、当該絶縁表面上に設けられた第２の多結晶半導体層をチャネル形成領域に有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該絶縁表面に設けられた第３の多結晶半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、絶縁表面上に設けられた第１の多結晶半導体層をチャネル形成領域に有する、ｐチャネル型の第１のトランジスタと、当該絶縁表面上に設けられた第２の多結晶半導体層をチャネル形成領域を有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該絶縁表面に設けられた第３の多結晶半導体層と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、単結晶半導体基板中に設けられたチャネル形成領域を有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該単結晶半導体基板中に設けられた不純物領域と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、単結晶半導体基板中に設けられたチャネル形成領域を有する第１のトランジスタと、当該第１のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する第２のトランジスタと、当該単結晶半導体基板中に設けられた不純物領域と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、単結晶半導体基板中に設けられたチャネル形成領域を有する、ｐチャネル型の第１のトランジスタと、当該単結晶半導体基板中に設けられたチャネル形成領域を有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該単結晶半導体基板中に設けられた不純物領域と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態は、単結晶半導体基板中に設けられたチャネル形成領域を有する、ｐチャネル型の第１のトランジスタと、当該単結晶半導体基板中に設けられたチャネル形成領域を有する、ｎチャネル型の第２のトランジスタと、当該第１のトランジスタ及び第２のトランジスタと絶縁層を介して設けられ、第１の酸化物半導体層をチャネル形成領域に有する、ｎチャネル型の第３のトランジスタと、当該単結晶半導体基板中に設けられた不純物領域と、真性半導体層と、当該第１の酸化物半導体層と同じ材質でなる第２の酸化物半導体層とが積層された整流素子とを有することを特徴とする半導体装置に関する。
開示される発明の一様態において、当該第２のトランジスタは、ｎチャネル型トランジスタであることを特徴とする。
開示される発明の一様態において、当該第３のトランジスタは、ｎチャネル型トランジスタであることを特徴とする。
開示される発明の一様態において、当該第２のトランジスタは、ボトムゲート型トランジスタであることを特徴とする。
開示される発明の一様態において、当該第３のトランジスタは、ボトムゲート型トランジスタであることを特徴とする。
開示される発明の一様態において、当該第２のトランジスタは、トップゲート型トランジスタであることを特徴とする。
開示される発明の一様態において、当該第３のトランジスタは、トップゲート型トランジスタであることを特徴とする。
開示される発明の一様態は、単結晶半導体層を形成し、当該単結晶半導体層を加工して、第１の半導体層、第２の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び第２の半導体層を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該第２の半導体層を露出させ、当該絶縁層上に第１の酸化物半導体層、及び当該第２の半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該第２の半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体層を形成し、当該単結晶半導体層を加工して、第１の半導体層、第２の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び第２の半導体層を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該第２の半導体層を露出させ、露出した当該第２の半導体層上に、真性半導体層を形成し、当該絶縁層上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該第２の半導体層、当該真性半導体層、及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体層を形成し、当該単結晶半導体層を加工して、第１の半導体層、第２の半導体層、第３の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該第２の半導体層をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び第３の半導体層を覆って、絶縁膜を形成し、当該絶縁膜の一部を除去し、当該第３の半導体層を露出させ、当該絶縁膜上に第１の酸化物半導体層、及び当該第３の半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該第３の半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体層を形成し、当該単結晶半導体層を加工して、第１の半導体層、第２の半導体層、第３の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該第２の半導体層をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び第３の半導体層を覆って、絶縁膜を形成し、当該絶縁膜の一部を除去し、当該第３の半導体層を露出させ、露出した当該第３の半導体層上に、真性半導体層を形成し当該絶縁膜上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該第３の半導体層、当該真性半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、多結晶半導体層を形成し、当該多結晶半導体層を加工して、第１の半導体層、第２の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び第２の半導体層を覆って、絶縁膜を形成し、当該絶縁膜の一部を除去し、当該第２の半導体層を露出させ、当該絶縁膜上に第１の酸化物半導体層、及び当該第２の半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該第２の半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、多結晶半導体層を形成し、当該多結晶半導体層を加工して、第１の半導体層、第２の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び第２の半導体層を覆って、絶縁膜を形成し、当該絶縁膜の一部を除去し、当該第２の半導体層を露出させ、露出した当該第２の半導体層上に、真性半導体層を形成し、当該絶縁膜上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該第２の半導体層、当該真性半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、多結晶半導体層を形成し、当該多結晶半導体層を加工して、第１の半導体層、第２の半導体層、第３の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該第２の半導体層をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び第３の半導体層を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該第３の半導体層を露出させ、当該絶縁層上に第１の酸化物半導体層、及び当該第３の半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該第３の半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、多結晶半導体層を形成し、当該多結晶半導体層を加工して、第１の半導体層、第２の半導体層、第３の半導体層を形成し、当該第１の半導体層をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該第２の半導体層をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び第３の半導体層を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該第３の半導体層を露出させ、露出した当該第３の半導体層上に、真性半導体層を形成し、当該絶縁層上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該第３の半導体層、当該真性半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体基板の第１の領域をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び単結晶半導体基板の他の領域を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該単結晶半導体基板の第２の領域を露出させ、当該絶縁層上に第１の酸化物半導体層、及び当該単結晶半導体基板の第２の領域上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該単結晶半導体基板の第２の領域及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体基板の第１の領域をチャネル形成領域とする第１のトランジスタを形成し、当該第１のトランジスタ及び単結晶半導体基板の他の領域を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該単結晶半導体基板の第２の領域を露出させ、露出した当該単結晶半導体基板の第２の領域上に、真性半導体層を形成し、当該絶縁層上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第２のトランジスタ、並びに、当該単結晶半導体基板の第２の領域、当該真性半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体基板の第１の領域をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該単結晶半導体基板の第２の領域をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び当該単結晶半導体基板の他の領域を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該単結晶半導体基板の第３の領域を露出させ、当該絶縁層上に第１の酸化物半導体層、及び当該単結晶半導体基板の第３の領域上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該単結晶半導体基板の第３の領域及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態は、単結晶半導体基板の第１の領域をチャネル形成領域とする、ｐチャネル型の第１のトランジスタを形成し、当該単結晶半導体基板の第２の領域をチャネル形成領域とする、ｎチャネル型の第２のトランジスタを形成し、当該第１のトランジスタ、第２のトランジスタ、及び当該単結晶半導体基板の他の領域を覆って、絶縁層を形成し、当該絶縁層の一部を除去し、当該単結晶半導体基板の第３の領域を露出させ、露出した当該単結晶半導体基板の第３の領域上に、真性半導体層を形成し、当該絶縁層上に第１の酸化物半導体層、及び当該真性半導体層上に第２の酸化物半導体層を形成し、当該第１の酸化物半導体層を有する第３のトランジスタ、並びに、当該単結晶半導体基板の第３の領域、当該真性半導体層及び当該第２の酸化物半導体層を有する整流素子を作製することを特徴とする半導体装置の作製方法に関する。
開示される発明の一様態では、半導体装置の作製において、特性が異なる第１の半導体素子と第２の半導体素子を作製する工程を利用して、第３の半導体素子を作製することで、作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図と上面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の構成を示す回路図。 半導体装置の構成を示す回路図。 電源回路の構成を示す回路図。 半導体装置の作製工程を示す断面図と上面図。 半導体装置の作製工程を示す断面図と上面図。 半導体装置の作製工程を示す断面図と上面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置およびその電気装置を搭載した電子機器をその範疇とする。
［実施の形態１］
本実施の形態を、図１（Ａ）〜図１（Ｅ）、図２（Ａ）〜図２（Ｄ）、図３（Ａ）〜図３（Ｄ）、図４（Ａ）〜図４（Ｃ）、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｄ）を用いて説明する。
本実施の形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて、シリコンを有するトランジスタを作製した後、酸化物半導体を有するトランジスタを作製する。シリコンを有するトランジスタ及び酸化物半導体を有するトランジスタを作製する工程を利用して、整流素子（例えば、ダイオード）を作製する。シリコンを有するトランジスタ、酸化物半導体を有するトランジスタ、及び、整流素子（例えば、ダイオード）を有する半導体装置の作製方法について説明する。
まず、図１（Ａ）に示すように、ボンド基板１００を洗浄した後、ボンド基板１００の表面に絶縁膜１０１を形成する。
ボンド基板１００として、シリコンの単結晶半導体基板を用いることが可能である。また、ボンド基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。
なお、ボンド基板１００に用いられる単結晶半導体基板は、結晶軸の方向が基板内において揃っていることが望ましいが、点欠陥、線欠陥、面欠陥などの格子欠陥が完璧に排除された完全結晶である必要はない。
絶縁膜１０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。絶縁膜１０１の厚さは、後に不純物が含まれる領域が除去されることを考慮して、１５ｎｍ以上５００ｎｍ以下とすると良い。
絶縁膜１０１を構成する膜には、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などの珪素またはゲルマニウムを組成に含む絶縁膜を用いることが可能である。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることも可能である。
例えば本実施の形態では、ボンド基板１００を熱酸化することによって形成された酸化珪素を、絶縁膜１０１として用いる例を示す。なお、図１（Ａ）では、絶縁膜１０１がボンド基板１００の全面を覆うように形成されているが、絶縁膜１０１は、ボンド基板１００の少なくとも一面に形成されていればよい。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質とすることが可能である。
また、窒化酸化珪素とは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とすることが可能である。
但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
また、ボンド基板１００の表面を熱酸化することにより絶縁膜１０１を形成する場合、熱酸化は、含有水分量が低い酸素を用いるドライ酸化、酸素雰囲気中に塩化水素などのハロゲンを含むガスを添加する熱酸化、などを用いることが可能である。また、水素を酸素で燃焼させて水を作るパイロジェニック酸化、高純度純水を１００度以上に加熱した水蒸気を用いて酸化を行う水蒸気酸化などのウェット酸化を、絶縁膜１０１の形成に用いても良い。
ベース基板１０３にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いる場合、上記不純物がベース基板１０３から分離後に形成される半導体膜に拡散することを防止可能であるようなバリア膜を設けることが好適である。絶縁膜１０１は、少なくとも１層以上のバリア膜を有することが好ましい。
バリア膜として用いることが可能である絶縁膜には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア膜として用いる絶縁膜は、例えば厚さ１５ｎｍ〜３００ｎｍの膜厚で形成することが好ましい。また、バリア膜とボンド基板１００との間に、酸化珪素膜や酸化窒化珪素膜などの、バリア膜より窒素の含有率の低い絶縁膜を形成しても良い。窒素の含有率の低い絶縁膜の厚さは、５ｎｍ以上２００ｎｍ以下とすれば良い。
酸化珪素を絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、ＴＥＯＳ（オルトケイ酸テトラエチル）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することが可能である。この場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することが可能である。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜１０１として用いても良い。有機シランガスとしては、オルトケイ酸テトラエチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることが可能である。
ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化珪素膜を形成することが可能である。また、熱ＣＶＤ法で、加熱温度が２００℃以上５００℃以下で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成することが可能である。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに二酸化窒素（ＮＯ２）などを用いることが可能である。
なお、有機シランを用いて形成された酸化珪素膜、または低温で成膜した窒化酸化珪素膜などの、比較的低温で成膜された絶縁膜は、表面にＯＨ基を多く有する。ＯＨ基は水分子と水素結合することでシラノール基を形成して、ベース基板と絶縁膜とを低温で接合する。そして、最終的には共有結合であるシロキサン結合が、ベース基板と絶縁膜との間に形成される。よって、上記の有機シランを用いて形成された酸化珪素膜、または比較的低温で成膜されたＬＴＯなどの絶縁膜は、Ｓｍａｒｔ Ｃｕｔなどで用いられているＯＨ基が存在しない或いは飛躍的に少ない熱酸化膜よりも、低温での接合に向いていると言える。
絶縁膜１０１は、平滑で親水性の接合面をボンド基板１００の表面に形成するための膜である。そのため、絶縁膜１０１の平均面粗さＲａが０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下が好ましい。また、絶縁膜１０１の厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下とすれば良い。
次に図１（Ｂ）に示すように、ボンド基板１００に、電界で加速されたイオンを、矢印で示すように絶縁膜１０１を介してボンド基板１００に照射し、ボンド基板１００の表面から一定の深さの領域に、微小ボイドを有する脆化層１０２を形成する。例えば、脆化層は、結晶構造が乱されることで局所的に脆弱化された層を意味し、その状態は脆化層を形成する手段によって異なる。なお、ボンド基板の一表面から脆化層までの領域も多少脆弱化される場合があるが、脆化層は後に分断される領域及びその付近の層を指す。
脆化層１０２が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することが可能である。加速エネルギーは加速電圧、ドーズ量などにより調節可能である。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層１０２が形成される。イオンを照射する深さで、ボンド基板１００から後に分離される単結晶半導体層１０４の厚さが決定される。脆化層１０２が形成される深さは例えば５０ｎｍ以上５００ｎｍ以下とすることができ、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下とすると良い。
イオンをボンド基板１００に注入するには、質量分離を伴わないイオンドーピング法で行うことがタクトタイムを短縮するという点で望ましいが、本実施の形態では質量分離を伴うイオン注入法を用いていても良い。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することが可能である。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることが可能である。イオンドーピング法でイオン注入を行う場合、イオンビームに、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上、より好ましくは８０％以上含まれていることが好ましい。Ｈ３ ＋の割合を８０％以上とすることで、イオンビームに含まれるＨ２ ＋イオンの割合が相対的に小さくなるため、イオンビームに含まれる水素イオンの平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイムを短縮することが可能である。
また、Ｈ３ ＋はＨ＋、Ｈ２ ＋に比べて質量が大きい。そのため、イオンビームにおいて、Ｈ３ ＋の割合が多い場合と、Ｈ＋、Ｈ２ ＋の割合が多い場合とでは、ドーピングの際の加速電圧が同じであっても、前者の場合の方が、ボンド基板１００の浅い領域に水素を注入することが可能である。また前者の場合、ボンド基板１００に注入される水素の、厚さ方向における濃度分布が急峻となるため、脆化層１０２の厚さ自体も薄くすることが可能である。
イオンビームのソースガスにヘリウム（Ｈｅ）を用いることも可能である。ヘリウムを励起して生成されるイオン種は、Ｈｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主たるイオンとしてボンド基板１００に注入することが可能である。よって、イオンドーピング法で、効率良く、微小な空孔を脆化層１０２に形成することが可能である。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることが可能である。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることも可能である。
次に、図１（Ｃ）に示すように、絶縁膜１０１を間に挟むように、ボンド基板１００とベース基板１０３を貼り合わせる。
なお、ベース基板１０３とボンド基板１００との貼り合わせを行う前に、貼り合わせに係る表面、すなわち本実施の形態では、ボンド基板１００上に形成された絶縁膜１０１とベース基板１０３の表面に、絶縁膜１０１とベース基板１０３の接合強度を向上させるための表面処理を施すことが好ましい。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理およびドライ処理の組み合わせが挙げられる。異なるウェット処理、または異なるドライ処理を組み合わせて行っても良い。ウェット処理としては、オゾン水を用いたオゾン処理（オゾン水洗浄）、メガソニック洗浄などの超音波洗浄、または２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）、塩酸と過酸化水素水を用いた洗浄などが挙げられる。ドライ処理としては、不活性ガス中性原子ビーム処理、不活性ガスイオンビーム処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、またはラジカル処理などが挙げられる。上記のような表面処理を行うことで、貼り合わせに係る表面の親水性および清浄度を高め、その結果、接合強度を向上させることが可能である。
貼り合わせは、ベース基板１０３と、ボンド基板１００上の絶縁膜１０１とを密着させた後、重ね合わせたベース基板１０３とボンド基板１００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からベース基板１０３と絶縁膜１０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。
接合はファンデルワールス力や水素結合を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板１０３は様々なものを用いることが可能である。例えばベース基板１０３としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどの電子工業用に使われる各種ガラス基板の他、石英基板、セラミック基板、サファイア基板などの基板を用いることが出来る。さらにベース基板１０３として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることが可能である。或いは、ステンレス基板を含む金属基板をベース基板１０３として用いても良い。なお、ベース基板１０３として用いるガラス基板は、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、ガラス基板として無アルカリガラス基板を用いると、不純物による半導体装置の汚染を抑えることが可能である。
ガラス基板としては、液晶パネルの製造用に開発されたマザーガラス基板を用いることが可能である。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍまたは、７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラス基板をベース基板１０３として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現可能である。マザーガラス基板のような大型の基板をベース基板１０３として用いることで、ＳＯＩ基板の大面積化が実現可能である。ＳＯＩ基板の大面積化が実現すれば、一度に複数のＩＣ、ＬＳＩ等のチップを製造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的に向上させることが可能である。
ＥＡＧＬＥ２０００（コーニング社製）等のように、加熱処理を加えることで大きくシュリンクするようなガラス基板をベース基板１０３として用いる場合、接合工程後に貼り合わせの不良が生じる場合がある。よって、シュリンクに起因する貼り合わせの不良を回避するために、接合を行う前に、ベース基板１０３に予め加熱処理を施しておいても良い。
また、ベース基板１０３上に絶縁膜を形成しておいても良い。ベース基板１０３は、その表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板１０３の表面に絶縁膜を形成しておくことで、ベース基板１０３からボンド基板１００に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことが可能である。またベース基板１０３の表面に絶縁膜を形成しておく場合、ベース基板１０３上の絶縁膜が絶縁膜１０１と接合するので、ベース基板１０３として用いることが可能である基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、後の半導体素子の作製工程における処理温度に耐え得るのであれば、ベース基板１０３上に絶縁膜を形成する場合において、ベース基板１０３として用いることが可能である。
プラスチック基板として、ポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。ポリエステルとしては、例えば、ポリエチレンテレフタレート（ＰＥＴ）が挙げられる。
ベース基板１０３上に絶縁膜を形成する場合、絶縁膜１０１と同様に、該絶縁膜の表面に表面処理を行ってから貼り合わせを行うと良い。
ベース基板１０３にボンド基板１００を貼り合わせた後、ベース基板１０３と絶縁膜１０１との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層１０２に亀裂を発生させない温度とし、２００℃以上４００℃以下の温度範囲で処理することが可能である。また、この温度範囲で加熱しながら、ベース基板１０３にボンド基板１００を貼り合わせることで、ベース基板１０３と絶縁膜１０１と間における接合の結合力を強固にすることが可能である。
なお、ボンド基板１００とベース基板１０３とを貼り合わせるときに、接合面がゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。接合面の汚染を防ぐために、ボンド基板１００とベース基板１０３との貼り合わせは、気密な処理室内で行うことが好ましい。また、ボンド基板１００とベース基板１０３を貼り合わせるとき、処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にするようにしても良い。
次いで、加熱処理を行うことで、脆化層１０２において隣接する微小ボイド同士が結合して、微小ボイドの体積が増大する。その結果、図１（Ｄ）に示すように、脆化層１０２においてボンド基板１００の一部である単結晶半導体層１０４が、ボンド基板１００から分離する。絶縁膜１０１はベース基板１０３に接合しているので、ベース基板１０３上にはボンド基板１００から分離された単結晶半導体層１０４が固定される。単結晶半導体層１０４をボンド基板１００から分離するための加熱処理の温度は、ベース基板１０３の歪み点を越えない温度とする。
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることが可能である。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることが可能である。ＧＲＴＡ装置を用いる場合は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることが可能である。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることが可能である。
また、上記加熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。誘電加熱による加熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板１００に照射することで行うことが可能である。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層内の隣接する微小ボイドどうしを結合させ、最終的にボンド基板１００を脆化層において分断させることが可能である。
なお、ボンド基板１００の周辺部は、ベース基板１０３と接合していないことがある。これは、ボンド基板１００の周辺部が面取りされている、或いは周辺部が曲率を有しているため、ベース基板１０３と絶縁膜１０１とが密着しない、または、ボンド基板１００の周辺部では脆化層１０２が分割しにくいなどの理由によるものである。また、その他の理由として、ボンド基板１００を作製する際に行われるＣＭＰなどの研磨が、ボンド基板１００の周辺部で不十分であり、中央部に比べて周辺部では表面が荒れていることが挙げられる。また、ボンド基板１００を移送する際に、キャリア等でボンド基板１００の周辺部に傷が入ってしまった場合、該傷も、周辺部がベース基板１０３に接合しにくい理由である。そのため、ベース基板１０３には、ボンド基板１００よりもサイズの小さい単結晶半導体層１０４が貼り付けられる。
なお、ボンド基板１００を分離させる前に、ボンド基板１００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
なお、ベース基板１０３と複数のボンド基板１００とを貼り合わせる場合、該複数のボンド基板１００が異なる結晶面方位を有していても良い。半導体中におけるキャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板１００を、適宜選択して単結晶半導体層１０４を形成すればよい。例えば単結晶半導体層１０４を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する単結晶半導体層１０４を形成することで、該半導体素子におけるキャリアの移動度を高めることが可能である。また、例えば単結晶半導体層１０４を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する単結晶半導体層１０４を形成することで、該半導体素子におけるキャリアの移動度を高めることが可能である。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、単結晶半導体層１０４の貼り合わせの方向を定めるようにする。
以上の工程により、絶縁膜１０１を介してベース基板１０３上に単結晶半導体層１０４が形成されているＳＯＩ基板を得ることが可能である。ボンド基板１００が単結晶シリコン基板である場合、単結晶半導体層１０４は単結晶シリコン層となる。
なお、ベース基板１０３に密着された単結晶半導体層１０４は、脆化層１０２の形成、脆化層１０２における分断によって、結晶欠陥が形成されている、または、その表面の平坦性が損なわれている。そこで、本発明の一態様では、結晶欠陥を低減、および、平坦性を向上させるために、単結晶半導体層１０４の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行った後、単結晶半導体層１０４にレーザ光の照射を行う。
本実施の形態では、フッ化水素の濃度が０．５ｗｔ％のＤＨＦに単結晶半導体層１０４を１１０秒間さらすこと酸化膜を除去する。
レーザ光の照射は、単結晶半導体層１０４を部分溶融させる程度のエネルギー密度で行うことが好ましい。完全溶融させると、液相となった単結晶半導体層１０４で無秩序な核発生が起こるために、単結晶半導体層１０４が再結晶化された際に微結晶が生成し、結晶性が低下するからである。部分溶融させることで、単結晶半導体層１０４では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、単結晶半導体層１０４の結晶欠陥が減少され、結晶性が回復される。なお、単結晶半導体層１０４が完全溶融状態であるとは、単結晶半導体層１０４が絶縁膜１０１との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１０４が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。
このレーザ光の照射には、単結晶半導体層１０４を部分的に溶融させるためにパルス発振でレーザ光の照射を行うことが望ましい。例えば、パルス発振の場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることが可能である。
レーザ光は、半導体に選択的に吸収される固体レーザの基本波または第２高調波であることが望ましい。具体的には、例えば、波長が２５０ｎｍ以上７００ｎｍ以下の範囲のレーザ光を用いることが可能である。また、レーザ光のエネルギーは、レーザ光の波長、レーザ光の表皮深さ、単結晶半導体層１０４の膜厚などを考慮して決定することが可能である。例えば、単結晶半導体層１０４の厚さが１２０ｎｍ程度で、レーザ光の波長が３０８ｎｍのパルス発振レーザを用いる場合は、レーザ光のエネルギー密度を６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすれば良い。
パルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることが可能である。
本実施の形態では、レーザ光の照射は、単結晶半導体層１０４の膜厚が１４６ｎｍ程度の場合、次のように行うことが可能である。レーザ光のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２０ｎ秒、繰り返し周波数３０Ｈｚ）を用いる。光学系により、レーザ光の断面を０．４ｍｍ×１２０ｍｍの線状に整形する。レーザ光の走査速度を０．５ｍｍ／秒とし、レーザ光を単結晶半導体層１０４に照射する。レーザ光の照射により、図１（Ｅ）に示すように、結晶欠陥が修復された単結晶半導体層１０５が形成される。
レーザ光を照射した後、単結晶半導体層１０５に５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザ光の照射で回復されなかった、単結晶半導体層１０５の欠陥の消滅、単結晶半導体層１０５の歪みの緩和をすることが可能である。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることが可能である。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることが可能である。例えば、抵抗加熱炉を用いた場合は、６００℃で４時間加熱するとよい。
次に図２（Ａ）に示すように、単結晶半導体層１０５を部分的にエッチングすることにより、単結晶半導体層１０５から島状の半導体膜１０６、半導体膜１０７、及び、半導体膜２０１を形成する。
以上から、後述するトランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、整流素子であるダイオード２１０のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
半導体膜１０６と半導体膜１０７には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加しても良い。
次に図２（Ｂ）に示すように、半導体膜１０６及び半導体膜１０７、それぞれを覆うように、ゲート絶縁膜１０８を形成する。同時に、半導体膜２０１を覆うように、絶縁膜２０２を形成する。
ゲート絶縁膜１０８及び絶縁膜２０２は、高密度プラズマ処理を行うことにより、半導体膜１０６及び半導体膜１０７、並びに、半導体膜２０１それぞれの表面を酸化または窒化することで形成することが可能である。
高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することが可能である。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１ｎｍ〜２０ｎｍ、望ましくは５ｎｍ〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５ｎｍ〜１０ｎｍの絶縁膜をゲート絶縁膜１０８、及び、絶縁膜２０２として用いる。
ゲート絶縁膜１０８、及び、絶縁膜２０２として、例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して、半導体膜１０６及び半導体膜１０７、並びに、半導体膜２０１それぞれの表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。さらに亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０Ｐａ〜３０Ｐａの圧力にて３ｋＷ〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成して絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れた絶縁膜を形成することが可能である。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜１０８と半導体膜１０６、並びに、ゲート絶縁膜１０８と半導体膜１０７との界面準位密度をきわめて低くすることが可能である。
また高密度プラズマ処理により半導体膜１０６及び半導体膜１０７を直接酸化または窒化することで、形成されるゲート絶縁膜１０８の厚さのばらつきを抑えることが可能である。
また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜１０８を形成することが可能である。
高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜１０８の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることが可能である。
あるいは、半導体膜１０６及び半導体膜１０７、並びに、半導体膜２０１を熱酸化させることで、ゲート絶縁膜１０８、及び、絶縁膜２０２を形成するようにしてもよい。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜１０８を形成してもよい。
次に、図２（Ｃ）に示すように、ゲート絶縁膜１０８上に導電膜を形成した後、該導電膜を所定の形状に加工することで、半導体膜１０６と半導体膜１０７の上方に電極１０９を形成する。なお当該作製工程の際には、半導体膜２０１を覆うマスクを形成し、半導体膜２０１上に電極を形成しない。
導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが可能である。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタングステンを用いることが可能である。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことが可能である。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、ｎ型を付与する不純物がドーピングされた珪素とタングステンシリサイド等も用いることが可能である。
また、本実施の形態では電極１０９を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極１０９は積層された複数の導電膜で形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
なお電極１０９を形成する際に、マスクを用いずに、液滴吐出法を用いて選択的に電極１０９を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定の形状を形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極１０９は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることが可能である。また、テーパー形状は、マスクの形状によっても角度等を制御することが可能である。
なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることが可能である。
次に図２（Ｄ）に示すように、電極１０９をマスクとして一導電型を付与する不純物元素を、半導体膜１０６、半導体膜１０７に添加する。
本実施の形態では、半導体膜１０６にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体膜１０７にｐ型を付与する不純物元素（例えばホウ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜１０７に添加する際、ｎ型の不純物が添加される半導体膜１０６はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜１０６に添加する際、ｐ型の不純物が添加される半導体膜１０７はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
なお半導体膜２０１には、ｎ型あるいはｐ型を付与する不純物元素を添加しないようにマスク等で覆えばよい。あるいは、半導体膜２０１をｐ型半導体層とするのであれば、ｐ型を付与する不純物元素を添加してもよい。あるいは、半導体膜２０１をｎ型半導体層とするのであれば、ｎ型を付与する不純物元素を添加してもよい。
あるいは、先に半導体膜１０６及び半導体膜１０７にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしてもよい。上記不純物の添加により、半導体膜１０６に不純物領域１１０、半導体膜１０７に不純物領域１１１が形成される。
次に図３（Ａ）に示すように、半導体膜１０６及び半導体膜１０７上の、電極１０９の側面にサイドウォール１１２を形成する。サイドウォール１１２は、例えば、ゲート絶縁膜１０８及び電極１０９を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが可能である。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極１０９の側面にサイドウォール１１２が形成される。
サイドウォール１１２を形成するための絶縁膜は、ＬＰＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することが可能である。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることが可能である。なお、サイドウォール１１２を形成する工程は、これらに限定されるものではない。
なお上記異方性エッチングにより、ゲート絶縁膜１０８及び絶縁膜２０２も部分的にエッチングしてもよい（図３（Ｂ）参照）。
絶縁膜２０２をエッチングすることで、後の工程で形成する酸化物半導体膜２０６と半導体膜２０１とが接触する領域を形成することが可能である。
次に、図３（Ｃ）に示すように、電極１０９及びサイドウォール１１２をマスクとして、半導体膜１０６、半導体膜１０７に一導電型を付与する不純物元素を添加する。またこの工程の際に、半導体膜２０１にも一導電型を付与する不純物元素を添加する。
なお、半導体膜１０６、半導体膜１０７には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜１０７に添加する際、ｎ型の不純物が添加される半導体膜１０６はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜１０６に添加する際、ｐ型の不純物が添加される半導体膜１０７はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
半導体膜２０１をｐ型半導体層とするのであれば、ｐ型を付与する不純物元素を半導体膜１０７に添加する際に、半導体膜２０１にｐ型を付与する不純物元素を添加する。あるいは、半導体膜２０１をｎ型半導体層とするのであれば、ｎ型を付与する不純物元素を半導体膜１０６に添加する際に、半導体膜２０１にｎ型を付与する不純物元素を添加する。ｐ型を付与する不純物元素が添加された半導体膜２０１を、後述するダイオード２１０のｐ型半導体層２０４とする。
上記ｎ型を付与する不純物元素の添加により、半導体膜１０６に、一対の高濃度不純物領域１１３と、一対の低濃度不純物領域１１４と、チャネル形成領域１１５とが形成される。
また、上記ｐ型を付与する不純物元素の添加により、半導体膜１０７に、一対の高濃度不純物領域１１６と、一対の低濃度不純物領域１１７と、チャネル形成領域１１８とが形成される。
高濃度不純物領域１１３及び高濃度不純物領域１１６はそれぞれ、ソース領域またはドレイン領域として機能する。また低濃度不純物領域１１４及び低濃度不純物領域１１７はそれぞれ、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、ＬＤＤ領域は必ずしも設ける必要はなく、ソース領域又はドレイン領域として機能する不純物領域だけ形成しても良い。或いは、ソース領域とドレイン領域のいずれか一方の側にのみ、ＬＤＤ領域を形成しても良い。
半導体膜１０７上に形成されたサイドウォール１１２と、半導体膜１０６上に形成されたサイドウォール１１２は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。
ｐチャネル型トランジスタ１２１となる半導体膜１０７上のサイドウォール１１２の幅は、ｎチャネル型トランジスタ１２０となる半導体膜１０６上のサイドウォール１１２の幅よりも長くすると良い。なぜならば、ｐチャネル型トランジスタ１２１においてソース領域及びドレイン領域を形成するために注入されるホウ素は拡散しやすく、短チャネル効果を誘起しやすいためである。ｐチャネル型トランジスタ１２１において、サイドウォール１１２の幅をより長くすることで、ソース領域及びドレイン領域に高濃度のホウ素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することが可能である。
次に、ソース領域及びドレイン領域をさらに低抵抗化するために、半導体膜１０６、半導体膜１０７をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いればよい。
半導体膜１０６、半導体膜１０７の厚さが薄い場合には、この領域の半導体膜１０６、半導体膜１０７の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることが可能である。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、単結晶半導体層をチャネル形成領域に有する、ｎチャネル型トランジスタ１２０及びｐチャネル型トランジスタ１２１とが形成される。またダイオード２１０のｐ型半導体層２０４が形成される。
次いで、トランジスタ１２０及びトランジスタ１２１上に、絶縁膜１３０、絶縁膜１３１、絶縁膜１３２を介して分離され、かつ、酸化物半導体層をチャネル形成領域に有するトランジスタを作製する。
まず、図３（Ｄ）に示すように、トランジスタ１２０、トランジスタ１２１、絶縁膜２０２、及びｐ型半導体層２０４を覆うように、絶縁膜１３０を形成する。
絶縁膜１３０を設けることで、加熱処理の際に電極１０９の表面が酸化されるのを防ぐことが可能である。具体的に絶縁膜１３０として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚５０ｎｍ程度の酸化窒化珪素膜を、絶縁膜１３０として用いる。
次に、図４（Ａ）に示すように、絶縁膜１３０上に絶縁膜１３１及び絶縁膜１３２を形成する。
絶縁膜１３１及び絶縁膜１３２は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜１３１及び絶縁膜１３２はそれぞれ、例えば、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることが可能である。
なお、本実施の形態では、絶縁膜１３０上に絶縁膜１３１及び絶縁膜１３２を積層しているが、絶縁膜１３０上に形成する絶縁膜は単層の絶縁膜であってもよいし、３層以上の絶縁膜が積層されていても良い。
絶縁膜１３２は、その表面をＣＭＰ法などにより平坦化させても良い。
次いで、図４（Ｂ）に示すように、導電膜を絶縁膜１３２上に形成した後、エッチングにより不要な部分を除去して、ゲート電極１４１を形成する。このとき、ゲート電極１４１の端部にテーパー形状が形成されるようにエッチングする。
上記導電膜の材料として、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料、或いはこれら金属の窒化物が挙げられる。また、上記導電膜として、これらの金属材料、合金材料、あるいは窒化物を、単層で又は積層で用いることが可能である。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも可能である。
例えば、二層の積層構造を有する導電膜として、アルミニウム上にモリブデンが積層された二層の積層構造、または銅上にモリブデンを積層した二層構造、または銅上に窒化チタン若しくは窒化タンタルを積層した二層構造、窒化チタンとモリブデンとを積層した二層構造とすることが好ましい。３層の積層構造としては、アルミニウム、アルミニウムとシリコンの合金、アルミニウムとチタンの合金またはアルミニウムとネオジムの合金を中間層とし、タングステン、窒化タングステン、窒化チタンまたはチタンを上下層として積層した構造とすることが好ましい。
また、ゲート電極１４１に透光性を有する酸化物導電膜を用いると、開口率を向上させることが可能である。例えば、酸化物導電膜には酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等を用いることが可能である。
ゲート電極１４１の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１００ｎｍのゲート電極１４１用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工する。これによりゲート電極１４１を形成する。
次いで、図４（Ｃ）に示すように、ゲート電極１４１上にゲート絶縁膜１４２を形成する。ゲート絶縁膜１４２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化ハフニウム膜、酸化アルミニウム膜または酸化タンタル膜を単層で又は積層させて形成することが可能である。ゲート絶縁膜１４２は、水分や、水素などの不純物を極力含まないことが望ましい。
ゲート絶縁膜１４２として、バリア性の高い材料を用いた絶縁膜と、含まれる窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有する絶縁膜を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性を有する絶縁膜と酸化物半導体膜の間に形成する。
バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。
ゲート絶縁膜１４２として、バリア性を有する絶縁膜を用いることで、水分、または水素などの雰囲気中不純物、あるいは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜１４２内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことが可能である。
また、含まれる窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、酸化物半導体膜に接するように形成すると、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜に接するのを防ぐことが可能である。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜１４２を形成する。
次いで、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０それぞれの一部をエッチング等で除去し、開口部２０５を形成する（図５（Ａ）参照）。開口部２０５は、後述するダイオード２１０が形成される領域に配置する。該エッチング工程により、絶縁膜２０２及びｐ型半導体層２０４が露出する。
次に、ゲート絶縁膜１４２上及び露出したｐ型半導体層２０４に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に該酸化物半導体膜を加工する。当該工程により、ゲート電極１４１と重なる位置に島状の酸化物半導体膜１４３を形成し、かつ、ｐ型半導体層２０４に接して島状の酸化物半導体膜２０６を形成する（図５（Ｂ）参照）。
上記の酸化物半導体膜は、後述するトランジスタ１４６のチャネル形成領域となる。かつ、上記の酸化物半導体膜は、ダイオード２１０のｎ型半導体層となる。酸化物半導体膜は、一導電型を付与する不純物元素を添加せずともｎ型を示す。そのため酸化物半導体膜をトランジスタ１４６のチャネル形成領域として作製すると、不純物元素を添加する工程を抑制するという点で好適である。
上記工程により、トランジスタ１４６のチャネル形成領域となる酸化物半導体膜１４３と、ダイオード２１０のｎ型半導体層となる酸化物半導体膜２０６を同時に形成可能である。酸化物半導体膜１４３と酸化物半導体膜２０６を同時に形成可能であるので、半導体装置の作製工程数を減少させることが可能である。
酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素雰囲気下においてスパッタ法により形成することが可能である。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜１４２の表面に付着しているゴミ及び汚染物質を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にＡｒイオンを衝突させて表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また上記酸化物半導体膜に酸化珪素を含ませてもよい。酸化物半導体膜に結晶化を阻害する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス中において酸化物半導体膜の形成後に加熱処理を行った場合に、酸化物半導体膜が結晶化してしまうのを抑制することが可能である。なお、酸化物半導体膜は非晶質な状態であることが好ましいが、一部結晶化していてもよい。
酸化物半導体膜の膜厚は、１０ｎｍ〜３００ｎｍ、好ましくは２０ｎｍ〜１００ｎｍとする。本実施の形態では、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いる。基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用い、スパッタ装置により膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
なお、プラズマ処理後、大気に曝すことなく酸化物半導体膜を形成することで、ゲート絶縁膜１４２と酸化物半導体膜の界面にゴミや水分が付着するのを防ぐことが出来る。また、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
また、酸化物半導体ターゲットの相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上とするのが好ましい。相対密度の高いターゲットを用いると、形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高いトランジスタを得ることが可能である。
また、材料の異なるターゲットを複数設置可能である多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することも可能である。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
また、スパッタ法による成膜中に光やヒータによって基板を１００℃以上７００℃以下に加熱してもよい。成膜中に加熱することで、成膜と同時にスパッタによる損傷を修復させる。
また、酸化物半導体膜の成膜を行う前に、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプレヒート処理を行うと良い。プレヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。プレヒート処理を終えたら、基板またはスパッタ装置を冷却した後大気にふれることなく酸化物半導体膜の成膜を行う。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。
また、酸化物半導体膜の成膜を行う前、または成膜中、または成膜後に、スパッタ装置内を、クライオポンプを用いて中に残存している水分などを除去することが好ましい。
酸化物半導体膜を島状に成型するには、例えば燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いたウェットエッチングにより行うことが可能である。該エッチングにより形成された島状の酸化物半導体膜１４３は、ゲート電極１４１と重なるように配置する。また島状の酸化物半導体膜２０６は、ｐ型半導体層２０４と接して形成する。
また、酸化物半導体膜のエッチングには、クエン酸やシュウ酸などの有機酸をエッチングとして用いることが可能である。本実施の形態では、ＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチング液により、不要な部分を除去して島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を形成する。また、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることが可能である。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることが可能である。所望の加工形状にエッチング可能であるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することが可能である。
所望の形状に加工可能であるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、酸化物半導体膜１４３及び酸化物半導体膜２０６に加熱処理を施しても良い。
酸化物半導体膜１４３及び酸化物半導体膜２０６に加熱処理を施すことで、図５（Ｃ）に示すように、水素、水などの不純物の含有量が低減された酸化物半導体膜１４４及び酸化物半導体膜２０７が形成される。
具体的には、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、３００℃以上７５０℃以下（若しくはガラス基板の歪点以下の温度）で１分間以上１０分間以下程度、好ましくは６５０℃、３分間以上６分間以下程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理で行うことが可能である。ＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することが可能である。
なお、上記加熱処理は、島状の酸化物半導体膜１４３及び酸化物半導体膜２０６形成後のタイミングに限らず、エッチングを行う前の酸化物半導体膜に対して行っても良い。また、上記加熱処理を、島状の酸化物半導体膜１４３及び酸化物半導体膜２０６形成後に複数回行っても良い。
本実施の形態では、窒素雰囲気下において、６００℃、基板温度が上記設定温度に達した状態で６分間、加熱処理を行う。加熱処理は、電気炉を用いた加熱方法、加熱した気体を用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ光を用いるＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの瞬間加熱方法などを用いることが可能である。例えば、電気炉を用いて加熱処理を行う場合、昇温特性を０．１℃／ｍｉｎ以上２０℃／ｍｉｎ以下、降温特性を０．１℃／ｍｉｎ以上１５℃／ｍｉｎ以下とすることが好ましい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、窒素または希ガスなどの不活性雰囲気に代えて、大気圧下の露点がマイナス６０℃以下の、水分含有量が少ない空気下において、加熱処理を行うようにしても良い。
不活性ガス雰囲気下における加熱処理後の、島状の酸化物半導体膜１４４は、非晶質であることが好ましいが、一部結晶化していても良い。
次に、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０を、部分的にエッチングする。当該エッチング工程で、トランジスタ１２０が有する高濃度不純物領域１１３と、トランジスタ１２１が有する高濃度不純物領域１１６に達するコンタクトホールを形成する。
次いで、ゲート絶縁膜１４２及び酸化物半導体膜１４４、並びに、絶縁膜２０２及びｐ型半導体層２０４上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により該導電膜を所定の形状に加工する。
以上により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ１４６のソース電極またはドレイン電極の一方として機能する導電膜１５４が形成される。また、トランジスタ１４６のソース電極またはドレイン電極の他方として機能する導電膜１５５が形成される。またダイオード２１０の電極として機能する導電膜２０８及び導電膜２０９が形成される（図６（Ａ）参照）。なお、図６（Ａ）において、導電膜２０９は同一平面上に示せないため、点線で示している。
なお図６（Ａ）に示すトランジスタ１４６は、ボトムゲート型であって、かつ酸化物半導体膜１４４とソース電極またはドレイン電極（導電膜１５４または導電膜１５５）との接続が、酸化物半導体膜１４４の上部表面を含む領域において行われているため、ボトムゲート・トップコンタクト型と呼ぶことが可能である。
ダイオード２１０の電極である導電膜２０８及び導電膜２０９について、導電膜２０８はｎ型半導体層である酸化物半導体膜２０７に電気的に接続される。また、導電膜２０９はｐ型半導体層２０４に電気的に接続される。
導電膜２０９は、ダイオード２１０のｐ型半導体層２０４に電気的に接続される必要がある。ダイオード２１０の上面図を図６（Ｂ）、図６（Ｂ）（上面図）における、Ａ−Ａ’で切った断面図を図６（Ｃ）、及び、Ｂ−Ｂ’で切った断面図を図６（Ｄ）に示す。図６（Ｂ）及び図６（Ｄ）に示されるように、導電膜２０９は、ｐ型半導体層２０４上の、酸化物半導体膜２０７が設けられない領域で、ｐ型半導体層２０４と電気的に接続される。
導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９として、例えば、アルミニウム、クロム、タンタル、チタン、マンガン、マグネシウム、モリブデン、タングステン、ジルコニウム、ベリリウム、イットリウムから選ばれた元素、または上記元素を１つまたは複数を成分として含む合金等を用いることが出来る。なお、導電膜の形成後に加熱処理を行う場合には、この加熱処理に対する耐熱性を導電膜に持たせることが好ましい。アルミニウム単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので、導電膜の形成後に加熱処理を行う場合は、耐熱性導電性材料と組み合わせて導電膜を形成する。アルミニウムと組み合わせる耐熱性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、または上記元素を１つまたは複数を成分として含む合金、または上記元素を成分として含む窒化物などが好ましい。
導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９として、透光性を有する酸化物導電膜を用いることも可能である。透光性を有する酸化物導電膜を用いると、開口率を向上させることが可能である。このような透光性を有する導電膜として、例えば、酸化物導電膜には酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等を用いることが可能である。
導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、スパッタ法により、チタン膜、窒化チタン膜、アルミニウム膜、チタン膜を順に積層することで得られるソース電極ドレイン電極用の導電膜を、エッチングにより所望の形状に加工することで、導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９を形成する。
導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９を形成するためのエッチングには、ウェットエッチングまたはドライエッチングを用いることが可能である。ドライエッチングを用いて導電膜１５１、導電膜１５２、導電膜１５３、導電膜１５４、導電膜１５５、導電膜２０８、導電膜２０９を形成する場合、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）などを含むガスを用いると良い。
以上の工程により、酸化物半導体膜１４４をチャネル形成領域に有するトランジスタ１４６、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜２０７を有するダイオード２１０が作製可能である。
なお本実施の形態では、酸化物半導体膜１４４を用いたトランジスタ１４６として、チャネルエッチ型のトランジスタを形成したが、チャネルストップ型のトランジスタを形成しても良い。その場合は、ゲート電極１４１と重なる位置において、酸化物半導体膜１４４上に、チャネル保護膜を形成すればよい。チャネル保護膜を設けることによって、酸化物半導体膜１４４のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことが可能である。従ってトランジスタの信頼性を向上させることが可能である。
また、酸化物半導体膜１４４を形成後、酸化物半導体膜１４４を覆って絶縁膜を形成し、さらに該絶縁膜上に、酸化物半導体膜１４４と重畳するように、第２のゲート電極を形成してもよい。第２のゲート電極を形成した場合、第２のゲート電極はいわゆるバックゲートとして機能する。第２のゲート電極を有することで、酸化物半導体膜１４４中の電界を制御することが可能であり、これによって、トランジスタ１４６の電気的特性を制御することが可能である。なお、第２のゲート電極は、他の配線層や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
本実施の形態は、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ１４６を作製する工程を利用して、ダイオード２１０を作製することが可能である。これにより、ダイオード２１０を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ１４６と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態２］
本実施の形態では、実施の形態１と異なる構成の半導体装置及びその作製方法について、図７（Ａ）〜図７（Ｃ）、図１５（Ａ）〜図１５（Ｄ）を用いて説明する。
まず実施の形態１の図１（Ａ）〜図５（Ａ）までの作製工程に基づいて、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０それぞれの一部をエッチングして、開口部２０５を形成するまでの工程を行う（図７（Ａ）参照）。なお図７（Ａ）と図５（Ａ）は同じ図面である。
本実施の形態では、実施の形態１と同様に、トランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、後述する、整流素子であるダイオード２２０のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
次に、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０を、部分的にエッチングする。当該エッチング工程で、トランジスタ１２０が有する高濃度不純物領域１１３と、トランジスタ１２１が有する高濃度不純物領域１１６に達するコンタクトホールを形成する。
次いで、ゲート絶縁膜１４２、絶縁膜２０２、及びｐ型半導体層２０４上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により該導電膜を所定の形状に加工する。
上記作製工程により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ１９６のソース電極またはドレイン電極の一方として機能する導電膜１７４が形成される。また、トランジスタ１９６のソース電極またはドレイン電極の他方として機能する導電膜１７５が形成される。またダイオード２２０の電極として機能する導電膜２１８及び導電膜２１９が形成される（図７（Ｂ）参照）。なお、図７（Ｂ）において、導電膜２１９は同一平面上に示せないため、点線で示している。
ダイオード２２０の上面図を図１５（Ｂ）、図１５（Ｂ）（上面図）における、Ｃ−Ｃ’で切った断面図を図１５（Ｃ）、及び、Ｄ−Ｄ’で切った断面図を図１５（Ｄ）に示す。図１５（Ｂ）及び図１５（Ｄ）に示されるように、導電膜２１９は、ｐ型半導体層２０４上の、酸化物半導体膜２１７（後述）が設けられない領域で、ｐ型半導体層２０４と電気的に接続される。
ダイオード２２０の電極である導電膜２１８及び導電膜２１９について、導電膜２１９はｐ型半導体層２０４に電気的に接続される。また、導電膜２１８は後述するｎ型半導体層である酸化物半導体膜２１７に電気的に接続される。
次に、ゲート絶縁膜１４２、導電膜１７４、導電膜１７５、導電膜２１８、絶縁膜２０２、及び、ｐ型半導体層２０４それぞれの上に、酸化物半導体膜を形成した後、エッチング等により所望の形状に上記酸化物半導体膜を加工する。これにより、ゲート電極１４１と重なる位置に、島状の酸化物半導体膜１８３を形成し、かつ、ｐ型半導体層２０４に接して、島状の酸化物半導体膜２１６を形成する（図７（Ｃ）参照）。なお、島状の酸化物半導体膜１８３及び酸化物半導体膜２１６の詳細な作製工程及び作製条件は、それぞれ、実施の形態１で述べられた島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を参酌可能である。
後述するトランジスタ１９６のチャネル形成領域となる酸化物半導体膜１８３と、ダイオード２２０のｎ型半導体層となる酸化物半導体膜２１６を同時に形成可能である。酸化物半導体膜１８３と酸化物半導体膜２１６を同時に形成可能であるので、半導体装置の作製工程数を減少させることが可能である。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、酸化物半導体膜１８３及び酸化物半導体膜２１６に加熱処理を施しても良い。
酸化物半導体膜１８３及び酸化物半導体膜２１６に加熱処理を施すことで、図１５（Ａ）に示すように、水素、水などの不純物の含有量が低減された酸化物半導体膜１８４及び酸化物半導体膜２１７が形成される。
以上の工程により、酸化物半導体膜１８４をチャネル形成領域として有するトランジスタ１９６、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜２１７を有するダイオード２２０が作製可能である。
なお図１５（Ａ）に示すトランジスタ１９６は、ボトムゲート型であって、かつ酸化物半導体膜１８４とソース電極またはドレイン電極（導電膜１７４または導電膜１７５）との接続が、酸化物半導体膜１８４の下部表面を含む領域において行われているため、ボトムゲート・ボトムコンタクト型と呼ぶことが可能である。
なお本実施の形態では、酸化物半導体膜１８４を用いたトランジスタ１９６として、チャネルエッチ型のトランジスタを形成したが、チャネルストップ型のトランジスタを形成しても良い。その場合は、ゲート電極１４１と重なる位置において、酸化物半導体膜１８４上に、チャネル保護膜を形成すればよい。チャネル保護膜を設けることによって、酸化物半導体膜１８４のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことが可能である。従ってトランジスタの信頼性を向上させることが可能である。
また、酸化物半導体膜１８４を形成後、酸化物半導体膜１８４を覆って絶縁膜を形成し、さらに該絶縁膜上に、酸化物半導体膜１８４と重畳するように、第２のゲート電極を形成してもよい。第２のゲート電極を形成した場合、第２のゲート電極はいわゆるバックゲートとして機能する。第２のゲート電極を有することで、酸化物半導体膜１８４中の電界を制御することが可能であり、これによって、トランジスタ１９６の電気的特性を制御することが可能である。なお、第２のゲート電極は、他の配線層や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ１９６を作製する工程を利用して、ダイオード２２０を作製することが可能である。これにより、ダイオード２２０を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ１９６と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２と異なる構成の半導体装置及びその作製方法について、図８（Ａ）〜図８（Ｃ）、図１６（Ａ）〜図１６（Ｄ）を用いて説明する。
まず実施の形態１の図１（Ａ）〜図５（Ａ）までの作製工程に基づいて、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０それぞれの一部をエッチングして、開口部２０５を形成するまでの工程を行う（図８（Ａ）参照）。なお図８（Ａ）と図５（Ａ）は同じ図面である。
本実施の形態では、実施の形態１と同様に、トランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、後述する、整流素子であるダイオード２４０のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
次に、ｐ型半導体層２０４及び絶縁膜２０２上に、真性半導体膜を形成する。真性半導体膜を形成後、エッチング等により所望の形状に該真性半導体膜を加工する。当該工程により、ｐ型半導体層２０４に接して、島状の真性半導体膜２３１を形成する（図８（Ｂ）参照）。
島状の真性半導体膜２３１は、ｐｉｎ接合を有するダイオード２４０の真性半導体層となる。
なお、ここでいう真性半導体層とは、半導体層に含まれるｐ型もしくはｎ型を付与する不純物が１×１０２０ｃｍ−３以下の濃度であり、酸素及び窒素が９×１０１９ｃｍ−３以下の濃度であり、暗伝導度に対して光伝導度が１０００倍以上である半導体層を指す。また本明細書では、真性半導体層をｉ型半導体層とも呼ぶ。
次に、ゲート絶縁膜１４２及び真性半導体膜２３１それぞれの上に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に該酸化物半導体膜を加工する。これにより、ゲート電極１４１と重なる位置に、島状の酸化物半導体膜１４３を形成し、かつ、真性半導体膜２３１に接して、島状の酸化物半導体膜２３６を形成する（図８（Ｃ）参照）。なお、島状の酸化物半導体膜１４３及び酸化物半導体膜２３６の詳細な作製工程及び作製条件は、それぞれ、実施の形態１で述べられた島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を参酌可能である。
トランジスタ１４６のチャネル形成領域となる酸化物半導体膜１４３と、ダイオード２４０のｎ型半導体層となる酸化物半導体膜２３６を同時に形成可能である。酸化物半導体膜１４３と酸化物半導体膜２３６を同時に形成可能であるので、半導体装置の作製工程数を減少させることが可能である。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、酸化物半導体膜１４３及び酸化物半導体膜２３６に加熱処理を施しても良い。
酸化物半導体膜１４３及び酸化物半導体膜２３６に加熱処理を施すことで、水素、水などの不純物の含有量が低減された酸化物半導体膜１４４及び酸化物半導体膜２３７が形成される。
次いで、ゲート絶縁膜１４２及び酸化物半導体膜１４４、並びに、絶縁膜２０２及び酸化物半導体膜２３７上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により該導電膜を所定の形状に加工する。
以上により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ１４６のソース電極またはドレイン電極の一方として機能する導電膜１５４が形成される。また、トランジスタ１４６のソース電極またはドレイン電極の他方として機能する導電膜１５５が形成される。またダイオード２４０の電極として機能する導電膜２３８及び導電膜２３９が形成される（図１６（Ａ）参照）。なお、図１６（Ａ）において、導電膜２３９は同一平面上に示せないため、点線で示している。
なお図１６（Ａ）に示すトランジスタ１４６は、ボトムゲート型であって、かつ酸化物半導体膜１４４とソース電極またはドレイン電極（導電膜１５４または導電膜１５５）との接続が、酸化物半導体膜１４４の上部表面を含む領域において行われているため、ボトムゲート・トップコンタクト型と呼ぶことが可能である。
ダイオード２４０の電極である導電膜２３８及び導電膜２３９について、導電膜２３９はｐ型半導体層２０４に電気的に接続される。また、導電膜２３８はｎ型半導体層である酸化物半導体膜２３７に電気的に接続される。
導電膜２３９は、ダイオード２４０のｐ型半導体層２０４に電気的に接続される必要がある。ダイオード２４０の上面図を図１６（Ｂ）、図１６（Ｂ）（上面図）における、Ｅ−Ｅ’で切った断面図を図１６（Ｃ）、及び、Ｆ−Ｆ’で切った断面図を図１６（Ｄ）に示す。なお図１６（Ｂ）において、真性半導体膜２３１は酸化物半導体膜２３７と重畳して配置されている。図１６（Ｂ）及び図１６（Ｄ）に示されるように、導電膜２３９は、ｐ型半導体層２０４上の、酸化物半導体膜２３７が設けられない領域で、ｐ型半導体層２０４と電気的に接続される。
以上の工程により、酸化物半導体膜１４４をチャネル形成領域に有するトランジスタ１４６、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜２３７を有するダイオード２４０が作製可能である。
なお本実施の形態では、酸化物半導体膜１４４を用いたトランジスタ１４６として、チャネルエッチ型のトランジスタを形成したが、チャネルストップ型のトランジスタを形成しても良い。その場合は、ゲート電極１４１と重なる位置において、酸化物半導体膜１４４上に、チャネル保護膜を形成すればよい。チャネル保護膜を設けることによって、酸化物半導体膜１４４のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことが可能である。従ってトランジスタの信頼性を向上させることが可能である。
また、酸化物半導体膜１４４を形成後、酸化物半導体膜１４４を覆って絶縁膜を形成し、さらに該絶縁膜上に、酸化物半導体膜１４４と重畳するように、第２のゲート電極を形成してもよい。第２のゲート電極を形成した場合、第２のゲート電極はいわゆるバックゲートとして機能する。第２のゲート電極を有することで、酸化物半導体膜１４４中の電界を制御することが可能であり、これによって、トランジスタ１４６の電気的特性を制御することが可能である。なお、第２のゲート電極は、他の配線層や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ１４６を作製する工程を利用して、ダイオード２４０を作製することが可能である。これにより、ダイオード２４０を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ１４６と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態４］
本実施の形態では、実施の形態１〜実施の形態３と異なる構成の半導体装置及びその作製方法について、図９（Ａ）〜図９（Ｃ）及び図１０（Ａ）〜図１０（Ｂ）、図１７（Ａ）〜図１７（Ｃ）を用いて説明する。
まず実施の形態１の図１（Ａ）〜図５（Ａ）までの作製工程に基づいて、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０それぞれの一部をエッチングして、開口部２０５を形成するまでの工程を行う（図９（Ａ）参照）。なお図９（Ａ）と図５（Ａ）は同じ図面である。
本実施の形態では、実施の形態１と同様に、トランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、後述する、整流素子であるダイオード２５０のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
次いで、ゲート絶縁膜１４２、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０を、部分的にエッチングする。このエッチング工程で、トランジスタ１２０が有する高濃度不純物領域１１３と、トランジスタ１２１が有する高濃度不純物領域１１６と達するコンタクトホールを形成する。
次いで、ゲート絶縁膜１４２、絶縁膜２０２、及びｐ型半導体層２０４上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により該導電膜を所定の形状に加工する。
以上により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ１９６のソース電極またはドレイン電極の一方として機能する導電膜１７４が形成される。また、トランジスタ１９６のソース電極またはドレイン電極の他方として機能する導電膜１７５が形成される。またダイオード２５０の電極として機能する導電膜２１８及び導電膜２１９が形成される（図９（Ｂ）参照）。なお、図９（Ｂ）において、導電膜２１９は同一平面上に示せないため、点線で示している。
ダイオード２５０の電極である導電膜２１８及び導電膜２１９において、導電膜２１９はｐ型半導体層２０４に電気的に接続される。また、導電膜２１８は後述するｎ型半導体層である酸化物半導体膜２４７に電気的に接続される。なお、導電膜２１８、導電膜２１９、及びｐ型半導体層２０４の上面図を図１７（Ａ）に示し、詳細は後述する。
次いで、ｐ型半導体層２０４、絶縁膜２０２、及び導電膜２１８上に、真性半導体膜を形成する。真性半導体膜を形成後、エッチング等により所望の形状に該真性半導体膜を加工する。当該工程により、ｐ型半導体層２０４に接して、島状の真性半導体膜２４１を形成する（図９（Ｃ）参照）。
島状の真性半導体膜２４１は、ｐｉｎ接合を有するダイオード２５０の真性半導体層となる。
次に、ゲート絶縁膜１４２及び真性半導体膜２４１それぞれの上に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に上記酸化物半導体膜を加工する。これにより、ゲート電極１４１と重なる位置に、島状の酸化物半導体膜１８３を形成し、かつ、真性半導体膜２４１に接して、島状の酸化物半導体膜２４６を形成する（図１０（Ａ）参照）。なお、島状の酸化物半導体膜１８３及び酸化物半導体膜２４６の詳細な作製工程及び作製条件は、それぞれ、実施の形態１で述べられた島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を参酌可能である。
後述するトランジスタ１９６のチャネル形成領域となる酸化物半導体膜１８３と、ダイオード２５０のｎ型半導体層となる酸化物半導体膜２４６を同時に形成可能である。酸化物半導体膜１８３と酸化物半導体膜２４６を同時に形成可能であるので、半導体装置の作製工程数を減少させることが可能である。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、酸化物半導体膜１８３及び酸化物半導体膜２４６に加熱処理を施しても良い。
酸化物半導体膜１８３及び酸化物半導体膜２４６に加熱処理を施すことで、水素、水などの不純物の含有量が低減された酸化物半導体膜１８４及び酸化物半導体膜２４７が形成される（図１０（Ｂ）参照）。
なお図１０（Ｂ）に示すトランジスタ１９６は、ボトムゲート型であって、かつ酸化物半導体膜１８４とソース電極またはドレイン電極（導電膜１７４または導電膜１７５）との接続が、酸化物半導体膜１８４の下部表面を含む領域において行われているため、ボトムゲート・ボトムコンタクト型と呼ぶことが可能である。
ダイオード２５０の電極である導電膜２１８及び導電膜２１９について、導電膜２１９はｐ型半導体層２０４に電気的に接続される。また、導電膜２１８はｎ型半導体層である酸化物半導体膜２４７に電気的に接続される。
導電膜２１９は、ダイオード２５０のｐ型半導体層２０４に電気的に接続される必要がある。ダイオード２５０の上面図を図１７（Ａ）（上面図）における、Ｇ−Ｇ’で切った断面図を図１７（Ｂ）、及び、Ｈ−Ｈ’で切った断面図を図１７（Ｃ）に示す。なお図１７（Ａ）において、真性半導体膜２４１は酸化物半導体膜２４７と重畳して配置されている。図１７（Ａ）及び図１７（Ｃ）に示されるように、導電膜２１９は、ｐ型半導体層２０４上の、酸化物半導体膜２４７が設けられない領域で、ｐ型半導体層２０４と電気的に接続される。
以上の工程により、酸化物半導体膜１８４をチャネル形成領域として用いたトランジスタ１９６、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜２４７を有するダイオード２５０が作製可能である。
なお本実施の形態では、酸化物半導体膜１８４を用いたトランジスタ１９６として、チャネルエッチ型のトランジスタを形成したが、チャネルストップ型のトランジスタを形成しても良い。その場合は、ゲート電極１４１と重なる位置において、酸化物半導体膜１８４上に、チャネル保護膜を形成すればよい。チャネル保護膜を設けることによって、酸化物半導体膜１８４のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことが可能である。従ってトランジスタの信頼性を向上させることが可能である。
また、酸化物半導体膜１８４を形成後、酸化物半導体膜１８４を覆って絶縁膜を形成し、さらに該絶縁膜上に、酸化物半導体膜１８４と重畳するように、第２のゲート電極を形成してもよい。第２のゲート電極を形成した場合、第２のゲート電極はいわゆるバックゲートとして機能する。第２のゲート電極を有することで、酸化物半導体膜１８４中の電界を制御することが可能であり、これによって、トランジスタ１９６の電気的特性を制御することが可能である。なお、第２のゲート電極は、他の配線層や電極などと電気的に接続されて何らかの電位が与えられても良いし、絶縁されてフローティング状態であっても良い。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ１９６を作製する工程を利用して、ダイオード２５０を作製することが可能である。これにより、ダイオード２５０を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ１９６と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態５］
実施の形態１〜実施の形態４では、酸化物半導体膜をチャネル形成領域に有するトランジスタは、ボトムゲート型トランジスタである。本実施の形態では、酸化物半導体膜をチャネル形成領域に有するトランジスタを、トップゲート型トランジスタとするときの半導体装置及びその作製方法について説明する。
本実施の形態を、図１１（Ａ）〜図１１（Ｂ）、図１８（Ａ）〜図１８（Ｂ）を用いて説明する。
まず実施の形態１に基づいて、図４（Ａ）に示す絶縁膜１３２を作製する工程までを行う。
これにより、トランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、整流素子であるダイオード３０９のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
次に、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０を、部分的にエッチングする。当該エッチング工程で、トランジスタ１２０が有する高濃度不純物領域１１３と、トランジスタ１２１が有する高濃度不純物領域１１６に達するコンタクトホールを形成する。
以上の工程により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ３０８のソース電極またはドレイン電極の一方として機能する導電膜３０４が形成される。また、トランジスタ３０８のソース電極またはドレイン電極の他方として機能する導電膜３０５が形成される。またダイオード３０９の電極として機能する導電膜２１８及び導電膜２１９が形成される。なお、導電膜２１９は同一平面上に示せないため、点線で示している。また導電膜２１８及び導電膜２１９は、実施の形態２で述べた導電膜２１８及び導電膜２１９と同様である。
ダイオード３０９の電極である導電膜２１８及び導電膜２１９において、導電膜２１９はｐ型半導体層２０４に電気的に接続される。また、導電膜２１８は後述するｎ型半導体層である酸化物半導体膜３０７に電気的に接続される。
次に、絶縁膜１３２、導電膜３０４、導電膜３０５、絶縁膜２０２、導電膜２１８、ｐ型半導体層２０４、それぞれの上に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に上記酸化物半導体膜を加工する。これにより、導電膜３０４及び導電膜３０５にそれぞれ重畳して、島状の酸化物半導体膜３００を形成し、かつ、ｐ型半導体層２０４に接して、島状の酸化物半導体膜３１０を形成する（図１１（Ａ）参照）。なお、導電膜３０４及び導電膜３０５に重畳する酸化物半導体膜３００、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３１０の詳細な作製工程及び作製条件は、それぞれ、実施の形態１で述べられた島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を参酌可能である。
後述するトランジスタ３０８のチャネル形成領域となる酸化物半導体膜３００と、整流素子であるダイオード３０９のｎ型半導体層となる酸化物半導体膜３１０を同時に形成可能である。これにより、半導体装置の作製工程数を減少させることが可能である。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、導電膜３０４及び導電膜３０５に重畳する酸化物半導体膜３００、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３１０に加熱処理を施しても良い。
導電膜３０４及び導電膜３０５に重畳する酸化物半導体膜３００、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３１０に加熱処理を施すことで、それぞれ、水素、水などの不純物の含有量が低減された酸化物半導体膜３０１及び酸化物半導体膜３０７が形成される。
次いで、絶縁膜１３２、導電膜１５１、導電膜１５２、導電膜１５３、導電膜３０４、酸化物半導体膜３０１、導電膜３０５を覆って、絶縁膜３０２を形成する。絶縁膜３０２は、ダイオード３０９を覆っていてもよい。絶縁膜３０２は、トランジスタ３０８のゲート絶縁膜として機能する。かつ、トランジスタ１２０、トランジスタ１２１、ダイオード３０９の保護膜として機能する。
絶縁膜３０２上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により、該導電膜を絶縁膜３０２上の酸化物半導体膜３０１と重畳する領域に配置されるように所定の形状に加工する。これにより、トランジスタ３０８のゲート電極３０３が形成される。
以上の工程により、酸化物半導体膜３０１をチャネル形成領域として用いたトランジスタ３０８、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜３０７を有するダイオード３０９を作製可能である（図１１（Ｂ）参照）。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ３０８を作製する工程を利用して、ダイオード３０９を作製することが可能である。これにより、ダイオード３０９を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ３０８と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
図１１（Ｂ）と異なる構成を有する半導体装置を、図１８（Ｂ）に示す。図１８（Ｂ）に示す半導体装置は、トランジスタ１２０、トランジスタ１２１、トランジスタ３１８、整流素子であるダイオード３１９を有している。図１８（Ｂ）に示す半導体装置の作製方法について、以下に説明する。
まず実施の形態１に基づいて、図４（Ａ）に示す絶縁膜１３２を作製する工程までを行う。
これにより、トランジスタ１２０のチャネル形成領域となる半導体膜１０６、トランジスタ１２１のチャネル形成領域となる半導体膜１０７、ダイオード３１９のｐ型半導体層２０４となる半導体膜２０１を同時に形成することが可能である。半導体膜１０６、半導体膜１０７、半導体膜２０１を同時に形成することにより、半導体装置の作製工程数を減少させることが可能である。
次いで絶縁膜１３２上に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に上記酸化物半導体膜を加工する。これにより、絶縁膜１３２上に島状の酸化物半導体膜３２０を形成し、かつ、ｐ型半導体層２０４に接して、島状の酸化物半導体膜３３０を形成する。なお、絶縁膜１３２上に形成された酸化物半導体膜３２０、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３３０の詳細な作製工程及び作製条件は、それぞれ、実施の形態１で述べられた島状の酸化物半導体膜１４３及び酸化物半導体膜２０６を参酌可能である。
後述するトランジスタ３１８のチャネル形成領域となる酸化物半導体膜３２０、及びダイオード３１９のｎ型半導体層となる酸化物半導体膜３３０を同時に形成可能である。これにより、半導体装置の作製工程数を減少させることが可能である。
次に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、絶縁膜１３２上に形成された酸化物半導体膜３２０、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３３０に加熱処理を施しても良い。
絶縁膜１３２上に形成された酸化物半導体膜３２０、並びに、ｐ型半導体層２０４に接する酸化物半導体膜３３０に加熱処理を施すことで、それぞれ、水素、水などの不純物の含有量が低減された酸化物半導体膜３１１及び酸化物半導体膜３１７が形成される。
次に、絶縁膜１３２、絶縁膜１３１、絶縁膜１３０を、部分的にエッチングする。当該エッチング工程で、トランジスタ１２０が有する高濃度不純物領域１１３と、トランジスタ１２１が有する高濃度不純物領域１１６に達するコンタクトホールを形成する。
上述の作製工程により、トランジスタ１２０のソース電極またはドレイン電極の一方として機能する導電膜１５１、トランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電膜１５２が形成される。また、トランジスタ１２１のソース電極またはドレイン電極の一方として機能する導電膜１５３、トランジスタ１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ３１８のソース電極またはドレイン電極の一方として機能する導電膜３１４が形成される。また、トランジスタ３１８のソース電極またはドレイン電極の他方として機能する導電膜３１５が形成される。またダイオード３１９の電極として機能する導電膜２０８及び導電膜２０９が形成される。なお、導電膜２０９は同一平面上に示せないため、点線で示している。また導電膜２０８及び導電膜２０９は、実施の形態１で述べた導電膜２０８及び導電膜２０９と同様である。
ダイオード３１９の電極である導電膜２０８及び導電膜２０９について、導電膜２０９はｐ型半導体層２０４に電気的に接続される。また、導電膜２０８は後述するｎ型半導体層である酸化物半導体膜３１７に電気的に接続される。
次いで、絶縁膜１３２、導電膜１５１、導電膜１５２、導電膜１５３、導電膜３１４、酸化物半導体膜３１１、導電膜３１５を覆って、絶縁膜３１２を形成する。絶縁膜３１２は、ダイオード３１９を覆っていてもよい。絶縁膜３１２は、トランジスタ３１８のゲート絶縁膜として機能する。かつ、トランジスタ１２０、トランジスタ１２１、ダイオード３１９の保護膜として機能する。
絶縁膜３１２上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により、該導電膜を絶縁膜３１２上の酸化物半導体膜３１１と重畳する領域に配置されるように所定の形状に加工する。これにより、トランジスタ３１８のゲート電極３１３が形成される。
以上の工程により、酸化物半導体膜３１１をチャネル形成領域に有するトランジスタ３１８、並びに、単結晶半導体層であるｐ型半導体層２０４及び酸化物半導体膜３１７を有するダイオード３１９を作製可能である。
なお、本実施の形態では、実施の形態１と同様に、無線通信機能を有する半導体装置及びその作製方法に関するものであるが、本実施の形態の半導体装置はこれに限定されるものではない。本実施の形態は、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、ボンド基板１００から分離された単結晶半導体層１０４を用いて形成されたトランジスタ１２０またはトランジスタ１２１、及び、酸化物半導体膜を用いて形成されたトランジスタ３１８を作製する工程を利用して、ダイオード３１９を作製することが可能である。これにより、ダイオード３１９を作製する工程を、トランジスタ１２０またはトランジスタ１２１、並びに、トランジスタ３１８と別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
なお、本実施の形態の図１１（Ｂ）に示す半導体装置及び図１８（Ｂ）に示す半導体装置それぞれにおいて、ｐ型半導体層２０４及びｎ型半導体層である酸化物半導体膜３０７との間、並びに、ｐ型半導体層２０４及びｎ型半導体層である酸化物半導体膜３１７との間に、真性半導体層を設けてもよい。真性半導体層を形成する方法については、実施の形態３あるいは実施の形態４の記載を参酌することが可能である。
開示される発明の一様態では、半導体装置の作製において、特性が異なる第１の半導体素子（例えばシリコンを有するトランジスタ）と第２の半導体素子（例えば酸化物半導体膜を有するトランジスタ）を作製する工程を利用して、第３の半導体素子（例えばダイオード）を作製することで、作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態６］
実施の形態１では、トランジスタ１２０及びトランジスタ１２１のチャネル形成領域として、単結晶半導体層を用いた例を述べた。本実施の形態では、トランジスタ１２０及びトランジスタ１２１のチャネル形成領域として、多結晶半導体層を用いた例について説明する。
本実施の形態を、図１９（Ａ）〜図１９（Ｃ）、図２０（Ａ）〜図２０（Ｂ）、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）を用いて説明する。まず基板９０１を用意する。基板９０１はベース基板１０３と同様の基板を用いればよい。
基板９０１上に、絶縁膜９０２を介して半導体層９０３を成膜する（図１９（Ａ）参照）。
絶縁膜９０２は下地膜として機能する絶縁膜を形成すればよく、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を単層又は積層して形成する。
半導体層９０３として、珪素（Ｓｉ）若しくはゲルマニウム（Ｇｅ）などの周期表第１４族元素からなる元素、シリコンゲルマニウム（ＳｉＧｅ）若しくはガリウムヒ素（ＧａＡｓ）などの化合物などの半導体材料を用いる。また、これらの半導体材料からなる層の積層構造としてもよい。
また半導体層９０３として、非晶質半導体層、微結晶半導体層、又は多結晶半導体層を、プラズマＣＶＤ法又はスパッタ法等を用いて形成する。本実施の形態では、半導体層９０３として非晶質珪素層をプラズマＣＶＤ法で成膜する。
半導体層９０３として非晶質半導体層又は微結晶半導体層を成膜した場合は、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）若しくはファーネスアニール炉を用いた熱結晶化法、又はニッケル（Ｎｉ）などの結晶化を助長する金属元素を用いる結晶化法等により結晶化し、多結晶半導体層９０４を得る（図１９（Ｂ）参照）。
なお半導体層９０３として、多結晶半導体層を成膜した場合は、結晶化を行わずに、半導体層９０３を多結晶半導体層９０４として用いてもよい。或いは上述の結晶化法に基づいて半導体層９０３を結晶化し、多結晶半導体層９０４を形成しても良い。
次いで、フォトリソグラフィ法を用いて多結晶半導体層９０４上にレジストを形成する。さらに当該レジストをマスクとして、多結晶半導体層９０４を選択的にエッチングし、島状の半導体膜９０６、半導体膜９０７、半導体膜９１１を形成する（図１９（Ｃ）参照）。
以上により多結晶半導体層９０４から、島状の半導体膜９０６、半導体膜９０７、半導体膜９１１を得ることが可能である。本実施の形態で形成した島状の半導体膜９０６、半導体膜９０７、及び半導体膜９１１を、実施の形態１で述べた島状の半導体膜１０６、半導体膜１０７、及び半導体膜２０１に置き換え、実施の形態１乃至実施の形態５を援用することにより、多結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体層をチャネル形成領域に有するトランジスタの作製工程を利用し、多結晶半導体層及び酸化物半導体層を有する整流素子（例えばダイオード）を得ることが可能である。
本実施の形態により、トランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
本実施の形態により得られた、多結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体層をチャネル形成領域に有するトランジスタの作製工程を用いて、多結晶半導体層及び酸化物半導体層を有する整流素子を有する半導体装置を、図２０（Ａ）〜図２０（Ｂ）、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）に示す。
図２０（Ａ）に示す半導体装置は、図６（Ａ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ１４６、整流素子であるダイオード２２１０を有している。図２０（Ａ）に示すトランジスタ２１２０は、図６（Ａ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２０（Ａ）に示すトランジスタ２１２１は、図６（Ａ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２０（Ａ）に示すダイオード２２１０は、図６（Ａ）に示すダイオード２１０の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
図２０（Ｂ）に示す半導体装置は、図１５（Ａ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ１９６、整流素子であるダイオード２２２０を有している。図２０（Ｂ）に示すトランジスタ２１２０は、図１５（Ａ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２０（Ｂ）に示すトランジスタ２１２１は、図１５（Ａ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２０（Ｂ）に示すダイオード２２２０は、図１５（Ａ）に示すダイオード２２０の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
図２１（Ａ）に示す半導体装置は、図１６（Ａ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ１４６、整流素子であるダイオード２２４０を有している。図２１（Ａ）に示すトランジスタ２１２０は、図１６（Ａ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２１（Ａ）に示すトランジスタ２１２１は、図１６（Ａ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２１（Ａ）に示すダイオード２２４０は、図１６（Ａ）に示すダイオード２４０の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
図２１（Ｂ）に示す半導体装置は、図１０（Ｂ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ１９６、整流素子であるダイオード２２５０を有している。図２１（Ｂ）に示すトランジスタ２１２０は、図１０（Ｂ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２１（Ｂ）に示すトランジスタ２１２１は、図１０（Ｂ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２１（Ｂ）に示すダイオード２２５０は、図１０（Ｂ）に示すダイオード２５０の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
図２２（Ａ）に示す半導体装置は、図１８（Ｂ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ３１８、整流素子であるダイオード２３１９を有している。図２２（Ａ）に示すトランジスタ２１２０は、図１８（Ｂ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２２（Ａ）に示すトランジスタ２１２１は、図１８（Ｂ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２２（Ａ）に示すダイオード２３１９は、図１８（Ｂ）に示すダイオード３１９の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
図２２（Ｂ）に示す半導体装置は、図１１（Ｂ）に示す半導体装置と同様であり、トランジスタ２１２０、トランジスタ２１２１、トランジスタ３０８、整流素子であるダイオード２３０９を有している。図２２（Ｂ）に示すトランジスタ２１２０は、図１１（Ｂ）に示すトランジスタ１２０の単結晶半導体層である半導体膜１０６を、多結晶半導体層である半導体膜９０６で置き換えている。図２２（Ｂ）に示すトランジスタ２１２１は、図１１（Ｂ）に示すトランジスタ１２１の単結晶半導体層である半導体膜１０７を、多結晶半導体層である半導体膜９０７で置き換えている。図２２（Ｂ）に示すダイオード２３０９は、図１１（Ｂ）に示すダイオード３０９の単結晶半導体層である半導体膜２０１を、多結晶半導体層である半導体膜９１１で置き換えている。
開示される発明の一様態では、半導体装置の作製において、特性が異なる第１の半導体素子（例えばシリコンを有するトランジスタ）と第２の半導体素子（例えば酸化物半導体膜を有するトランジスタ）を作製する工程を利用して、第３の半導体素子（例えばダイオード）を作製することで、作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、多結晶半導体膜を用いて形成されたトランジスタ及び、酸化物半導体膜を用いて形成されたトランジスタを作製する工程を利用して、ダイオードを作製することが可能である。これにより、ダイオードを作製する工程を、多結晶半導体膜を用いて形成されたトランジスタ及び、酸化物半導体膜を用いて形成されたトランジスタと別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態７］
実施の形態１では、トランジスタ１２０及びトランジスタ１２１のチャネル形成領域として、ボンド基板から分離した単結晶半導体層を用いた例を述べた。本実施の形態では、トランジスタ１２０及びトランジスタ１２１のチャネル形成領域として、単結晶半導体基板を用いた例について説明する。
本実施の形態を、図２３（Ａ）〜図２３（Ｄ）、図２４（Ａ）〜図２４（Ｃ）、図２５（Ａ）〜図２５（Ｂ）、図２６、図２７（Ａ）〜図２７（Ｂ）、図２８（Ａ）〜図２８（Ｂ）を用いて説明する。
まず単結晶半導体基板１１００を用意する。単結晶半導体基板１１００として、シリコンの単結晶半導体基板を用いることが可能である。また、単結晶半導体基板１１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。
次いで単結晶半導体基板１１００に絶縁膜１１４０（フィールド酸化膜とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
次に、素子形成領域を覆うように絶縁膜１２０２を形成する。本実施の形態では、熱処理を行い単結晶半導体基板１１００に設けられた素子形成領域の表面を酸化させることにより酸化珪素膜を形成する。これにより絶縁膜１２０２及び絶縁膜１１４０は一つの連続した膜となる。
あるいは絶縁膜１２０２として、熱酸化法により酸化珪素膜を形成した後、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
絶縁膜１２０２を形成する他の方法としては、例えば、単結晶半導体基板１１００に設けられた素子形成領域の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜１２０２として酸化珪素膜又は窒化珪素膜で形成することができる。また、高密度プラズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜１２０２は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。
絶縁膜１２０２は、後述するトランジスタ１１２０及びトランジスタ１１２１のゲート絶縁膜として機能する絶縁膜である。
次いで、単結晶半導体基板１１００に、ｐウェル領域１１０１及びｎウェル領域１１０２を形成する（図２３（Ａ）参照）。ｐウェル領域１１０１及びｎウェル領域１１０２はそれぞれ、絶縁膜１１４０により絶縁分離されている。
ｐウェル領域１１０１及びｎウェル領域１１０２はそれぞれ、単結晶半導体基板１１００に、ｐ型を付与する不純物元素及びｎ型を付与する不純物元素を添加することにより形成すればよい。またｐウェル領域１１０１及びｎウェル領域１１０２を形成後、不純物元素の添加により損傷した絶縁膜１２０２を除去し、単結晶半導体基板１１００を再度熱酸化して、新たな絶縁膜１２０２を形成しても良い。
ｎ型を付与する不純物元素としては、例えばリンまたはヒ素を、ｐ型を付与する不純物元素としては、例えばホウ素を添加する。
また後述の高濃度不純物領域が形成される工程で、ｐウェル領域１１０１にはｎ型を付与する不純物元素が添加され、ｎチャネル型トランジスタが形成される。また同様に、ｎウェル領域１１０２にはｐ型を付与する不純物元素が添加され、ｐチャネル型トランジスタが形成される。
次いで、絶縁膜１２０２上に導電膜を形成した後、該導電膜を所定の形状に加工することで、ｐウェル領域１１０１及びｎウェル領域１１０２上に電極１１０９を形成する（図２３（Ｂ）参照）。
次に、図２３（Ｃ）に示すように、電極１１０９をマスクとして、単結晶半導体基板１１００に一導電型を付与する不純物元素を添加する。一導電性を付与する不純物として、ｐ型を付与する不純物元素を単結晶半導体基板１１００に添加する際、ｎ型の不純物が添加される領域はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を単結晶半導体基板１１００に添加する際、ｐ型の不純物が添加される領域はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記ｎ型を付与する不純物元素の添加により、ｐウェル領域１１０１に、一対の高濃度不純物領域１１１３と、一対の高濃度不純物領域１１１３の間にチャネル形成領域１１１５とが形成される。
また、上記ｐ型を付与する不純物元素の添加により、ｎウェル領域１１０２に、一対の高濃度不純物領域１１１６と、一対の高濃度不純物領域１１１６の間にチャネル形成領域１１１８とが形成される。
高濃度不純物領域１１１３及び高濃度不純物領域１１１６はそれぞれ、ソース領域またはドレイン領域として機能する。また実施の形態１と同様に、高濃度不純物領域１１１３とチャネル形成領域１１１５との間、並びに、高濃度不純物領域１１１６とチャネル形成領域１１１８との間に、低濃度不純物領域を形成しても良い。低濃度不純物領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、ＬＤＤ領域は必ずしも設ける必要はなく、ソース領域又はドレイン領域として機能する不純物領域だけ形成しても良い。或いは、ソース領域とドレイン領域のいずれか一方の側にのみ、ＬＤＤ領域を形成しても良い。
また上記ｐ型を付与する不純物元素の添加により、単結晶半導体基板１１００の別の領域に、不純物領域１２０４を形成する。不純物領域１２０４は、ダイオード１２１０のｐ型半導体層として機能する。
上述した一連の工程により、単結晶半導体基板１１００中にチャネル形成領域が設けられ、ｎチャネル型トランジスタ１１２０及びｐチャネル型トランジスタ１１２１が形成される。また整流素子であるダイオード１２１０のｐ型半導体層である不純物領域１２０４が、単結晶半導体基板１１００の一部の領域に形成される。
次いで、トランジスタ１１２０、トランジスタ１１２１上、及び単結晶半導体基板１１００のうちトランジスタ１１２０及びトランジスタ１１２１が形成されていない領域上に、絶縁膜１１３１及び絶縁膜１１３２を形成する（図２３（Ｄ）参照）。トランジスタ１１２０及びトランジスタ１１２１は、絶縁膜１１３１及び絶縁膜１１３２を介して、後述する酸化物半導体層をチャネル形成領域に有するトランジスタと分離される。
絶縁膜１１３１及び絶縁膜１１３２は、それぞれ実施の形態１で述べた絶縁膜１３１及び絶縁膜１３２と同様の材料及び同様の作製工程にて形成すればよい。
次いで、実施の形態１で述べたゲート電極１４１の作製工程を援用して、絶縁膜１１３２上にゲート電極１１４１を形成する（図２４（Ａ）参照）。
ゲート電極１１４１上にゲート絶縁膜１１４２を形成する（図２４（Ｂ）参照）。ゲート絶縁膜１１４２の材料及び作製工程は、実施の形態１で述べたゲート絶縁膜１４２を援用すればよい。
次いで、ゲート絶縁膜１１４２、絶縁膜１１３２、及び絶縁膜１１３１、それぞれの一部をエッチング等で除去し、開口部１２０５を形成する（図２４（Ｃ）参照）。開口部１２０５は、後述するダイオード１２１０が形成される領域に配置する。該エッチング工程により、絶縁膜１２０２及び不純物領域１２０４が露出する。
次に、ゲート絶縁膜１１４２上及び露出した不純物領域１２０４に、酸化物半導体膜を形成する。酸化物半導体膜を形成後、エッチング等により所望の形状に該酸化物半導体膜を加工する。所望の形状に該酸化物半導体膜が得られたら、該酸化物半導体膜に加熱処理を施す。
当該工程により、ゲート電極１１４１と重なる位置に島状の酸化物半導体膜１１４４を形成し、かつ、不純物領域１２０４に接して島状の酸化物半導体膜１２０７を形成する（図２５（Ａ）参照）。
上記の酸化物半導体膜１１４４は、後述するトランジスタ１１４６のチャネル形成領域となる。かつ、上記の酸化物半導体膜１２０７は、ダイオード１２１０のｎ型半導体層となる。酸化物半導体膜１１４４及び酸化物半導体膜１２０７は、一導電型を付与する不純物元素を添加せずともｎ型を示す。そのため酸化物半導体膜１１４４をトランジスタ１１４６のチャネル形成領域として作製すると、不純物元素を添加する工程を抑制するという点で好適である。
上記工程により、トランジスタ１１４６のチャネル形成領域となる酸化物半導体膜１１４４と、ダイオード１２１０のｎ型半導体層となる酸化物半導体膜１２０７を同時に形成可能である。酸化物半導体膜１１４４と酸化物半導体膜１２０７を同時に形成可能であるので、半導体装置の作製工程数を減少させることが可能である。
次に、ゲート絶縁膜１１４２、絶縁膜１１３２、絶縁膜１１３１、及び絶縁膜１２０２を、部分的にエッチングする。当該エッチング工程で、トランジスタ１１２０が有する高濃度不純物領域１１１３と、トランジスタ１１２１が有する高濃度不純物領域１１１６に達するコンタクトホールを形成する。
次いで、ゲート絶縁膜１１４２及び酸化物半導体膜１１４４、並びに、絶縁膜１２０２及び不純物領域１２０４上に、導電膜をスパッタ法や真空蒸着法で形成する。該導電膜をエッチング等により該導電膜を所定の形状に加工する。
以上により、トランジスタ１１２０のソース電極またはドレイン電極の一方として機能する導電膜１１５１、トランジスタ１１２０のソース電極またはドレイン電極の他方として機能する導電膜１１５２が形成される。また、トランジスタ１１２１のソース電極またはドレイン電極の一方として機能する導電膜１１５３、トランジスタ１１２１のソース電極またはドレイン電極の他方、かつ、トランジスタ１１４６のソース電極またはドレイン電極の一方として機能する導電膜１１５４が形成される。また、トランジスタ１１４６のソース電極またはドレイン電極の他方として機能する導電膜１１５５が形成される。またダイオード１２１０の電極として機能する導電膜１２０８及び導電膜１２０９が形成される（図２５（Ｂ）参照）。なお、図２５（Ｂ）において、導電膜１２０９は同一平面上に示せないため、点線で示している。
なお図２５（Ｂ）に示すトランジスタ１１４６は、ボトムゲート型であって、かつ酸化物半導体膜１１４４とソース電極またはドレイン電極（導電膜１１５４または導電膜１１５５）との接続が、酸化物半導体膜１１４４の上部表面を含む領域において行われているため、ボトムゲート・トップコンタクト型と呼ぶことが可能である。
ダイオード１２１０の電極である導電膜１２０８及び導電膜１２０９について、導電膜１２０８はｎ型半導体層である酸化物半導体膜１２０７に電気的に接続される。また、導電膜１２０９は不純物領域１２０４に電気的に接続される。
以上述べたように、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１１４４をチャネル形成領域として有するトランジスタ１１４６、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４及びｎ型半導体層として機能する酸化物半導体膜１２０７を有するダイオード１２１０を得る。
図２６に、図２５とは別の構成を有する半導体装置について説明する。なお、図２６において図２５と同じものは同じ符号で示している。
図２６に示す半導体装置は、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１１８４をチャネル形成領域として有するトランジスタ１１９６、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４及びｎ型半導体層として機能する酸化物半導体膜１２１７を有するダイオード１２２０を有している。なお図２６に示すトランジスタ１１９６は、実施の形態２で述べたトランジスタ１９６と同様であり、材料及び作製工程は、実施の形態２を援用できる。ダイオード１２２０の酸化物半導体膜１２１７は、トランジスタ１１９６の酸化物半導体膜１１８４と同様の材料及び同様の作製工程により形成される。また導電膜１１７４及び導電膜１１７５は、それぞれ導電膜１７４及び導電膜１７５と同様である。また導電膜１２１８及び導電膜１２１９は、それぞれ導電膜２１８及び導電膜２１９と同様である。
図２７（Ａ）に示す半導体装置は、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１１４４をチャネル形成領域として有するトランジスタ１１４６、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４、真性半導体膜１２３１、及びｎ型半導体層として機能する酸化物半導体膜１２３７を有するダイオード１２４０を有している。なお図２７（Ａ）に示すトランジスタ１１４６は、実施の形態３で述べたトランジスタ１４６と同様であり、材料及び作製工程は、実施の形態３を援用できる。ダイオード１２４０の酸化物半導体膜１２３７は、トランジスタ１１４６の酸化物半導体膜１１４４と同様の材料及び同様の作製工程により形成される。また真性半導体膜１２３１は、真性半導体膜２３１と同様である。また導電膜１１５４及び導電膜１１５５は、それぞれ導電膜１５４及び導電膜１５５と同様である。また導電膜１２３８及び導電膜１２３９は、それぞれ導電膜２３８及び導電膜２３９と同様である。
図２７（Ｂ）に示す半導体装置は、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１１８４をチャネル形成領域として有するトランジスタ１１９６、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４、真性半導体膜１２４１、及びｎ型半導体層として機能する酸化物半導体膜１２４７を有するダイオード１２５０を有している。なお図２７（Ｂ）に示すトランジスタ１１９６は、実施の形態４で述べたトランジスタ１９６と同様であり、材料及び作製工程は、実施の形態４を援用できる。ダイオード１２５０の酸化物半導体膜１２４７は、トランジスタ１１９６の酸化物半導体膜１１８４と同様の材料及び同様の作製工程により形成される。また真性半導体膜１２４１は、真性半導体膜２４１と同様である。また導電膜１１７４及び導電膜１１７５は、それぞれ導電膜１７４及び導電膜１７５と同様である。また導電膜１２１８及び導電膜１２１９は、それぞれ導電膜２１８及び導電膜２１９と同様である。
図２８（Ａ）に示す半導体装置は、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１３１１をチャネル形成領域として有するトランジスタ１３１８、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４、及びｎ型半導体層として機能する酸化物半導体膜１３１７を有するダイオード１３１９を有している。なお図２８（Ａ）に示すトランジスタ１３１８は、実施の形態５の図１８（Ｂ）に示すトランジスタ３１８と同様であり、材料及び作製工程は、実施の形態５を援用できる。ダイオード１３１９の酸化物半導体膜１３１７は、トランジスタ１３１８の酸化物半導体膜１３１１と同様の材料及び同様の作製工程により形成される。また導電膜１３１４及び導電膜１３１５は、それぞれ導電膜３１４及び導電膜３１５と同様である。絶縁膜１３１２は、絶縁膜３１２と同様である。ゲート電極１３１３は、ゲート電極３１３と同様である。また導電膜１２０８及び導電膜１２０９は、それぞれ導電膜２０８及び導電膜２０９と同様である。
図２８（Ｂ）に示す半導体装置は、単結晶半導体基板１１００中にチャネル形成領域を有するトランジスタ１１２０及びトランジスタ１１２１、酸化物半導体膜１３０１をチャネル形成領域として有するトランジスタ１３０８、単結晶半導体基板１１００中に設けられ、ｐ型半導体層として機能する不純物領域１２０４、及びｎ型半導体層として機能する酸化物半導体膜１３０７を有するダイオード１３０９を有している。なお図２８（Ｂ）に示すトランジスタ１３０８は、実施の形態５の図１１（Ｂ）に示すトランジスタ３０８と同様であり、材料及び作製工程は、実施の形態５を援用できる。ダイオード１３０９の酸化物半導体膜１３０７は、トランジスタ１３０８の酸化物半導体膜１３０１と同様の材料及び同様の作製工程により形成される。また導電膜１３０４及び導電膜１３０５は、それぞれ導電膜３０４及び導電膜３０５と同様である。絶縁膜１３０２は、絶縁膜３０２と同様である。ゲート電極１３０３は、ゲート電極３０３と同様である。また導電膜１２１８及び導電膜１２１９は、それぞれ導電膜２１８及び導電膜２１９と同様である。
開示される発明の一様態では、半導体装置の作製において、特性が異なる第１の半導体素子（例えばシリコンを有するトランジスタ）と第２の半導体素子（例えば酸化物半導体膜を有するトランジスタ）を作製する工程を利用して、第３の半導体素子（例えばダイオード）を作製することで、作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
なお、本実施の形態では、実施の形態１と同様に、特性の異なる２つのトランジスタと、ダイオードを有する半導体装置であればどのような半導体装置にも適用可能である。このような半導体装置として、例えば、無線通信機能を有する半導体装置、マイクロプロセッサ、画像処理回路などの集積回路や、光電変換装置、半導体表示装置等が挙げられる。光電変換装置には、太陽電池、フォトセンサがその範疇に含まれる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、電子ブック、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその他の半導体表示装置がその範疇に含まれる。
本実施の形態により、単結晶半導体基板を用いて形成されたトランジスタ及び、酸化物半導体膜を用いて形成されたトランジスタを作製する工程を利用して、ダイオードを作製することが可能である。これにより、ダイオードを作製する工程を、単結晶半導体基板を用いて形成されたトランジスタ及び、酸化物半導体膜を用いて形成されたトランジスタと別に設ける必要がない。よってこのようなトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態８］
本実施の形態では、実施の形態１〜実施の形態５で述べた、単結晶半導体層をチャネル形成領域とするトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに単結晶半導体層及び酸化物半導体層を有するダイオードを有する無線通信機能を有する半導体装置、実施の形態６で述べた、多結晶半導体層をチャネル形成領域とするトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに多結晶半導体層及び酸化物半導体層を有するダイオードを有する無線通信機能を有する半導体装置、及び実施の形態７で述べた、単結晶半導体基板中にチャネル形成領域が設けられたトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに単結晶半導体基板中に設けられたｐ型半導体層及びｎ型半導体層として機能する酸化物半導体層を有するダイオードを有する無線通信機能を有する半導体装置について述べる。
本実施の形態の無線通信機能を有する半導体装置８００を、図１２及び図１３に示す。
図１２に示す無線通信機能を有する半導体装置８００は、論理回路８１０及びリミッタ回路部８２０を有する。論理回路８１０及びリミッタ回路部８２０は、配線８４１で接続されており、配線８４１は端子８４２を有する。また論理回路８１０及びリミッタ回路部８２０は、配線８４３で接続されており、かつ、配線８４３を介して接地されている。
リミッタ回路部８２０において、ダイオード８０１とダイオード８０２は、ダイオードが直列にが接続されたダイオード列を、各々形成している。
ダイオード８０１とダイオード８０２をそれぞれ１個ずつ組み合わせたものを、段８０３とする。段８０３の数に比例して、出力電圧のリミット値が増加する。
複数の段８０３が設けられる場合は、ダイオード８０１とダイオード８０２がそれぞれ複数設けられる。ダイオード８０１はそれぞれ直列に接続されており、かつダイオード８０２もそれぞれ直列に接続されている。ダイオード８０１が形成するダイオード列の端部のダイオード。及び、ダイオード８０２が形成するダイオード列の端部のダイオードの、極性が異なる端子同士が接続される。
リミッタ回路部８２０は、端子８４２で受信した電圧Ｖ１が高圧な場合に機能し、高圧の電圧Ｖ１が論理回路８１０に入力されるのを制限する。電圧Ｖ１は、電力供給源兼送受信機である無線通信装置から無線で送信される。
ダイオード８０１及びダイオード８０２のそれぞれの順方向電圧降下をＶｆとする。ダイオード８０１及びダイオード８０２のそれぞれに入力される電圧Ｖ１が電圧Ｖｆ以上になると、ダイオード８０１及びダイオード８０２のそれぞれが導通する。これにより、リミッタ回路部８２０から出力される電圧Ｖ２は電圧Ｖｆ以上にはならない。電圧Ｖ２は論理回路８１０に入力される電圧でもある。以上から、論理回路８１０に入力される電圧を制限することが可能である。
ダイオード８０１及びダイオード８０２はそれぞれ、実施の形態１で述べられたダイオード２１０、実施の形態２で述べられたダイオード２２０、実施の形態３で述べられたダイオード２４０、実施の形態４で述べられたダイオード２５０、実施の形態５で述べられたダイオード３０９及びダイオード３１９、実施の形態６で述べられたダイオード２２１０、ダイオード２２２０、ダイオード２２４０、ダイオード２２５０、ダイオード２３１９、ダイオード２３０９、実施の形態７で述べられたダイオード１２１０、ダイオード１２２０、ダイオード１２４０、ダイオード１２５０、ダイオード１３１９、ダイオード１３０９のいずれかを用いると好適である。
論理回路８１０には、例えば、アンテナ回路、論理回路、メモリ回路、アナログ回路が含まれる。論理回路８１０の内、高速動作が必要な回路は、移動度の高いトランジスタ、及び電圧の長時間維持が必要な回路は、電圧を長時間維持可能なトランジスタで構成すると好適である。移動度の高いトランジスタとして、単結晶半導体層をチャネル形成領域に有するトランジスタ、及び電圧を長時間維持可能なトランジスタとして酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。
すなわち、高速動作が必要な回路を構成する素子として、実施の形態１〜実施の形態５に記載の、単結晶半導体層をチャネル形成領域に有するトランジスタ１２０及びトランジスタ１２１、実施の形態６に記載の多結晶半導体層をチャネル形成領域に有するトランジスタ２１２０及びトランジスタ２１２１、実施の形態７に記載の単結晶半導体基板をチャネル形成領域に有するトランジスタ１１２０及びトランジスタ１１２１が好適である。また、電圧を長時間維持可能なトランジスタとして、酸化物半導体膜をチャネル形成領域に有するトランジスタ１４６、トランジスタ１９６、トランジスタ３０８、トランジスタ３１８、トランジスタ１１４６、トランジスタ１１９６、トランジスタ１３０８、トランジスタ１３１８を用いると好適である。
実施の形態１乃至実施の形態５に記載の通り、開示される発明の一様態は、単結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、単結晶半導体層及び酸化物半導体膜を有するダイオードを作製することが可能である。また、実施の形態６に記載の通り、開示される発明の一様態は、多結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、多結晶半導体層及び酸化物半導体膜を有するダイオードを作製することが可能である。また開示される発明の一様態は、実施の形態７に記載の通り、単結晶半導体基板中に設けられたチャネル形成領域を有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、単結晶半導体基板中に設けられたｐ型半導体層及びｎ型半導体層として機能する酸化物半導体膜を有するダイオードを作製することが可能である。
よって開示される発明の一様態では、無線通信可能な半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
図１３に、無線通信可能な半導体装置の別の回路構成例を示す。
図１３において、リミッタ回路部８２０は、ツェナーダイオードを利用したリミッタ回路である。図１５のリミッタ回路部８２０は、ダイオード８３１及びダイオード８３２で構成されているツェナーダイオードである。ダイオード８３１の出力端子とダイオード８３２の出力端子が電気的に接続される。
ダイオード８３１及びダイオード８３２はそれぞれ、実施の形態１で述べたダイオード２１０、実施の形態２で述べたダイオード２２０、実施の形態３で述べたダイオード２４０、実施の形態４で述べたダイオード２５０、実施の形態５で述べたダイオード３０９及びダイオード３１９、実施の形態６で述べられたダイオード２２１０、ダイオード２２２０、ダイオード２２４０、ダイオード２２５０、ダイオード２３１９、ダイオード２３０９、実施の形態７で述べられたダイオード１２１０、ダイオード１２２０、ダイオード１２４０、ダイオード１２５０、ダイオード１３１９、ダイオード１３０９のいずれかを用いることが可能である。
また図１２の説明でも述べたように、論理回路８１０には、例えば、アンテナ回路、論理回路、メモリ回路、アナログ回路が含まれる。論理回路８１０の内、高速動作が必要な回路は、移動度の高いトランジスタ、及び電圧の長時間維持が必要な回路は、電圧を長時間維持可能なトランジスタで構成すると好適である。移動度の高いトランジスタとして、単結晶半導体層をチャネル形成領域に有するトランジスタ、及び電圧を長時間維持可能なトランジスタとして酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。
すなわち、高速動作が必要な回路を構成する素子として、実施の形態１〜実施の形態５に記載の、単結晶半導体層をチャネル形成領域に有するトランジスタ１２０及びトランジスタ１２１、実施の形態６に記載の多結晶半導体層をチャネル形成領域に有するトランジスタ２１２０及びトランジスタ２１２１、実施の形態７に記載の単結晶半導体基板をチャネル形成領域に有するトランジスタ１１２０及びトランジスタ１１２１が好適である。また、電圧を長時間維持可能なトランジスタとして、酸化物半導体膜をチャネル形成領域に有するトランジスタ１４６、トランジスタ１９６、トランジスタ３０８、トランジスタ３１８、トランジスタ１１４６、トランジスタ１１９６、トランジスタ１３０８、トランジスタ１３１８を用いると好適である。
実施の形態１乃至実施の形態５に記載の通り、開示される発明の一様態は、単結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、単結晶半導体層及び酸化物半導体膜を有するダイオードを作製することが可能である。また、実施の形態６に記載の通り、開示される発明の一様態は、多結晶半導体層をチャネル形成領域に有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、多結晶半導体層及び酸化物半導体膜を有するダイオードを作製することが可能である。また実施の形態７に記載の通り、開示される発明の一様態は、単結晶半導体基板中に設けられたチャネル形成領域を有するトランジスタ、酸化物半導体膜をチャネル形成領域に有するトランジスタ、単結晶半導体基板中に設けられたｐ型半導体層及びｎ型半導体層として機能する酸化物半導体膜を有するダイオードを作製することが可能である。
よって開示される発明の一様態では、無線通信可能な半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
［実施の形態９］
本実施の形態では、実施の形態１乃至実施の形態５で述べた、単結晶半導体層をチャネル形成領域とするトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに単結晶半導体層及び酸化物半導体層を有するダイオードを有する電源回路、実施の形態６で述べた、多結晶半導体層をチャネル形成領域とするトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに多結晶半導体層及び酸化物半導体層を有するダイオードを有する電源回路、実施の形態７で述べた、単結晶半導体基板をチャネル形成領域とするトランジスタ、酸化物半導体層をチャネル形成領域とするトランジスタ、並びに単結晶半導体基板及び酸化物半導体層を有するダイオードを有する電源回路について述べる。
図１４は電源回路４０１の構成例である。電源回路４０１は、電圧変換回路４０２及び電圧変換回路４０２の制御回路４０３を有している。電圧変換回路４０２は、トランジスタ４１１、コイル４１２、ダイオード４１３、及びコンデンサ４１４を有している。制御回路４０３は、三角波発生回路４２１、デジタル制御方式の回路４５０、パルス幅変調出力ドライバ４２３、抵抗４２４、及び抵抗４２５を有している。また点線の矢印４２７は帰還回路のループを表している。抵抗４２４の出力電圧である帰還電圧Ｖｆｂは、デジタル制御方式の回路４５０に入力される。
電圧変換回路４０２のトランジスタ４１１は、出力電圧が高いため、耐圧の高いトランジスタを用いると好適である。耐圧の高いトランジスタとしては、酸化物半導体膜をチャネル形成領域に有するトランジスタが好適である。
デジタル制御方式の回路４５０に含まれるトランジスタは、高速動作が求められるため、移動度の高いトランジスタを用いると好適である。移動度の高いトランジスタとして、実施の形態１〜実施の形態５に記載の、単結晶半導体層をチャネル形成領域に有するトランジスタ１２０及びトランジスタ１２１、実施の形態６に記載の多結晶半導体層をチャネル形成領域に有するトランジスタ２１２０及びトランジスタ２１２１、実施の形態７に記載の単結晶半導体基板をチャネル形成領域に有するトランジスタ１１２０及びトランジスタ１１２１が好適である。また、電圧を長時間維持可能なトランジスタとして、酸化物半導体膜をチャネル形成領域に有するトランジスタ１４６、トランジスタ１９６、トランジスタ３０８、トランジスタ３１８、トランジスタ１１４６、トランジスタ１１９６、トランジスタ１３０８、トランジスタ１３１８を用いると好適である。
ダイオード４１３、実施の形態１で述べられたダイオード２１０、実施の形態２で述べられたダイオード２２０、実施の形態３で述べられたダイオード２４０、実施の形態４で述べられたダイオード２５０、実施の形態５で述べられたダイオード３０９及びダイオード３１９、実施の形態６で述べられたダイオード２２１０、ダイオード２２２０、ダイオード２２４０、ダイオード２２５０、ダイオード２３１９、ダイオード２３０９、実施の形態７で述べられたダイオード１２１０、ダイオード１２２０、ダイオード１２４０、ダイオード１２５０、ダイオード１３１９、ダイオード１３０９のいずれかを用いると好適である。ダイオード４１３として該ダイオードを用いると、電圧変換回路４０２のトランジスタ４１１及びデジタル制御方式の回路４５０に含まれるトランジスタとを作成する工程を利用して、ダイオード４１３を作製可能であるからである。
ダイオード４１３として該ダイオードを用いると、ダイオード４１３を作製する工程を、電圧変換回路４０２のトランジスタ４１１及びデジタル制御方式の回路４５０に含まれるトランジスタを作製する工程と、別に設ける必要がない。よって上述のトランジスタ及びダイオードを有する半導体装置の作製工程数を減少させることが可能である。半導体装置の作製工程数を減少させることで、半導体装置の歩留まりを向上させることが可能である。また、半導体装置の作製工程数を減少させることで、半導体装置の作製コストを低減することが可能である。
デジタル制御方式の回路４５０は、コンパレータ４５１、デジタル演算処理回路４５２、パルス幅変調出力ドライバ４５３、ローパスフィルタ４５４（ローパスフィルタ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ（ＬＰＦ））、及びクロック分割器４５５を有している。
デジタル制御方式の回路４５０の内、デジタル演算処理回路４５２及びパルス幅変調出力ドライバ４５３はデジタル回路である。デジタル回路は、回路を流れる信号の基準に対する高低によって、１か０（ゼロ）かを判断する。デジタル回路は、１か０（ゼロ）かを判断するため、デジタル回路を構成する素子の特性がばらついても、正しく処理する事が可能である。
またデジタル制御方式の回路４５０は、占有面積の大きい受動素子（例えば、容量や抵抗）の使用を抑制しているので、回路の占有面積を小さくすることが可能であるという点で好適である。
コンパレータ４５１は、反転入力端子ＲＥＦから入力される参照電圧Ｖｒｅｆと、非反転入力端子ＩＮから入力される入力電圧Ｖｉｎとを比較して、Ｈ（ハイレベル）かＬ（ローレベル）、すなわち１か０（ゼロ）であるデジタル信号を出力する。
デジタル演算処理回路４５２は、デジタル平均化・積分器４５２ａ及びデジタルパルス幅変調器４５２ｂを有している。またデジタル演算処理回路４５２には、外部からクロック分割器４５５が接続され、クロック分割器４５５からのクロック信号が入力される。
デジタル演算処理回路４５２は、コンパレータ４５１から出力されたデジタル信号を、平均化処理、積分化処理、及び、デジタルパルス幅変調処理を行う。デジタル演算処理回路４５２中のデジタル平均化・積分器４５２ａが平均化処理及び積分化処理を行い、デジタルパルス幅変調器４５２ｂがデジタルパルス幅変調処理を行う。
デジタル演算処理回路４５２では、まず、コンパレータ４５１から出力されたデジタル信号（Ｈ（ハイレベル）またはＬ（ローレベル））をＮビット保持し、ＨとＬの回数を比較し、多い方の信号を出力する。これによりデジタル信号の平均化が行われる。
平均化されたデジタル信号に応じて、Ｈであれば「−１」、Ｌであれば「＋１」を加えて積算する。これにより、平均化されたデジタル信号が積分される。
積分されたデジタル信号に応じて、パルス幅変調出力信号の位相位置の設定を行う。これによりデジタルパルス幅変調処理化が行われる。デジタルパルス幅変調処理化されたパルス幅変調出力信号は、パルス幅変調出力ドライバ４５３に入力される。
三角波発生回路４２１は、パルス幅変調出力信号の生成に必要な三角波Ｖｏｓｃを発生させる回路である。
パルス幅変調出力ドライバ４２３の反転入力端子にはデジタル制御方式の回路４５０の出力信号Ｖｅｒｒが入力され、非反転入力端子には三角波発生回路４２１が生成した三角波Ｖｏｓｃが入力される。
パルス幅変調出力ドライバ４２３は、デジタル制御方式の回路４５０の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルがデジタル制御方式の回路４５０の出力信号Ｖｅｒｒより大きい場合は、Ｈ（ハイレベル）をパルス幅変調信号としてトランジスタ４１１に出力する。一方、三角波Ｖｏｓｃの信号レベルがデジタル制御方式の回路４５０の出力信号Ｖｅｒｒより小さい場合は、Ｌ（ローレベル）をパルス幅変調信号としてトランジスタ４１１に出力する。
開示される発明の一様態では、電源回路の作製において、特性が異なる第１の半導体素子（例えばシリコンを有するトランジスタ）と第２の半導体素子（例えば酸化物半導体膜を有するトランジスタ）を作製する工程を利用して、第３の半導体素子（例えばダイオード）を作製することで、作製工程数を減少させることが可能である。電源回路の作製工程数を減少させることで、電源回路の歩留まりを向上させることが可能である。また、電源回路の作製工程数を減少させることで、電源回路の作製コストを低減することが可能である。
１００ ボンド基板
１０１ 絶縁膜
１０２ 脆化層
１０３ ベース基板
１０４ 単結晶半導体層
１０５ 単結晶半導体層
１０６ 半導体膜
１０７ 半導体膜
１０８ ゲート絶縁膜
１０９ 電極
１１０ 不純物領域
１１１ 不純物領域
１１２ サイドウォール
１１３ 高濃度不純物領域
１１４ 低濃度不純物領域
１１５ チャネル形成領域
１１６ 高濃度不純物領域
１１７ 低濃度不純物領域
１１８ チャネル形成領域
１２０ トランジスタ
１２１ トランジスタ
１３０ 絶縁膜
１３１ 絶縁膜
１３２ 絶縁膜
１４１ ゲート電極
１４２ ゲート絶縁膜
１４３ 酸化物半導体膜
１４４ 酸化物半導体膜
１４５ 酸化物半導体膜
１４６ トランジスタ
１５１ 導電膜
１５２ 導電膜
１５３ 導電膜
１５４ 導電膜
１５５ 導電膜
１７４ 導電膜
１７５ 導電膜
１８３ 酸化物半導体膜
１８４ 酸化物半導体膜
１９６ トランジスタ
２０１ 半導体膜
２０２ 絶縁膜
２０４ ｐ型半導体層
２０５ 開口部
２０６ 酸化物半導体膜
２０７ 酸化物半導体膜
２０８ 導電膜
２０９ 導電膜
２１０ ダイオード
２１６ 酸化物半導体膜
２１７ 酸化物半導体膜
２１８ 導電膜
２１９ 導電膜
２２０ ダイオード
２３１ 真性半導体膜
２３６ 酸化物半導体膜
２３７ 酸化物半導体膜
２３８ 導電膜
２３９ 導電膜
２４０ ダイオード
２４１ 真性半導体膜
２４６ 酸化物半導体膜
２４７ 酸化物半導体膜
２５０ ダイオード
３００ 酸化物半導体膜
３０１ 酸化物半導体膜
３０２ 絶縁膜
３０３ ゲート電極
３０４ 導電膜
３０５ 導電膜
３０７ 酸化物半導体膜
３０８ トランジスタ
３０９ ダイオード
３１０ 酸化物半導体膜
３１１ 酸化物半導体膜
３１２ 絶縁膜
３１３ ゲート電極
３１４ 導電膜
３１５ 導電膜
３１７ 酸化物半導体膜
３１８ トランジスタ
３１９ ダイオード
３２０ 酸化物半導体膜
３３０ 酸化物半導体膜
４０１ 電源回路
４０２ 電圧変換回路
４０３ 制御回路
４１１ トランジスタ
４１２ コイル
４１３ ダイオード
４１４ コンデンサ
４２１ 三角波発生回路
４２３ パルス幅変調出力ドライバ
４２４ 抵抗
４２５ 抵抗
４２７ 矢印
４５０ 回路
４５１ コンパレータ
４５２ デジタル演算処理回路
４５２ａ デジタル平均化・積分器
４５２ｂ デジタルパルス幅変調器
４５３ パルス幅変調出力ドライバ
４５４ ローパスフィルタ
４５５ クロック分割器
８００ 半導体装置
８０１ ダイオード
８０２ ダイオード
８０３ 段
８１０ 論理回路
８２０ リミッタ回路部
８３１ ダイオード
８３２ ダイオード
８４１ 配線
８４２ 端子
８４３ 配線
９０１ 基板
９０２ 絶縁膜
９０３ 半導体層
９０４ 多結晶半導体層
９０６ 半導体膜
９０７ 半導体膜
９１１ 半導体膜
１１００ 半導体基板
１１０１ ｐウェル領域
１１０２ ｎウェル領域
１１０９ 電極
１１１３ 高濃度不純物領域
１１１５ チャネル形成領域
１１１６ 高濃度不純物領域
１１１８ チャネル形成領域
１１２０ トランジスタ
１１２１ トランジスタ
１１３１ 絶縁膜
１１３２ 絶縁膜
１１４０ 絶縁膜
１１４１ ゲート電極
１１４２ ゲート絶縁膜
１１４４ 酸化物半導体膜
１１４６ トランジスタ
１１５１ 導電膜
１１５２ 導電膜
１１５３ 導電膜
１１５４ 導電膜
１１５５ 導電膜
１１７４ 導電膜
１１７５ 導電膜
１１８４ 酸化物半導体膜
１１９６ トランジスタ
１２０２ 絶縁膜
１２０４ 不純物領域
１２０５ 開口部
１２０７ 酸化物半導体膜
１２０８ 導電膜
１２０９ 導電膜
１２１０ ダイオード
１２１７ 酸化物半導体膜
１２１８ 導電膜
１２１９ 導電膜
１２２０ ダイオード
１２３１ 真性半導体膜
１２３７ 酸化物半導体膜
１２３８ 導電膜
１２３９ 導電膜
１２４０ ダイオード
１２４１ 真性半導体膜
１２４７ 酸化物半導体膜
１２５０ ダイオード
１３０１ 酸化物半導体膜
１３０２ 絶縁膜
１３０３ ゲート電極
１３０４ 導電膜
１３０５ 導電膜
１３０７ 酸化物半導体膜
１３０８ トランジスタ
１３０９ ダイオード
１３１１ 酸化物半導体膜
１３１２ 絶縁膜
１３１３ ゲート電極
１３１４ 導電膜
１３１５ 導電膜
１３１７ 酸化物半導体膜
１３１８ トランジスタ
１３１９ ダイオード
２１２０ トランジスタ
２１２１ トランジスタ
２２１０ ダイオード
２２２０ ダイオード
２２４０ ダイオード
２２５０ ダイオード
２３０９ ダイオード
２３１９ ダイオード

Claims (14)

  1. 第１の半導体層を有する第１のトランジスタと、
    前記第１のトランジスタ上の絶縁膜と、
    前記絶縁膜上で、第１の酸化物半導体層を有する第２のトランジスタと、
    第２の半導体層と、前記第２の半導体層上の第２の酸化物半導体層と、を有するダイオードと、を有し、
    前記第１の半導体層及び前記第２の半導体層は、同じ絶縁表面上に設けられており、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、同じ酸化物半導体を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の半導体層と前記第２の酸化物半導体層とは、積層されていることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記ダイオードは、前記第２の半導体層と前記第２の酸化物半導体層との間に、真性半導体層を有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１のトランジスタはｐチャネル型のトランジスタであり、
    前記第２のトランジスタはｎチャネル型のトランジスタであり、
    前記第２の半導体層は、ｐ型の半導体層であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第２のトランジスタは、ボトムゲート型トランジスタであることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記第１の半導体層及び前記第２の半導体層は、結晶質半導体又は単結晶半導体を有することを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一において、
    前記第１の半導体層及び前記第２の半導体層は、シリコンを有することを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、インジウムを有することを特徴とする半導体装置。
  9. 半導体膜を加工して、第１の半導体層及び第２の半導体層を形成し、
    前記第１の半導体層上に第１のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成して、前記第１の半導体層と、前記第１のゲート絶縁膜と、前記第１のゲート電極とを有する第１のトランジスタを形成し、
    前記第１のトランジスタ及び前記第２の半導体層を覆う領域を有する絶縁膜を形成し、
    前記絶縁膜の一部を除去して、前記第２の半導体層上に開口を形成し、
    前記第２の半導体層上に接する領域を有する、真性半導体層を形成し、
    前記絶縁膜上に第２のゲート電極を形成し、
    前記第２のゲート電極上に第２のゲート絶縁膜を形成し、
    前記第２のゲート絶縁膜上及び前記真性半導体層上に、酸化物半導体膜を形成し、
    前記酸化物半導体膜を加工して、前記第２のゲート絶縁膜上に第１の酸化物半導体層を形成し、前記真性半導体層上に第２の酸化物半導体層を形成して、前記第２のゲート電極と、前記第２のゲート絶縁膜と、前記第１の酸化物半導体層とを有する第２のトランジスタを形成し、前記第２の半導体層と、前記真性半導体層と、第２の酸化物半導体層とを有するダイオードを形成することを特徴とする半導体装置の作製方法。
  10. 請求項９において、
    前記第１のトランジスタはｐチャネル型のトランジスタであり、
    前記第２のトランジスタはｎチャネル型のトランジスタであり、
    前記第２の半導体層は、ｐ型の半導体層であることを特徴とする半導体装置の作製方法。
  11. 請求項９又は１０において、
    前記第２の半導体層、前記真性半導体層、及び前記第２の酸化物半導体層は、積層されていることを特徴とする半導体装置の作製方法。
  12. 請求項９乃至１１のいずれか一において、
    前記第１の半導体層及び前記第２の半導体層は、結晶質半導体又は単結晶半導体を有することを特徴とする半導体装置の作製方法。
  13. 請求項９乃至１２のいずれか一において、
    前記第１の半導体層及び前記第２の半導体層は、シリコンを有することを特徴とする半導体装置の作製方法。
  14. 請求項９乃至１３のいずれか一において、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、インジウムを有することを特徴とする半導体装置の作製方法。
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