JP5687528B2 - 電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 - Google Patents
電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 Download PDFInfo
- Publication number
- JP5687528B2 JP5687528B2 JP2011048199A JP2011048199A JP5687528B2 JP 5687528 B2 JP5687528 B2 JP 5687528B2 JP 2011048199 A JP2011048199 A JP 2011048199A JP 2011048199 A JP2011048199 A JP 2011048199A JP 5687528 B2 JP5687528 B2 JP 5687528B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- jig
- circuit board
- electronic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Description
本発明の電子回路基板は、絶縁材料からなる基板と、該基板を貫通して配置された導電性材料からなる一つまたは複数の貫通電極と、該貫通電極の前記基板から露出した一端に設けられた凹部と、を備えたことを特徴とする。
本発明にかかる電子回路基板は、貫通電極の一端に凹部が設けられているので、凸部を設けた治具に前記貫通電極の凹部を挿入して前記基板に位置決めすることができ、高い位置精度を保ったまま、前記基板の所定の位置に保持された前記貫通電極を備えた電子回路基板を得ることができる。
本発明にかかる電子回路基板は、前記貫通電極が前記基板に密接して埋め込まれているので、前記貫通電極と前記基板の界面に気体や液体が浸透することができない。そのため、本発明にかかる電子回路基板を用いることにより、キャビティ内を気密に保持された電子部品パッケージを得ることができる。
本発明にかかる電子回路基板は、前記貫通電極を前記基板に保持させる際に、前記基板を該基板の軟化点よりも高く前記貫通電極の軟化点よりも低い温度に維持すると、該基板が軟化して変形し、前記貫通電極が該基板に密接して埋め込まれるので、前記貫通電極と前記基板の界面に気体や液体が浸透することができない。そのため、本発明にかかる電子回路基板を用いることにより、キャビティ内を気密に保持された電子部品パッケージを得ることができる。
本発明にかかる電子回路基板は、前記貫通電極の前記基板側の側面の一部または全部が、前記基板の表面に対して90度ではない所定の角度をなすように形成され、前記貫通電極の前記凹部が形成された一端の断面積が前記貫通電極の前記凹部が形成されていない一端の断面積よりも大きいので、例えば、前記貫通電極を前記基板に圧入する際に、より小さな力で圧入することができ、前記貫通電極を破損することなく前記基板に圧入することが出来る。
本発明にかかる電子回路基板は、前記貫通電極の前記基板側の側面と、該貫通電極の前記凹部が形成されていない一端との接続部が曲面状に面取りされているので、該貫通電極の剛性が強く、例えば、該貫通電極を前記基板に圧入する際に該貫通電極が破損することを防ぐことができる。
本発明にかかる電子回路基板は、前記凹部の側面の一部または全部は前記基板の表面に対して90度ではない所定の角度をなすように形成され、前記凹部の開口部は前記凹部の底部よりも面積が大きいので、例えば前記貫通電極を前記基板に圧入する際に、前記凹部の形状に対応する凸部を設けた治具に前記凹部を挿入して前記基板に位置決めする際に、前記貫通電極は自ら位置が修正されるため、容易に位置精度良く前記基板の所定の位置に保持された前記貫通電極を備えた電子回路基板を得ることができる。
本発明にかかる電子回路基板は、前記凹部の底部又は開口部に平行な方向の断面の形状が略多角形なので、例えば前記貫通電極を前記基板に圧入する際に、前記凹部の形状に対応する凸部を設けた治具に前記凹部を挿入して前記基板に位置決めする際に前記貫通電極が回転することなく位置決めされるため、容易に位置精度良く前記基板の所定の位置に保持された前記貫通電極を備えた電子回路基板を得ることができる。
本発明にかかる電子回路基板は、前記貫通電極の一端に凹部が設けられているので、凸部を設けた治具に前記貫通電極の凹部を挿入して前記基板に位置決めすることができ、高い位置精度を保ったまま、前記基板の所定の位置に保持された前記貫通電極を備えた電子回路基板を得ることができるとともに、前記貫通電極のうち少なくとも2つが前記連結部によって接続されているため、前記連結部によって接続された前記貫通電極間を流れる電気信号の消費電力の削減およびSN比の向上を図ることができる。
本発明にかかる電子部品パッケージは、一端に凹部が設けられて高い位置精度を保った貫通電極を備えた電子回路基板を用いるため、該電子部品パッケージを小型化することができる。また前記貫通電極は前記基板に密接して埋め込まれているため、前記キャビティを該電子部品パッケージの外部雰囲気からは密閉され、気体や液体が浸透することができない気密構造とすることができる。
本発明にかかる電子部品パッケージは、一端に凹部が設けられて高い位置精度を保った貫通電極を備えた電子回路基板を用いるため、該電子部品パッケージを小型化することができる。また前記貫通電極が前記連結部によって接続されている場合、前記複数の電子部品の接続を電気抵抗が低い配線で行うことができ、前記複数の電子部品間を流れる電気信号の消費電力の削減およびSN比の向上を図ることができる。
本発明にかかる電子部品パッケージは、一端に凹部が設けられて高い位置精度を保った貫通電極を備えた電子回路基板を用いるため、該電子部品パッケージを小型化することができる。また前記貫通電極が前記連結部によって接続されている場合、前記水晶振動片と前記発振回路の間の接続を電気抵抗が低い配線で行うことができ、前記水晶振動片と前記発振回路間を流れる電気信号の消費電力の削減およびSN比の向上を図ることができる。
本発明にかかる電子部品パッケージは、一端に凹部が設けられて高い位置精度を保った貫通電極を備えた電子回路基板を用いるため、該電子部品パッケージを小型化することができる。また前記貫通電極が前記連結部によって接続されているため、前記物理量センサと前記センサ駆動回路の間の接続を電気抵抗が低い配線で行うことができ、前記物理量センサと前記センサ駆動回路間を流れる電気信号の消費電力の削減およびSN比の向上を図ることができる。
本発明にかかる電子回路基板の製造方法は、前記貫通電極を該貫通電極の一端に設けられた凹部を前記第一の治具に設けられた凸部に挿入して該第一の治具の所定の位置に固定し、前記基板に圧入させる圧入工程を備えているので、前記貫通電極が高い位置精度を保って前記基板に圧入された電子回路基板を得ることができる。
本発明にかかる電子回路基板の製造方法は、前記圧入工程において前記貫通電極を前記基板に圧入する際に、前記基板を該基板の軟化点よりも高く前記貫通電極の軟化点よりも低い温度に維持すると、該基板が軟化して変形し、前記貫通電極が該基板に密接して埋め込まれるので、前記貫通電極と前記基板の界面に気体や液体が浸透することができない気密構造とすることができる。
本発明にかかる電子回路基板の製造方法は、前記貫通孔工程においてあらかじめ前記基板の所定の位置に貫通孔が形成され、前記電極保持工程において前記第一の治具の所定の位置に固定された前記貫通電極が前記貫通孔に収容されてから保持されるので、前記貫通電極に強い力をかけることなく前記基板に前記貫通電極を保持させることができ、前記貫通電極は所定の位置から動くことなく高い位置精度を保ったまま保持されるとともにこれによる前記貫通電極の破損を防ぐことができる。
本発明にかかる電子回路基板の製造方法は、前記電極保持工程において前記貫通電極を前記基板に保持させる際に、前記基板を該基板の軟化点よりも高く前記貫通電極の軟化点よりも低い温度に維持すると、該基板が軟化して変形し、前記貫通電極が該基板に密接して埋め込まれるので、前記貫通電極と前記基板の界面に気体や液体が浸透することができない気密構造とすることができる。
本発明にかかる電子回路基板の製造方法は、前記治具除去工程において、前記基板の少なくとも一方の面を研磨し、前記貫通電極の端部を露出させるので、例えば、圧入工程において前記貫通電極を前記基板に完全に貫通させなくてもよく、前記貫通電極が高い位置精度を保って前記基板に圧入された電子回路基板を得ることができる。
以下、本発明にかかる第1実施形態を、図1および図2を参照して説明する。図1は本実施形態にかかる電子回路基板1を示す断面図であり、図2は本実施形態にかかる電子回路基板1を電子部品パッケージ9に適応した例を示す断面図である。
リッド14は基板2と隙間なく密着して接合され、貫通電極3は基板2に密接して埋め込まれているため、キャビティ15は電子部品パッケージ9の外部雰囲気からは密閉され、気体や液体が浸透することができない気密構造となっている。
また、貫通電極3は高い位置精度を保って所定の位置に圧入されているので、電子回路基板1を容易に小型化することができる。
また電子部品12を収容するキャビティ15は電子部品パッケージ9の外部雰囲気からは密閉され、気体や液体が浸透することができない気密構造することができる。
まず、貫通孔工程を行う。図4(a)に示すように、ホウ珪酸ガラスやソーダライムガラスなどの絶縁材料からなる基板2の所定の位置に、プレス加工またはエッチング、あるいはサンドブラストなどの方法によって貫通孔5を形成する。
また、貫通電極3は高い位置精度を保って所定の位置に保持されているので、電子回路基板1を容易に小型化することができる。
また電子部品12を収容するキャビティ15は電子部品パッケージ9の外部雰囲気からは密閉され、気体や液体が浸透することができない気密構造することができる。
次に、本発明にかかる第2実施形態を、図5を参照して説明する。第2実施形態においては、第1実施形態と同一箇所については同一の符号を付し、その詳細な説明を省略する。
第2実施形態の電子回路基板1においては、貫通電極3の側面18の一部または全部が基板2の表面に対して90度でない所定の角度をなすように貫通電極3が形成され、貫通電極3の凹部4が設けられた第二の端部17の断面積は凹部4が設けられていない第一の端部16の断面積よりも大きい。また、図5に示すように、側面18は、貫通電極3の基板2側の側面である。なお、第二の端部17の断面積は、凹部4による空洞部を考慮しない場合の断面積のことである。すなわち、貫通電極3の一部又は全部が、第一の端部から第二の端部に向かって広がる形状であり、第二の端部17の外周の長さは、第一の端部16よりも周の長さが長い。
次に、本発明にかかる第3実施形態を、図6を参照して説明する。第3実施形態においては、第1実施形態と同一箇所については同一の符号を付し、その詳細な説明を省略する。
第3実施形態の電子回路基板1においては、貫通電極3の第一の端部16と側面18との接続部19が曲面状に面取りされ、貫通電極3の凹部4が設けられた第二の端部17と比較して第一の端部16の断面積が小さくなっている。また、図6に示すように、側面18は、貫通電極3の基板2側の側面である。なお、第二の端部17の断面積は、凹部4による空洞部を考慮しない場合の断面積のことである。また、ここでいう第一の端部16の断面積は、露出部分の断面積である。すなわち、第二の端部17の外周の長さは、第一の端部16よりも周の長さが長い。
また接続部19が曲面状に面取りされているので、貫通電極3の剛性が強く、貫通電極3を基板2に圧入する際に貫通電極3が破損することを防ぐことができる。
次に、本発明にかかる第4実施形態を、図7および図8を参照して説明する。第4実施形態においては、第1実施形態と同一箇所については同一の符号を付し、その詳細な説明を省略する。
第4実施形態の電子回路基板1においては、貫通電極3の凹部4が、開口部から底部に向かって狭くなる略テーパ状に形成されている。
次に、本発明にかかる第5実施形態を、図9を参照して説明する。第5実施形態においては第1実施形態と同一箇所については同一の符号を付し、その詳細な説明を省略する。
図9は第5実施形態の電子回路基板1における貫通電極3の第一の端部側の面を示す平面図である。また、図9において、凹部4の底部を点線で示している。
次に、本発明にかかる第6実施形態を、図10および図11を参照して説明する。第6実施形態においては、第1実施形態と同一箇所については同一の符号を付し、その詳細な説明を省略する。
図10は第6実施形態の電子回路基板1を示す断面図であり、図11は第6実施形態の電子回路基板1を示す平面図である。図11に示す点線は、凹部4の底部を示すものである。
図12は第6実施形態の電子回路基板1を適用した電子部品パッケージ9の断面図であり、図13は該電子部品パッケージ9の平面図である。
2 基板
3 貫通電極
4 凹部
5 貫通孔
6 第一の治具
7 凸部
8 第二の治具
9 電子部品パッケージ
10 内部電極
11 外部電極
12 バンプ
13 電子部品
14 リッド
15 キャビティ
16 第一の端部
17 第二の端部
18 側面
19 接続部
20 第一の電子部品
21 第二の電子部品
22 連結部
30 電子回路基板
31 基板
32 貫通電極
35 第一の治具
36 第二の治具
Claims (17)
- 絶縁材料からなる基板と、
該基板を貫通して配置された導電性材料からなる一つまたは複数の貫通電極と、
該貫通電極の前記基板から露出した一端に設けられた凹部と、
を備え、
前記貫通電極は、貫通孔のうち前記凹部を除く部分に前記導電性材料が前記基板に密接して埋め込まれ、
前記凹部の底部は、平面状からなることを特徴とする電子回路基板。 - 前記貫通電極は、前記基板に密接して埋め込まれて保持されていることを特徴とした請求項1に記載の電子回路基板。
- 前記貫通電極は、前記基板よりも軟化点の高い材料からなることを特徴とする請求項1または2に記載の電子回路基板。
- 前記貫通電極の前記基板側の側面の一部または全部は、前記基板の表面に対して90度ではない所定の角度をなすように形成され、前記貫通電極の前記凹部が形成された一端の断面積が前記貫通電極の前記凹部が形成されていない一端の断面積よりも大きいことを特徴とする請求項1から3のいずれか一項に記載の電子回路基板。
- 前記貫通電極の前記基板側の側面と、該貫通電極の前記凹部が形成されていない一端との接続部は曲面状に面取りされていることを特徴とする請求項1から4のいずれか一項に記載の電子回路基板。
- 前記凹部の側面の一部または全部は、前記基板の表面に対して90度ではない所定の角度をなすように形成され、前記凹部の開口部は前記凹部の底部よりも面積が大きいことを特徴とする請求項1から5のいずれか一項に記載の電子回路基板。
- 前記凹部の底部又は開口部に平行な方向の断面の形状が略多角形であることを特徴とする請求項1から6のいずれか一項に記載の電子回路基板。
- 前記貫通電極のうち少なくとも2つの貫通電極は、該2つの貫通電極と同一の部材からなる連結部によって接続されたことを特徴とする請求項1から7のいずれか一項に記載の電子回路基板。
- 請求項1から8のいずれか一項に記載の電子回路基板と、
前記基板の一方の面に前記貫通電極に電気的に接続されて配置された外部電極と、
該基板のもう一方の面に前記貫通電極に電気的に接続されて配置された内部電極と、
該内部電極に電気的に接続されて配置された電子部品と、
前記基板に隙間なく密着して接合されたリッドと、
前記電子回路基板と前記リッドとの間に形成されて前記内部電極および前記電子部品を格納するキャビティと、
を備えたことを特徴とする電子部品パッケージ。 - 前記電子部品は複数の電子部品で構成されることを特徴とする請求項9に記載の電子部品パッケージ。
- 前記複数の電子部品は、水晶振動片と、該水晶振動片を駆動し該水晶振動片の周波数に対応した電気信号を出力する発振回路とからなることを特徴とする請求項10に記載の電子部品パッケージ。
- 前記複数の電子部品は、加速度、角速度、圧力、熱などの物理量を検出する物理量センサと、該物理量センサを駆動し、該物理量センサからの出力信号を増幅、演算して外部に出力するセンサ駆動回路とからなることを特徴とする請求項10に記載の電子部品パッケージ。
- 所定の位置に一つまたは複数の凸部を備えた第一の治具と、平板状の第二の治具とを所定の間隔を開けて配置し、導電性材料からなる貫通電極を該貫通電極の一端に設けられた凹部を前記凸部に挿入して前記第一の治具の前記所定の位置に固定し、絶縁性材料からなる基板を前記貫通電極および前記第二の治具に当接し、前記第一の治具および前記第二の治具ならびに前記基板を加熱して前記第一の治具および前記第二の治具に圧力を加えながら前記貫通電極を前記基板に圧入させる圧入工程と、
前記貫通電極を前記基板に圧入させたのちに前記第一の治具および前記第二の治具を除去する治具除去工程と、
を備えたことを特徴とする電子回路基板の製造方法。 - 前記圧入工程において、前記貫通電極を前記基板に圧入する際に、前記第一の治具および前記第二の治具ならびに前記貫通電極の軟化点よりも低く、前記基板の軟化点よりも高い温度に前記基板および前記第一の治具ならびに前記第二の治具を維持して、前記基板に前記貫通電極を圧入することを特徴とする請求項13に記載の電子回路基板の製造方法。
- 絶縁性材料からなる基板の所定の位置に貫通孔を形成する貫通孔工程と、
所定の位置に一つまたは複数の凸部を備えた第一の治具と平板状の第二の治具とを所定の間隔を開けて配置し、導電性材料からなる貫通電極を該貫通電極の一端に設けられた凹部を前記凸部に挿入して前記第一の治具の所定の位置に固定し、前記貫通電極が前記貫通孔に収容されるようにして前記第一の治具を前記基板に当接するとともに、前記第二の治具を前記基板に当接し、前記第一の治具、前記第二の治具、及び前記基板を加熱して前記第一の治具および前記第二の治具に圧力を加えながら前記貫通電極を前記基板に保持する貫通電極保持工程と、
前記貫通電極を前記基板に保持させたのちに前記第一の治具および前記第二の治具を除去する治具除去工程と、
を備えたことを特徴とする電子回路基板の製造方法。 - 前記貫通電極保持工程において、前記貫通電極を前記基板に保持させる際に、前記第一の治具および前記第二の治具ならびに前記貫通電極の軟化点よりも低く、前記基板の軟化点よりも高い温度に、前記第一の治具、前記第二の治具、及び前記基板を加熱して前記基板に前記貫通電極を保持することを特徴とする請求項15に記載の電子回路基板の製造方法。
- 前記治具除去工程において、前記第一の治具および前記第二の治具を前記基板から除去したのちに、前記基板の少なくとも一方の面を研磨し、前記貫通電極の端部を露出することを特徴とする請求項13から16のいずれか一項に記載の電子回路基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011048199A JP5687528B2 (ja) | 2010-07-15 | 2011-03-04 | 電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010160643 | 2010-07-15 | ||
JP2010160643 | 2010-07-15 | ||
JP2011048199A JP5687528B2 (ja) | 2010-07-15 | 2011-03-04 | 電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012039072A JP2012039072A (ja) | 2012-02-23 |
JP5687528B2 true JP5687528B2 (ja) | 2015-03-18 |
Family
ID=45850684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011048199A Expired - Fee Related JP5687528B2 (ja) | 2010-07-15 | 2011-03-04 | 電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5687528B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5911384B2 (ja) * | 2012-06-28 | 2016-04-27 | 京セラクリスタルデバイス株式会社 | 圧電発振器 |
TWI489918B (zh) * | 2012-11-23 | 2015-06-21 | Subtron Technology Co Ltd | 封裝載板 |
US10453786B2 (en) | 2016-01-19 | 2019-10-22 | General Electric Company | Power electronics package and method of manufacturing thereof |
EP3352212B1 (en) * | 2017-01-24 | 2021-06-16 | General Electric Company | Power electronics package and method of manufacturing thereof |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001230340A (ja) * | 2000-02-18 | 2001-08-24 | Nippon Dempa Kogyo Co Ltd | 表面実装容器及びこれを用いた水晶発振器 |
JP2007067387A (ja) * | 2005-08-02 | 2007-03-15 | Nec Schott Components Corp | 絶縁基板およびその製造方法 |
JP2007208040A (ja) * | 2006-02-02 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 回路基板とその製造方法 |
JP2007281341A (ja) * | 2006-04-11 | 2007-10-25 | Epson Toyocom Corp | 電子部品用リッドおよび電子部品 |
JP5187065B2 (ja) * | 2008-08-18 | 2013-04-24 | 株式会社デンソー | 電子制御装置の製造方法及び電子制御装置 |
JP2010153691A (ja) * | 2008-12-26 | 2010-07-08 | Seiko Instruments Inc | 電子デバイスの製造方法 |
-
2011
- 2011-03-04 JP JP2011048199A patent/JP5687528B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012039072A (ja) | 2012-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4104490B2 (ja) | 半導体装置の製造方法 | |
US7008817B2 (en) | Method for manufacturing micro electro-mechanical systems using solder balls | |
JP5687528B2 (ja) | 電子回路基板、電子部品パッケージおよび電子回路基板の製造方法 | |
JP5732203B2 (ja) | 複合センサの製造方法 | |
US20140260612A1 (en) | Composite Sensor and Method for Manufacturing The Same | |
JP2007267101A (ja) | 圧電デバイスとその製造方法 | |
JP2011139024A (ja) | パッケージ、および、それを用いた振動デバイス | |
CN102221360A (zh) | 振动片、角速度传感器以及电子设备 | |
JP2009241164A (ja) | 半導体センサー装置およびその製造方法 | |
JP4613958B2 (ja) | 電子部品の製造方法及び電子部品 | |
JP2007043017A (ja) | 半導体センサ装置 | |
JP2001068511A (ja) | 電子デバイス素子の実装方法、および弾性表面波装置の製造方法 | |
JP5498677B2 (ja) | 水晶発振子の製造方法 | |
JP5098224B2 (ja) | 半導体パッケージ | |
JP5440148B2 (ja) | 圧電デバイスの製造方法 | |
JP2011117859A (ja) | 物理量検出装置 | |
JP2008131059A (ja) | 圧電デバイスの製造方法 | |
JP2018006577A (ja) | 半導体装置の製造方法 | |
JP2009088699A (ja) | 圧電デバイスの製造方法、及び圧電デバイス | |
JP2010258667A (ja) | 電子部品およびその製造方法、圧電振動子およびその製造方法 | |
JP2009225219A (ja) | 圧電デバイスおよびその製造方法 | |
JP2009141641A (ja) | 圧電デバイス | |
JP2009088057A (ja) | 電子部品の製造方法 | |
JP2014150363A (ja) | 圧電デバイス及びその製造方法 | |
JP2010223763A (ja) | 物理量検出デバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140908 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141007 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150122 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5687528 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |