JP5649665B2

JP5649665B2 - 正確な電流ステアリングを備えた低電力高速差動ドライバ

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Publication number: JP5649665B2
Application number: JP2012553895A
Authority: JP
Inventors: フーヤキ; ファンヤンリ; ダブリューモーガンマーク
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2010-02-15
Filing date: 2010-12-23
Publication date: 2015-01-07
Anticipated expiration: 2030-12-23
Also published as: WO2011100038A2; WO2011100038A3; JP2013520133A; CN102754347A; US20110199130A1; CN102754347B; US8049534B2

Description

本願は、全般的に差動ドライバに関し、更に特定して言えば、混合（又はハイブリッド）モードの差動ドライバに関連する。

図１を参照すると、参照符号１００は従来の回路を全般的に示す。回路１００は、入力端子ＩＮＰ及びＩＮＮを介して差動入力信号を受信して、負荷１０４（これは抵抗ＲＬを含む）を駆動するドライバ１０２を有する。また、ドライバ１０２は全般的に、ＮＰＮトランジスタＱｌ及びＱ２、ＮＭＯＳトランジスタＱ３及びＱ４、レジスタＲｌ及びＲ２、及び電流源１０６を含む。

オペレーションにおいて、ドライバ１０２は、出力端子ＯＵＴＰ及びＯＵＴＮを介して電流を供給して、負荷１０４を駆動する。トランジスタＱｌのベースに論理ハイ又は「１」が印加され、トランジスタＱ２のベースに論理ロー又は「０」が印加されるとき、電流は、トランジスタＱｌ及びレジスタＲｌを介して端子ＯＵＴＰへ供給されるが、トランジスタＱ４（トランジスタＱ３及びＱ４がクロス結合されているため）は、出力端子ＯＵＴＮから電流をシンクする。代替として、トランジスタＱ２のベースに論理ハイ又は「１」がに印加され、トランジスタＱｌのベースに論理ロー又は「０」が印加されるとき、電流は、トランジスタＱ２及びレジスタＲ２を介して端子ＯＵＴＮに供給されるが、トランジスタＱ３（同じく、トランジスタＱ３及びＱ４がクロス結合されているため）は、出力端子ＯＵＴＰから電流をシンクする。

しかし、この構成では、トランジスタＱ３及びＱ４のスイッチング速度は、ドライバ１０２の動作速度に対する制限要因である。バイポーラＣＭＯＳ又はＢｉＣＭＯＳプロセスにおいて、トランジスタ（これらは電界効果トランジスタ又はＦＥＴである）はスイッチング速度が遅いため、ドライバ１０２は、ＢｉＣＭＯＳプロセスを用いて製造される集積回路又はＩＣには望ましくない。ただ、一層速いスイッチング速度の利点を得るために、単純にトランジスタＱ３及びＱ４をバイポーラトランジスタ（即ち、ＮＰＮトランジスタ）で置き換えることも望ましくない。というのは、バイポーラトランジスタの接合ダイオードが、出力電圧スイングを制限し得るためである。また、トランジスタＱ３及びＱ４の特性のため、端子ＯＵＴＰ及びＯＵＴＮを横切る静電気放電又はＥＳＤ事象がトランジスタＱ３及びＱ４を損傷させ得る。また、トランジスタＱ３及びＱ４を利用することで、正のフィードバックからリンギング及び／又はラッチアップが生じ得る。従って、改善されたドライバが必要とされている。

幾つかの他の従来の回路は、米国特許番号第６，８４７，２３２号、米国特許公開番号第２００２／０１４０４６１号、欧州特許番号第０４７６３４１号、及び２００８年１０月１３〜１５日のバイポーラ／ＢｉＣＭＯＳ回路及びテクノロジーミーティング２００８におけるAbugharbiehらの「超低電力１０ＧｂｐｓＬＶＤＳ出力ドライバ」、５〜８頁において説明されている。

従って、本発明の例示の一実施例は或る装置を提供する。この装置は、差動入力信号の第１の部分によって制御される第１のフィードフォワード・レジスタ・キャパシタ（ＲＣ）ネットワーク、差動入力信号の第２の部分によって制御される第２のフィードフォワードＲＣネットワーク、第１のフィードフォワードＲＣネットワークに結合される第１の入力トランジスタ、第２のフィードフォワードＲＣネットワークに結合される第２の入力トランジスタ、その制御電極で第１の入力トランジスタに結合される第１の出力トランジスタであって、第１の出力トランジスタのサイズと第１の入力トランジスタのサイズの比がＮ対１であり、Ｎが１より大きい、第１の出力トランジスタ、その制御電極で第２の入力トランジスタに結合される第２の出力トランジスタであって、第２の出力トランジスタのサイズと第２の入力トランジスタのサイズの比がＮ対１である、第２の出力トランジスタ、第１の出力トランジスタに結合される第１の出力端子、第２の出力トランジスタに結合される第２の出力端子、及び第１の入力トランジスタと第２の入力トランジスタと第１の出力トランジスタと第２の出力トランジスタとに結合される電流源を含む。

本発明の例示の一実施例に従って、この装置は、差動入力信号の第２の部分を受信する第１の入力端子、差動入力信号の第１の部分を受信する第２の入力端子、その第１の受動電極で第１の出力トランジスタに結合され、その制御電極で第１の入力端子に結合される第１の駆動トランジスタ、及びその第１の受動電極で第２の出力トランジスタに結合され、その制御電極で第２の入力端子に結合される第２の駆動トランジスタを更に含み、第１の駆動トランジスタが第２の駆動トランジスタとほぼ同じサイズである。

本発明の例示の一実施例に従って、電流源が第１の電流源を更に含み、この装置が、第１の駆動トランジスタの第１の受動電極に結合される第２の電流源、及び第２の駆動トランジスタの第１の受動電極に結合される第３の電流源を更に含む。

本発明の例示の一実施例に従って、この装置が、第１の出力トランジスタと第２の出力トランジスタとの間に結合されるバイパスキャパシタを更に含む。

本発明の例示の一実施例に従って、この装置が、第１の駆動トランジスタの第１の受動電極と第１の出力トランジスタの第１の受動電極との間に結合される第１のレジスタ、及び第２の駆動トランジスタの第１の受動電極と第２の出力トランジスタの第１の受動電極との間に結合される第２のレジスタを更に含み、第１のレジスタが第２のレジスタとほぼ同じ抵抗である。

本発明の例示の一実施例に従って、第１及び第２のフィードフォワードＲＣネットワークの各々が、第３のレジスタであって、第１のレジスタの抵抗と第３のレジスタの抵抗の比が１対Ｎである第３のレジスタ、及び第３のレジスタに並列に結合されるキャパシタを更に含む。

本発明の例示の一実施例に従って、第１及び第２のフィードフォワードＲＣネットワークの各々からのキャパシタが、それぞれ第２の入力端子及び第１の入力端子に結合される。

本発明の例示の一実施例に従って、この装置が、その第１の受動電極で第１のフィードフォワードＲＣネットワークに結合され、その制御電極で第２の入力端子に結合される第３の駆動トランジスタ、及びその第１の受動電極で第２のフィードフォワードＲＣネットワークに結合され、その制御電極で第１の入力端子に結合される第４の駆動トランジスタを更に含む。

本発明の例示の一実施例に従ってＮが５である。

本発明の例示の一実施例に従って或る装置が提供される。この装置は、差動入力信号の第１の部分によって制御される第１のフィードフォワードＲＣネットワーク、差動入力信号の第２の部分によって制御される第２のフィードフォワードＲＣネットワーク、そのコレクタで第１のフィードフォワードＲＣネットワークに結合され、ダイオード接続される第１のＮＰＮトランジスタ、そのコレクタで第２のフィードフォワードＲＣネットワークに結合され、ダイオード接続される第２のＮＰＮトランジスタ、そのベースで第１のＮＰＮに結合される第３のＮＰＮトランジスタであって、第３のＮＰＮトランジスタのサイズと第１のＮＰＮのサイズの比がＮ対１であり、Ｎが１より大きい、第３のＮＰＮトランジスタ、そのベースで第２のＮＰＮトランジスタに結合される第４のＮＰＮトランジスタであって、第４のＮＰＮトランジスタのサイズと第２のＮＰＮトランジスタのサイズの比がＮ対１である、第４のＮＰＮトランジスタ、第３のＮＰＮトランジスタのコレクタに結合される第１の出力端子、第４のＮＰＮトランジスタのコレクタに結合される第２の出力端子、及び第１、第２、第３、及び第４のＮＰＮトランジスタのエミッタに結合される電流源を含む。

本発明の例示の一実施例に従って、この装置が、差動入力信号の第１の部分を受信する第１の入力端子、差動入力信号の第２の部分を受信する第２の入力端子、そのエミッタで第３のＮＰＮトランジスタに結合され、そのベースで第１の入力端子に結合される第５のＮＰＮトランジスタ、及びそのエミッタで第４のＮＰＮトランジスタに結合され、そのベースで第２の入力端子に結合される第６のＮＰＮトランジスタを更に含み、第５のＮＰＮトランジスタが第４のＮＰＮとほぼ同じサイズである。

本発明の例示の一実施例に従って、電流源が第１の電流源を更に含み、この装置が、第５のＮＰＮトランジスタのエミッタに結合される第２の電流源、及び第６のＮＰＮトランジスタのエミッタに結合される第３の電流源を更に含む。

本発明の例示の一実施例に従って、この装置が、第３及び第４のＮＰＮトランジスタのエミッタ間に結合されるバイパスキャパシタを更に含む。

本発明の例示の一実施例に従って、この装置が、第５のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのコレクタとの間に結合される第１のレジスタ、及び第６のＮＰＮトランジスタのエミッタと第４のＮＰＮトランジスタのコレクタとの間に結合される第２のレジスタを更に含み、第１のレジスタが第２のレジスタとほぼ同じ抵抗である。

本発明の例示の一実施例に従って、この装置が、そのエミッタで第１のフィードフォワードＲＣネットワークに結合され、そのベースで第２の入力端子に結合される第７のＮＰＮトランジスタ、及びそのエミッタで第２のフィードフォワードＲＣネットワークに結合され、そのベースで第１の入力端子に結合される第８のＮＰＮトランジスタを更に含む。

本発明の例示の一実施例に従って或る装置が提供される。この装置は、供給レール、差動入力信号の第１の部分を受信する第１の入力端子、差動入力信号の第２の部分を受信する第２の入力端子、そのコレクタで供給レールに結合され、そのベースで第２の入力端子に結合される第１のＮＰＮトランジスタであって、第１のサイズを有する第１のＮＰＮトランジスタ、そのコレクタで供給レールに結合され、そのベースで第１の入力端子に結合され、第１のサイズを有する第２のＮＰＮトランジスタ、そのコレクタで供給レールに結合され、そのベースで第１の入力端子に結合され、第２のサイズを有する第３のＮＰＮトランジスタであって、第１のサイズと第２のサイズの比が１対Ｎであり、Ｎが１より大きい、第３のＮＰＮトランジスタ、そのコレクタで供給レールに結合され、そのベースで第２の入力端子に結合され、第２のサイズを有する第４のＮＰＮトランジスタ、第１のＮＰＮトランジスタのエミッタに結合され、第１の抵抗を有する第１のレジスタ、第２のＮＰＮトランジスタのエミッタに結合され、第１の抵抗を有する第２のレジスタ、第３のＮＰＮトランジスタのエミッタに結合され、第２の抵抗を有する第３のレジスタであって、第１の抵抗と第２の抵抗の比がＮ対１である、第３のレジスタ、第４のＮＰＮトランジスタのエミッタに結合され、第２の抵抗を有する第４のレジスタ、第１のレジスタに並列に結合される第１のキャパシタ、第２のレジスタに並列に結合される第２のキャパシタ、そのコレクタで第１のレジスタに結合され、ダイオード接続され、第３のサイズを有する第５のＮＰＮトランジスタ、第５のＮＰＮトランジスタのエミッタに結合され、第３の抵抗を有する第５のレジスタ、そのコレクタで第２のレジスタに結合され、ダイオード接続され、第３のサイズを有する第６のＮＰＮトランジスタ、第６のＮＰＮトランジスタのエミッタに結合され、第３の抵抗を有する第６のレジスタ、そのコレクタで第３のレジスタに結合され、そのベースで第５のＮＰＮトランジスタのベースに結合され、第４のサイズを有する第７のＮＰＮトランジスタであって、第３のサイズと第４のサイズの比が１対Ｎである、第７のＮＰＮトランジスタ、第７のＮＰＮトランジスタのエミッタに結合され、第４の抵抗を有する第７のレジスタであって、第３の抵抗と第４の抵抗の比がＮ対１である、第７のレジスタ、そのコレクタで第４のレジスタに結合され、そのベースで第６のＮＰＮトランジスタのベースに結合され、第４のサイズを有する第８のＮＰＮトランジスタ、第８のＮＰＮトランジスタのエミッタに結合され、第４の抵抗を有する第８のレジスタ、及び第５、第６、第７、及び第８のレジスタに結合される電流源を含む。

本発明の例示の一実施例に従って、電流源が第１の電流源を更に含み、この装置が、第７及び第８のＮＰＮトランジスタのエミッタ間に結合される第３のキャパシタ、第５及び第６のＮＰＮトランジスタのコレクタ間に結合される第９のレジスタ、第５のＮＰＮトランジスタのコレクタに結合される第２の電流源、第６のＮＰＮトランジスタのコレクタに結合される第３の電流源、第３のＮＰＮトランジスタのエミッタに結合される第４の電流源、及び第４のＮＰＮトランジスタのエミッタに結合される第５の電流源を更に含む。

例示の実施例を添付の図面を参照して説明する。

図１は、バイポーラ及びＣＭＯＳトランジスタの両方を用いるドライバ用の従来の回路の一例を示す。

図２は、本発明の例示の一実施例に従った回路の一例を示す。

図２において、参照符号２００は、本発明の例示の一実施例に従った回路を全般的に示す。回路２００は、全体として、ドライバ２０２（これは電圧モード又はＶＭ及び電流モード又はＣＭの組み合わせを用いる）及び負荷１０４を含む。ドライバ２０２は、全体として駆動ＮＰＮトランジスタＱｌ、Ｑ２、Ｑ７、及びＱ８、電流源１０６、２０４、及び２０６、及び電流ステアリング（steering）回路３０４を含む。また、電流ステアリング回路３０４は、全体としてフィードフォワード・レジスタ・キャパシタ（ＲＣ）ネットワーク（これらは一般的にレジスタＲ５及びＲ６及びキャパシタＣ２及びＣ３で構成される）、入力ＮＰＮトランジスタＱ９及びＱ１０、出力ＮＰＮトランジスタＱ５及びＱ６、電流源２０８及び２１０、レジスタＲｌからＲ４及びＲ７からＲ８、及びバイパスキャパシタＣ１を含む。オペレーションにおいて、（ドライバ１０２に類似する）ドライバ２０２は、出力端子ＯＵＴＰ及びＯＵＴＮを介して電流を供給して負荷１０４を駆動する。また、代替の配置において、ＮＰＮトランジスタをＰＮＰトランジスタで置き換えてもよい。

論理ハイ又は「１」が端子ＩＮＰに印加され、論理ロー又は「０」が端子ＩＮＮに印加される第１の状態において、電流は端子ＯＵＴＰを介して出て端子ＯＵＴＮを介して入るよう流れる。これを達成するには、トランジスタＱ８及びＱ１が「オン」となり、トランジスタＱ７及びＱ２は「オフ」となる。電流はトランジスタＱ１からレジスタＲ１（これは典型的に約４０オームである）を介して端子ＯＵＴＰへ供給される。また、電流はトランジスタＱ１０（これはダイオード接続される）のベース及びコレクタに、及びトランジスタＱ６のベースに印加される。トランジスタＱ１０及びＱ６の構成は電流ミラーであるように見えるが、それらのエミッタは固定電圧に結合されていない。その代わりに、トランジスタＱ１０及びＱ６は電流源１０６に結合される。言い換えると、電流は、１つの側から他方の側へ「ミラーされ」ないが、両側で「共有」される。このため、トランジスタＱ８はトランジスタＱ６及びＱ１０を介して電流を「ステアリング」する。トランジスタＱ１０のサイズはトランジスタＱ６のサイズよりずっと小さいため、電流の大部分はトランジスタＱ６を介して流れる。例えば、電流の大きさの比は、Ｎが５であるとき５対１である。スイッチング事象の遷移回数を低減するため、レジスタＲ６（これは通常、レジスタＲ２よりＮ倍大きく、例えば、Ｎが５であるとき２００オームであり得る）及びキャパシタＣ３（これは典型的に約１００ｆＦである）は、トランジスタＱ１０及びＱ６のフィードフォワードＲＣネットワークとして動作する。代替として、キャパシタＣ３は、端子ＩＮＰに直接結合されてもよい。また、レジスタＲ８及びＲ４は、電流源１０６と（それぞれ）トランジスタＱ１０及びＱ６との間に結合され、ここで、レジスタＲ８は、Ｒ４よりＮ倍大きい。例えば、Ｎが５であるとき、レジスタＲ４は約１０オームであり得、レジスタＲ８は約５０オームであり得る。

論理ハイ又は「１」が端子ＩＮＮに印加され、論理ロー又は「０」が端子ＩＮＰに印加される第２の状態では、電流は、端子ＯＵＴＮを介して出て端子ＯＵＴＰを介して入るよう流れる。これを達成するには、トランジスタＱ７及びＱ２が「オン」になり、トランジスタＱ８及びＱ１は「オフ」になる。電流は、トランジスタＱ２からレジスタＲ２（これは全般的にレジスタＲ１とマッチングされ、典型的に約４０オームである）を介して端子ＯＵＴＮに供給される。また、電流が、トランジスタＱ９（これはダイオード接続される）のベース及びコレクタに、及びトランジスタＱ５のベースに印加される。このため、トランジスタＱ７は、トランジスタＱ５及びＱ９を介して電流を「ステアリング」する。トランジスタＱ９及びＱ５（トランジスタＱ１０及びＱ６と同様に）は、トランジスタＱ５が、トランジスタＱ９よりＮ倍（典型的に５倍）大きくなるようにスケーリングされる。トランジスタＱ５は、トランジスタＱ９よりずっと大きいため、電流の大部分はトランジスタＱ５を介して流れる。例えば、Ｑ５及びＱ９内の電流の大きさの比は、Ｎが５であるとき５対１である。また、スイッチング事象の遷移回数を低減するため、レジスタＲ５（これは全般的にレジスタＲ６とマッチングされ、例えば２００オームであり得る）及びキャパシタＣ２（これは典型的に約１００ｆＦである）は、トランジスタＱ９及びＱ５のフィードフォワードＲＣネットワークとして動作する。代替として、キャパシタＣ２は、端子ＩＮＮに直接結合されてもよい。また、レジスタＲ７及びＲ３は、電流源１０６と（それぞれ）トランジスタＱ９及びＱ５との間に結合され、レジスタＲ７及びＲ３は、全般的に（それぞれ）レジスタＲ８及びＲ４とマッチングされる。例えば、レジスタＲ３は約１０オームであり得、レジスタＲ７は約５０オームであり得る。

また、性能を改善する助けとなるよう提供される幾つかの他の構成要素がある。（それぞれ）トランジスタＱ１及びＱ２のエミッタに結合される電流源２０４及び２０６は、トランジスタＱ１及びＱ２が全般的に完全に「オフ」にはならないことを全般的に確実にするよう機能し、これはトランジスタＱｌ及びＱ２のターンオン又は遷移時間を改善する。（それぞれ）トランジスタＱ９及びＱ１０のベースに結合される電流源２０８及び２１０は、トランジスタＱ５及びＱ６のベースの電圧を低くするよう全般的に機能して、これらのトランジスタ内のベース・コレクタダイオードが全般的に決してフォワードバイアスされないようにする。トランジスタＱ５及びＱ６のエミッタ間にキャパシタＣ１（これは一般に約１００ｆＦである）が結合され、これは全般的に高周波数構成要素のバイパスキャパシタとして動作する。また、レジスタＲ９（これは全般的にＲＬの抵抗のＮ倍である）が、トランジスタＱ９及びＱ１０のコレクタ間に結合される。また、トランジスタＱ７及びＱ８（これらは全般的に互いにマッチングされる）は、トランジスタＱ１及びＱ２（これらも全般的に互いにマッチングされる）よりＮ倍小さい。

ドライバ２０２のこの構成で幾つかの利点が実現され得る。インピーダンスはノードＮｌ及びＮ２で低いため、遷移回数（又は遅延）が低減され、これは、電圧制御された差動対を用いる従来のドライバに比べ、ドライバ２０２の速度を上げる。また、電圧スイングはノードＮｌ及びＮ２で一層小さいため、ドライバ２０２は、異なる対への大きな入力電圧を備えたドライバよりも生成する出力同相電圧ゆらぎが小さい。

例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。

Claims

装置であって、
差動入力信号の第１の部分によって制御される第１のフィードフォワード・レジスタ・キャパシタ（ＲＣ）ネットワーク、
差動入力信号の第２の部分によって制御される第２のフィードフォワードＲＣネットワーク、
前記第１のフィードフォワードＲＣネットワークに結合される第１の入力トランジスタ、
前記第２のフィードフォワードＲＣネットワークに結合される第２の入力トランジスタ、
その制御電極で前記第１の入力トランジスタに結合される第１の出力トランジスタであって、前記第１の出力トランジスタのサイズと前記第１の入力トランジスタのサイズの比がＮ対１であり、Ｎが１より大きい、前記第１の出力トランジスタ、
その制御電極で前記第２の入力トランジスタに結合される第２の出力トランジスタであって、前記第２の出力トランジスタのサイズと前記第２の入力トランジスタのサイズの比がＮ対１である、前記第２の出力トランジスタ、
前記第１の出力トランジスタに結合される第１の出力端子、
前記第２の出力トランジスタに結合される第２の出力端子、
前記第１の入力トランジスタ、前記第２の入力トランジスタ、前記第１の出力トランジスタ、及び前記第２の出力トランジスタに結合される電流源、
前記差動入力信号の前記第２の部分を受信する第１の入力端子、
前記差動入力信号の前記第１の部分を受信する第２の入力端子、
その第１の受動電極で前記第１の出力トランジスタに結合され、その制御電極で前記第１の入力端子に結合される、第１の駆動トランジスタ、及び、
その第１の受動電極で前記第２の出力トランジスタに結合され、その制御電極で前記第２の入力端子に結合される、第２の駆動トランジスタ、
を含み、
前記第１の駆動トランジスタが前記第２の駆動トランジスタとほぼ同じサイズである、装置。
請求項１に記載の装置であって、
前記電流源が第１の電流源を更に含み、
前記装置が、
前記第１の駆動トランジスタの前記第１の受動電極に結合される第２の電流源、及び、
前記第２の駆動トランジスタの前記第１の受動電極に結合される第３の電流源、
を更に含む、装置。
請求項１に記載の装置であって、
前記第１の出力トランジスタと前記第２の出力トランジスタの間に結合されるバイパスキャパシタを更に含む、装置。
請求項３に記載の装置であって、
前記第１の駆動トランジスタの前記第１の受動電極と前記第１の出力トランジスタの第１の受動電極との間に結合される第１のレジスタ、及び、
前記第２の駆動トランジスタの前記第１の受動電極と前記第２の出力トランジスタの第１の受動電極との間に結合される第２のレジスタ、
を更に含み、
前記第１のレジスタが前記第２のレジスタとほぼ同じ抵抗である、装置。
請求項４に記載の装置であって、
前記第１及び第２のフィードフォワードＲＣネットワークの各々が、
第３のレジスタであって、前記第１のレジスタの抵抗と前記第３のレジスタの抵抗の比が１対Ｎである、前記第３のレジスタ、及び、
前記第３のレジスタに並列に結合されるキャパシタ、
を更に含む、装置。
請求項５に記載の装置であって、
前記第１及び第２のフィードフォワードＲＣネットワークの各々からの前記キャパシタが、それぞれ前記第２及び第１の入力端子に結合される、装置。
請求項１に記載の装置であって、
その第１の受動電極で前記第１のフィードフォワードＲＣネットワークに結合され、その制御電極で前記第２の入力端子に結合される、第３の駆動トランジスタ、及び、
その第１の受動電極で前記第２のフィードフォワードＲＣネットワークに結合され、その制御電極で前記第１の入力端子に結合される、第４の駆動トランジスタ、
を更に含む、装置。
請求項１に記載の装置であって、
Ｎが５である、装置。
装置であって、
差動入力信号の第１の部分によって制御される第１のフィードフォワードＲＣネットワーク、
差動入力信号の第２の部分によって制御される第２のフィードフォワードＲＣネットワーク、
そのコレクタで前記第１のフィードフォワードＲＣネットワークに結合される第１のＮＰＮトランジスタであって、ダイオード接続される前記第１のＮＰＮトランジスタ、
そのコレクタで前記第２のフィードフォワードＲＣネットワークに結合される第２のＮＰＮトランジスタであって、ダイオード接続される前記第２のＮＰＮトランジスタ、
そのベースで前記第１のＮＰＮに結合される第３のＮＰＮトランジスタであって、前記第３のＮＰＮトランジスタのサイズと前記第１のＮＰＮのサイズの比がＮ対１であり、Ｎが１より大きい、前記第３のＮＰＮトランジスタ、
そのベースで前記第２のＮＰＮトランジスタに結合される第４のＮＰＮトランジスタであって、前記第４のＮＰＮトランジスタのサイズと前記第２のＮＰＮトランジスタのサイズの比がＮ対１である、前記第４のＮＰＮトランジスタ、
前記第３のＮＰＮトランジスタのコレクタに結合される第１の出力端子、
前記第４のＮＰＮトランジスタのコレクタに結合される第２の出力端子、及び、
前記第１、第２、第３、及び第４のＮＰＮトランジスタのエミッタに結合される電流源、
を含む、装置。
請求項９に記載の装置であって、
前記差動入力信号の前記第１の部分を受信する第１の入力端子、
前記差動入力信号の前記第２の部分を受信する第２の入力端子、
そのエミッタで前記第３のＮＰＮトランジスタに結合され、そのベースで前記第１の入力端子に結合される第５のＮＰＮトランジスタ、及び、
そのエミッタで前記第４のＮＰＮトランジスタに結合され、そのベースで前記第２の入力端子に結合される第６のＮＰＮトランジスタ、
を更に含み、
前記第５のＮＰＮトランジスタが前記第４のＮＰＮとほぼ同じサイズである、装置。
請求項１０に記載の装置であって、
前記電流源が第１の電流源を更に含み、
前記装置が、
前記第５のＮＰＮトランジスタのエミッタに結合される第２の電流源、及び、
前記第６のＮＰＮトランジスタのエミッタに結合される第３の電流源、
を更に含む、装置。
請求項１０に記載の装置であって、
前記第３及び第４のＮＰＮトランジスタの前記エミッタ間に結合されるバイパスキャパシタを更に含む、装置。
請求項１２に記載の装置であって、
前記第５のＮＰＮトランジスタのエミッタと前記第３のＮＰＮトランジスタのコレクタとの間に結合される第１のレジスタ、及び、
前記第６のＮＰＮトランジスタのエミッタと前記第４のＮＰＮトランジスタのコレクタとの間に結合される第２のレジスタ、
を更に含み、
前記第１のレジスタが前記第２のレジスタとほぼ同じ抵抗である、装置。
請求項１３に記載の装置であって、
前記第１及び第２のフィードフォワードＲＣネットワークの各々が、
第３のレジスタであって、前記第１のレジスタの抵抗と前記第３のレジスタの抵抗の比がＮ対１である、前記第３のレジスタ、及び、
前記第３のレジスタに並列に結合されるキャパシタ、
を更に含む、装置。
請求項１４に記載の装置であって、
前記第１及び第２のフィードフォワードＲＣネットワークの各々からの前記キャパシタが、それぞれ前記第２及び第１の入力端子に結合される、装置。
請求項１０に記載の装置であって、
そのエミッタで前記第１のフィードフォワードＲＣネットワークに結合され、そのベースで前記第２の入力端子に結合される第７のＮＰＮトランジスタ、及び、
そのエミッタで前記第２のフィードフォワードＲＣネットワークに結合され、そのベースで前記第１の入力端子に結合される第８のＮＰＮトランジスタ、
を更に含む、装置。
請求項９に記載の装置であって、
Ｎが５である、装置。
装置であって、
供給レール、
差動入力信号の第１の部分を受信する第１の入力端子、
前記差動入力信号の第２の部分を受信する第２の入力端子、
そのコレクタで前記供給レールに結合され、そのベースで前記第２の入力端子に結合される第１のＮＰＮトランジスタであって、第１のサイズを有する前記第１のＮＰＮトランジスタ、
そのコレクタで前記供給レールに結合され、そのベースで前記第１の入力端子に結合される第２のＮＰＮトランジスタであって、前記第１のサイズを有する前記第２のＮＰＮトランジスタ、
そのコレクタで前記供給レールに結合され、そのベースで前記第１の入力端子に結合され、第２のサイズを有する前記第３のＮＰＮトランジスタであって、前記第１のサイズと前記第２のサイズの比が１対Ｎであり、Ｎが１より大きい、前記第３のＮＰＮトランジスタ、
そのコレクタで前記供給レールに結合され、そのベースで前記第２の入力端子に結合され、前記第２のサイズを有する第４のＮＰＮトランジスタ、
前記第１のＮＰＮトランジスタのエミッタに結合され、第１の抵抗を有する第１のレジスタ、
前記第２のＮＰＮトランジスタのエミッタに結合され、前記第１の抵抗を有する第２のレジスタ、
前記第３のＮＰＮトランジスタのエミッタに結合され、第２の抵抗を有する第３のレジスタであって、前記第１の抵抗と前記第２の抵抗の比がＮ対１である、前記第３のレジスタ、
前記第４のＮＰＮトランジスタのエミッタに結合され、前記第２の抵抗を有する第４のレジスタ、
前記第１のレジスタに並列に結合される第１のキャパシタ、
前記第２のレジスタに並列に結合される第２のキャパシタ、
そのコレクタで前記第１のレジスタに結合される第５のＮＰＮトランジスタであって、ダイオード接続され、第３のサイズを有する前記第５のＮＰＮトランジスタ、
前記第５のＮＰＮトランジスタのエミッタに結合され、第３の抵抗を有する第５のレジスタ、
そのコレクタで前記第２のレジスタに結合される第６のＮＰＮトランジスタであって、ダイオード接続され、前記第３のサイズを有する前記第６のＮＰＮトランジスタ、
前記第６のＮＰＮトランジスタのエミッタに結合され、前記第３の抵抗を有する第６のレジスタ、
そのコレクタで前記第３のレジスタに結合され、そのベースで前記第５のＮＰＮトランジスタのベースに結合され、第４のサイズを有する第７のＮＰＮトランジスタであって、前記第３のサイズと前記第４のサイズの比が１対Ｎである、前記第７のＮＰＮトランジスタ、
前記第７のＮＰＮトランジスタのエミッタに結合され、第４の抵抗を有する第７のレジスタであって、前記第３の抵抗と前記第４の抵抗の比がＮ対１である、前記第７のレジスタ、
そのコレクタで前記第４のレジスタに結合され、そのベースで前記第６のＮＰＮトランジスタのベースに結合される第８のＮＰＮトランジスタであって、前記第４のサイズを有する前記第８のＮＰＮトランジスタ、
前記第８のＮＰＮトランジスタのエミッタに結合され、前記第４の抵抗を有する第８のレジスタ、及び、
前記第５、第６、第７、及び第８のレジスタに結合される電流源、
を含む、装置。
請求項１８に記載の装置であって、
前記電流源が第１の電流源を更に含み、
前記装置が、
前記第７及び第８のＮＰＮトランジスタの前記エミッタ間に結合される第３のキャパシタ、
前記第５及び第６のＮＰＮトランジスタの前記コレクタ間に結合される第９のレジスタ、
前記第５のＮＰＮトランジスタのコレクタに結合される第２の電流源、
前記第６のＮＰＮトランジスタのコレクタに結合される第３の電流源、
前記第３のＮＰＮトランジスタのエミッタに結合される第４の電流源、及び、
前記第４のＮＰＮトランジスタのエミッタに結合される第５の電流源、
を更に含む、装置。