JP5579798B2 - パリティチェックデコーダで使用するノードプロセサ - Google Patents
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Description
以下可変ノードの更新について説明する。デコーダ制御モジュール610は、可変ノードソケットの順序でC2VメッセージメモリからC2Vメッセージの読み出しを行わせ、このC2Vメッセージを可変ノードプロセッサ620へ配信させる。デコーダ制御モジュール610は、当該時点にどのメッセージを読み出すべきかを示すメッセージ識別子(例、メモリ場所やポインタなど)をC2Vエッジメッセージメモリ650へ信号で送信する。図1を参照すると、例えば、可変ノードプロセッサ620へ配信される最初の3個のメッセージは可変ノードv1へ着信するメッセージである。可変ノードプロセッサ620へ配信される次の3個のメッセージは可変ノードv2へ着信するメッセージ、等々である。
図6に図示の例示LDPCデコーダシステム600という文脈で、本発明の様々なノードプロセッサ特性について以下説明する。本願では、本発明によるLDPC復号化に利用可能な或る特定の組からなる計算とメッセージ形式とについて説明する。所定のノード用の複数のメッセージまたはすべてのメッセージが同時にプロセッサに着信し、複数のメッセージまたはすべてのメッセージのノード処理が同時進行する並列実施構成において、図6の直列デコーダにおけるノードプロセッサの実現時に説明したものと同じ計算が利用可能であることを理解されたい。さらに、ノードプロセッサを複製して、いくつかのノードの並列処理を同時に行うことも可能である。
入出力データ間に明白な依存状態が存在しないため、パイプラインを十分に深くして非常に高いクロックレートをサポートすることが可能となる。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
値を受信することと、
量子化値を形成するために、1/2 ln2の整数倍の量子化ステップサイズを用いて前記受信値を量子化することと、
出力メッセージの少なくとも一部を形成するために、チェックノード処理操作と可変ノード処理操作のうちの一方を前記量子化値に対して行うことと、
を備えるデコーダ処理方法。
[C2]
前記受信値は対数尤度値である、[C1]に記載の方法。
[C3]
前記対数尤度値は、対数尤度比または対数尤度比の近似値のうちの一方である、[C2]に記載の方法。
[C4]
検出した値に定数を乗算することにより前記受信値を生成するステップ、をさらに備える[C1]に記載の方法。
[C5]
前記受信値は、受信した符号語の一部である、[C4]に記載のデコーダ処理方法。
[C6]
前記受信値を量子化する前記のステップは、
符号ビットと絶対値との組み合わせとして構成される前記量子化値の符号ビットと絶対値とを生成すること、
を含む、[C1]に記載の方法。
[C7]
チェックノード処理操作と可変ノード処理操作のうちの一方を実行する前記のステップは、
変換済み絶対値を生成するために、前記量子化値に含まれる絶対値の関数として一定数をシフトするステップと、
出力用変換済み絶対値を形成するために、前記変換済み絶対値に対して少なくとも1回のチェックノード処理操作を実行するステップと、
を含む、[C6]に記載の方法。
[C8]
チェックノード処理操作と可変ノード処理操作のうちの一方を実行する前記ステップは、
対数尤度メッセージ絶対値を生成するために第2の変換処理を実行するステップ、
をさらに含む、[C7]に記載の方法。
[C9]
チェックノード処理操作と可変ノード処理操作のうちの一方を実行する前記のステップは、
出力用符号ビット値を形成するために、前記量子化値の符号ビットに対して少なくとも1回のチェックノード処理操作を実行するステップ、
をさらに含む、[C8]に記載の方法。
[C10]
チェックノード処理操作と可変ノード処理操作のうちの一方を実行する前記のステップは、
デコーダメッセージを形成するために、前記出力用符号ビット値を前記生成済み対数尤度メッセージ絶対値と組み合わせるステップ、
をさらに含む、[C9]に記載の方法。
[C11]
前記デコーダメッセージは、可変ノードデコーダメッセージに対する制約ノードである、
[C10]に記載の方法。
[C12]
可変ノードデコーダメッセージに対する前記制約ノードをメモリに記憶するステップと、
可変ノードデコーダメッセージに対する前記記憶済みの制約ノードを可変ノードプロセッサへ出力するステップと、
可変ノードデコーダメッセージに対する前記制約ノードの関数として制約ノードメッセージに対する可変ノードを生成するために、前記可変ノードプロセッサを操作するステップと、
をさらに備える[C11]に記載の方法。
[C13]
メッセージ受け渡し用デコーダによる方法であって、
量子化対数尤度値を形成するために、1/2 ln2の整数倍の量子化ステップサイズを用いて入力値を量子化するステップと、
前記量子化対数尤度値を入力値として用いて、メッセージ受け渡し用デコーダ処理操作を実行するステップと、
を備える方法。
[C14]
入力値を量子化する前記ステップは、
符号ビットと絶対値との組み合わせとして構成される前記量子化対数尤度値の符号ビットと絶対値とを生成するステップ、
を含む、[C13]に記載の方法。
[C15]
メッセージ受け渡し用デコーダ処理操作を実行する前記ステップは、
変換済み絶対値を生成するために、前記量子化対数尤度値に含まれる絶対値の関数として一定数をシフトするステップと、
出力用変換済み絶対値を形成するために、前記変換済み絶対値に対して少なくとも1回のチェックノード処理操作を実行するステップと、
を含む、[C14]に記載の方法。
[C16]
前記尤度値は、対数尤度比または対数尤度比の近似値である、[C13]に記載の方法。
[C17]
送信値を検出するステップと、
前記対数尤度値を生成するために、前記検出した送信値に定数を乗算するステップと、
を備える[C13]に記載の方法。
[C18]
メッセージ受け渡し用デコーダ処理操作を実行する前記ステップは、前記量子化対数尤度値を入力値として用いて可変ノード処理操作を実行するステップ、を含む、[C13]に記載の方法。
[C19]
前記可変ノード処理操作は、低密度パリティチェック符号可変ノード処理操作である、[C18]に記載の方法法。
[C20]
検出した値を処理する装置であって、
量子化対数尤度値を形成するために、1/2 ln2の整数倍に量子化した対数尤度値を生成する手段と、
前記量子化対数尤度値を入力値として用いてパリティチェック復号化処理を実行するための、対数尤度値を生成する前記手段と結合されたパリティチェックデコーダと、
を備える装置。
[C21]
前記パリティチェックデコーダは、
前記形成された量子化対数尤度値のうちの少なくともいくつかを用いて可変ノード処理操作を実行する可変ノード処理回路と、
可変ノード処理により形成された量子化対数尤度値に対してチェックノード処理操作を実行するチェックノード処理回路と、
を含む、[C20]に記載の装置。
[C22]
夫々の生成された量子化対数尤度値は、符号ビットと絶対値とを含み、
前記チェックノード処理回路は、変換済み絶対値を生成するために、少なくとも1つの量子化対数尤度値の中に含まれる前記絶対値の関数として一定数をシフトするシフト回路を含む、
[C21]に記載の装置。
[C23]
前記チェックノード処理回路は、
出力用変換済み絶対値を形成するために、前記変換済み絶対値に対して少なくとも1回のチェックノード処理操作を実行する手段、
をさらに含む、[C22]に記載の装置。
[C24]
メッセージ受け渡し復号化処理の一部としてノード処理操作を実行する装置であって、前記装置は、
複数のノードに対応する入力メッセージを、順番に、処理するための累算器モジュールを備え、1組の入力メッセージは1ノード毎に受信され、1ノードに対応する1組のメッセージ内のメッセージの数は前記ノードのレベル、D、に等しく、但しここでDはゼロでない正の整数であり、
前記累算器モジュールは、
1ノードに対応する1組のメッセージ内の夫々の受信されたメッセージの値の関数として、1つのトータルノードサムを生成する加算回路と、なお1つのトータルノードサムは夫々の受信された組のメッセージに対して生成される;
前記生成されたトータルノードサムを記憶するための記憶装置と;
前記入力メッセージが対応する前記ノードの前記レベルに比例する時間の期間ごとに夫々のトータルサムを生成するために、前記加算回路によって処理される前記入力メッセージを記憶するための制御可能な遅延ユニットと;
前記ノードに対応する前記トータルサムおよび前記ノードに対応する遅延メッセージから、1つのノードに対応する出力メッセージを生成するためのメッセージ生成モジュールと、なお、前記メッセージ生成モジュールは、1つのノードに対応する夫々の入力メッセージに対して1つの出力メッセージを生成する;
を含んでいる、
装置。
[C25]
前記メッセージ生成モジュールは、
前記記憶装置および遅延素子に結合され、1つのノードに対応する夫々の遅延メッセージ値を、前記ノードに対応する前記トータルサムから減算するための、減算回路、
をさらに備える、[C24]に記載の装置。
[C26]
前記制御可能な遅延ユニットは、前記制御可能な遅延ユニットにより受信されているメッセージに対応する1つのノードの前記レベルを示すノードレベル信号を受信するための入力部、を含む、[C25]に記載の装置。
[C27]
前記制御可能な遅延ユニットは、先入れ先出しデータ記憶装置として実現されている、[C26]に記載の装置。
[C28]
前記加算回路は、
入力メッセージを受信するための第1の入力部を有する加算器と、
前記加算器に、そして前記記憶装置に結合され、前記加算器により生成されたランニングサムを記憶するための、および、前記記憶されたランニングサムを出力するための、追加記憶装置と、
前記追加記憶装置に結合され、前記追加記憶装置から前記記憶されたランニングサムを受信するための、および、ノードクロック信号の制御の下で前記加算器の第2の入力部へ、前記記憶されたランニングサムとゼロのうち一方を出力するための、マルチプレクサと、
を含む、
[C25]に記載の装置。
[C29]
前記記憶装置は、前記ノードクロック信号を受信するための制御入力部をさらに含み、前記記憶装置は、前記ノードクロック信号の指示の下で、前記トータルノードサムとして用いられるべき前記記憶されたランニングサムを記憶する、[C28]に記載の装置。
[C30]
1つのノードに対応する第1のメッセージが前記加算回路によって受信されるとき、前記マルチプレクサにゼロを出力させるために前記ノードクロック信号をアサートするための手段、
をさらに備える[C29]に記載の装置。
[C31]
前記ノードクロック信号は、それが前記マルチプレクサにゼロを出力させると同時に、前記記憶装置に前記トータルノードサムとして前記ランニングサムを記憶させる、[C30]に記載の装置。
[C32]
メッセージ受け渡し復号化システムにおいて使用するためのノードプロセッサであって、
1つのノードに対応する1組の受信メッセージからトータルメッセージサムを生成するための累算器モジュールと、
記憶されたメッセージが対応する1つのノードのレベルに正比例する時間の期間、夫々の組の受信メッセージ内の前記メッセージを記憶するための可変遅延素子を含むメッセージ遅延ラインと、
前記累算器モジュールに、そして前記メッセージ遅延ラインに、結合された減算器モジュールと、
を備え、前記減算器モジュールは、1つのノードに対応する夫々の遅延メッセージを、減算される前記遅延メッセージと同じノードに対応する前記の組の受信メッセージから前記累算器モジュールによって生成される前記トータルメッセージサムから、減算する、 ノードプロセッサ。
[C33]
前記累算器モジュールは、
メッセージが処理される1つのノードに対応する1つの累積されたサムを記憶するためのラッチ、
を含み、累積された複数のサムは、前記ラッチ中に順次記憶される異なる複数のノードに対応する、
[C32]に記載のノードプロセッサ。
[C34]
前記ノードプロセッサは、
1つのノードに対応するメッセージの1つのランニングサムを生成するための手段と、 前記ラッチ中に前記ランニングサムを記憶するために使用される制御信号に応じて前記ランニングサムをリセットするための手段と、
をさらに備え、前記記憶されたランニングサムは累積された1つのサムである、
[C33]に記載のノードプロセッサ。
[C35]
前記ノードプロセッサは、可変ノードプロセッサであり、
前記累算器モジュールは、前記ラッチ中に前記ランニングサムが記憶される前に、メッセージの前記ランニングサムに入力値を加算するための加算器をさらに含む、
[C34]に記載のノードプロセッサ。
[C36]
前記可変遅延素子は、複数のメッセージ記憶場所を含み、前記複数のメッセージ記憶場所における複数のメッセージ記憶場所の数は、処理操作が前記ノードプロセッサによって実行されるべき、ノードの最高レベルと少なくとも同じ大きさである、[C34]に記載のノードプロセッサ。
[C37]
前記可変遅延素子は、前記可変遅延素子によって受信される前記メッセージに対応する前記ノードのレベルを示す信号を受信するための制御入力部を、さらに含む、[C36]に記載のノードプロセッサ。
[C38]
メッセージ受け渡し用デコーダにおいてノード処理操作を実行する方法であって、
処理されるべきメッセージを順次受信するステップと、なお、各メッセージは1つのノードに対応し、前記同じノードに対応する複数のメッセージは、1組のメッセージの一部であり、複数の異なるノードに対応する複数の組の複数のメッセージは、時間の1期間にわたって受信される;
1つのノードに対応する夫々の組の受信メッセージから、1つのトータルサムを生成するために使用される組のメッセージと同じノードに対応する1つのトータルメッセージサムを、生成するステップと;
各個々の受信メッセージを、前記個々の受信メッセージが対応する前記ノードのレベルに正比例する時間の期間、遅延させるステップと;
夫々の遅延メッセージを、前記遅延メッセージと同じノードに対応する前記トータルメッセージサムから、減算し、それによって、出力メッセージを生成する、ステップと;
を備える方法。
[C39]
各個々の受信メッセージを遅延させる前記ステップは、
処理のために受信される1つのメッセージが対応する前記ノードのレベルを示す制御信号を受信するステップ、
を含む、[C38]に記載の方法。
[C40]
夫々の組の受信メッセージに対する前記トータルメッセージサムを生成するために、受信メッセージの1つのランニングサムに、夫々の受信メッセージを加算するステップ、
をさらに備える[C39]に記載の方法。
[C41]
1組のメッセージ内の最後のメッセージが前記ランニングサムに加算されるとすぐに、記憶装置内へ前記ランニングサムをラッチするステップ、
をさらに備え、前記ラッチされたランニングサムは、前記トータルメッセージサムである、[C40]に記載の方法。
[C42]
前記記憶装置内へ前記ランニングサムをラッチする前に、前記ランニングサムに入力値を加算すること、
をさらに備える[C41]に記載の方法。
[C43]
直前の受信メッセージとは異なる1つのノードに対応する1つのメッセージが受信されるたびに、前記ランニングサムをゼロに初期化するステップ、をさらに備える[C41]に記載の方法。
[C44]
前記のラッチすることおよび初期化することは、同じ制御信号によって制御される、[C41]に記載の方法。
[C45]
前記生成された出力メッセージを、1回に1つずつ、順番に出力するステップ、をさらに備える[C40]に記載の方法。
Claims (18)
- エラー検出および/またはエラー訂正のためのシステムであって、
前記システムは、
受信値から量子化された対数尤度値yoを生成するために1/2 ln2の整数倍に量子化された対数尤度値を生成するための手段と、
対数尤度値を生成するための前記手段に結合され、前記量子化された対数尤度値yoを入力値として使用して、メッセージ受け渡し復号化処理を実行するためのメッセージ受け渡し用デコーダと、
を備えており、
前記メッセージ受け渡し用デコーダは、ノード処理操作を実行する装置を含み、前記装置は、
複数のノードに対応する入力メッセージmを、順番に、処理し、1ノードに対応する1組の連続して受信される入力メッセージmからトータルメッセージサムを生成するための累算器モジュールと、
なお、各入力メッセージmは1/2 ln2の整数倍に量子化された対数尤度値を表し、1組の入力メッセージは、1ノード毎に受信され、1ノードに対応する1組のメッセージ内のメッセージの数は、前記ノードのレベルDに等しく、但しDはゼロでない正の整数である、また、1つのトータルノードサムは各受信された組の入力メッセージに対して生成され、
前記累算器モジュールは、ランニングサムを記憶するための遅延素子と、前記ランニングサムを出力するように、または、前記ノードに対応する前記1組の入力メッセージm内の第1のメッセージが前記累算器モジュールに供給されるときはゼロを出力するように適合されたマルチプレクサMUXと、を有する;
各記憶されたメッセージが対応する前記ノードの前記レベルDに正比例する時間の期間、前記連続して受信される入力メッセージmのうちのそれぞれの1つを記憶するための制御可能な遅延ユニット、を含んでいるメッセージ遅延ラインと;
前記ノードに対応する前記トータルサムおよび前記ノードに対応する遅延メッセージから、1ノードに対応する出力メッセージを生成するためのメッセージ生成モジュールと、なお、前記メッセージ生成モジュールは、前記ノードに対応する各入力メッセージに対して1つの出力メッセージを生成する;
を備えている、
システム。 - 前記メッセージ生成モジュールは、
前記累算器モジュールと前記制御可能な遅延ユニットに結合され、前記ノードに対応する夫々の遅延メッセージ値を、前記ノードに対応する前記トータルサムから減算するための減算回路、
をさらに備える、請求項1に記載のシステム。 - 前記制御可能な遅延ユニットは、前記制御可能な遅延ユニットによって受信されているメッセージに対応する前記ノードの前記レベルを示すノードレベル信号を受信するための入力部を含む、請求項2に記載のシステム。
- 前記制御可能な遅延ユニットは、先入れ先出しデータ記憶装置として実現されている、
請求項3に記載のシステム。 - 前記累算器モジュールは、
入力メッセージを受信するための第1の入力部を有する加算器と、
前記生成されたトータルノードサムを記憶するための記憶装置と、
前記加算器と前記記憶装置との間に結合され、前記加算器により生成されたランニングサムを記憶するための、および、前記記憶されたランニングサムを出力するための、追加記憶装置と、
を含む、
請求項2に記載のシステム。 - 前記累算器モジュールは、
前記追加記憶装置に結合され、前記追加記憶装置から記憶されたランニングサムを受信するための、そして、ノードクロック信号の制御の下で前記加算器の第2の入力部へ、前記記憶されたランニングサムとゼロのうちの一方を出力するための、マルチプレクサ、
をさらに含み、
前記記憶装置は、前記ノードクロック信号を受信するための制御入力部をさらに含み、前記記憶装置は、前記ノードクロック信号の指示の下で、前記トータルノードサムとして用いられるべき前記記憶されたランニングサムを記憶する、請求項5に記載のシステム。 - 前記装置は、
1ノードに対応する第1のメッセージが前記加算回路によって受信されるとき、前記マルチプレクサにゼロを出力させるために前記ノードクロック信号をアサートするための手段、
をさらに備える、
請求項6に記載のシステム。 - 前記ノードクロック信号は、それが前記マルチプレクサにゼロを出力させると同時に、前記記憶装置に前記トータルノードサムとして前記ランニングサムを記憶させる、請求項7に記載のシステム。
- 前記制御可能な遅延ユニットは、複数のメッセージ記憶場所を含み、前記複数のメッセージ記憶場所におけるメッセージ記憶場所の数は、処理操作が前記プロセッサによって実行されるべきノードの最高レベルと少なくとも同じ大きさである、請求項1に記載のシステム。
- エラー検出及び/又はエラー訂正のための方法であって、
前記方法は、
受信値から量子化された対数尤度値yoを生成するために1/2 ln2の整数倍に量子化された対数尤度値を生成するステップと、
前記量子化された対数尤度値yoを入力値として使用して、メッセージ受け渡し用デコーダ処理操作を実行するステップと、
を備えており、
前記メッセージ受け渡し用デコーダ処理操作は、ノード処理操作を含み、前記ノード処理操作は、
複数のノードに対応する処理されるべき入力メッセージmを連続して受信するステップと、各入力メッセージmは、1/2 ln2の整数倍に量子化された対数尤度値を表し、1組の入力メッセージはノード毎に受信され、1ノードに対応する1組のメッセージ内のメッセージの数は、前記ノードのレベルDに等しく、但しDはゼロでない正の整数である;
1ノードに対応する1組の連続して受信された入力メッセージmからトータルメッセージサムを生成し、なお、1つのトータルノードサムは各受信された組の入力メッセージに対して生成される、ランニングサムを記憶し、そして、前記ノードに対応する前記1組の入力メッセージm内の第1のメッセージが受信されるとき、前記ランニングサムをゼロでマルチプレックスするステップと;
前記個々の受信メッセージが対応する前記ノードの前記レベルDに正比例する時間の期間、各個々の受信メッセージmを、制御可能な遅延ユニットを使用して遅延させるステップと;
前記ノードに対応する前記トータルサムおよび前記ノードに対応する遅延メッセージから、1ノードに対応する出力メッセージを生成することによって、1つの出力メッセージが、前記ノードに対応する夫々の受信された入力メッセージに対して生成されるステップと;
を備えている、
方法。 - 各個々の受信メッセージを遅延させる前記ステップは、
処理のために受信される1つのメッセージが対応する前記ノードの前記レベルを示す制御信号を受信するステップ、
を含む、請求項10に記載の方法。 - 夫々の組の受信メッセージに対する前記トータルメッセージサムを生成するために、受信メッセージの1つのランニングサムに、夫々の受信メッセージを加算するステップ、
をさらに備える請求項11に記載の方法。 - 1組のメッセージ内の最後のメッセージが前記ランニングサムに加算されるとすぐに、記憶装置内へ前記ランニングサムをラッチするステップ、
をさらに備え、前記ラッチされたランニングサムは、前記トータルメッセージサムである、請求項12に記載の方法。 - 前記記憶装置内へ前記ランニングサムをラッチする前に、前記ランニングサムに入力値を加算すること、
をさらに備える請求項13に記載の方法。 - 直前の受信メッセージとは異なる1ノードに対応する1つのメッセージが受信されるたびに、前記ランニングサムをゼロに初期化するステップ、をさらに備える請求項13に記載の方法。
- 前記のラッチすることおよび初期化することは、同じ制御信号によって制御される、請求項15に記載の方法。
- 前記生成された出力メッセージを、1回に1つずつ、順番に出力するステップ、をさらに備える請求項12に記載の方法。
- 各受信メッセージは、符号ビットと絶対値とを含み、これらは組み合わせて、前記量子化値を構成する、請求項10に記載の方法。
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