KR20060032464A - 효율적인 저밀도 패리티 검사 코드 복호 방법 및 장치 - Google Patents

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Abstract

저밀도 패리티 검사 코드를 이용하는 이동통신시스템에서 순방향 오류 정정 부호를 복호하는 장치에 있어서, 수신 정보를 복수의 검사노드들로 입력받아 검사노드 프로세싱을 수행하는 검사노드 프로세서와, 상기 검사노드 프로세서의 검사 노드 출력값들을 이전 누적값들과 누적하는 누적기와, 상기 검사 노드 출력값들을 저장하는 에지 메모리와, 상기 누적기의 누적값들과, 상기 이전 누적값들을 저장하는 2개의 누적메모리들과, 상기 누적기의 누적값들에서 상기 에지 메모리로부터 읽어낸 상기 검사 노드 출력값들을 감산하는 감산기와, 상기 수신 정보 및 상기 감산기의 출력값에 대하여 하드 디시젼을 수행하는 하드 디시젼부와, 상기 하드 디시젼된 결과를 저장하는 비트 버퍼와, 상기 하드 디시젼된 결과의 패리티 검사를 수행하여 반복 복호의 종료여부를 결정하는 패리티 검사부와, 상기 감산기의 감산값을 반복복호를 위해 검사노드 프로세서로 전달하는 동시에 하드 디시젼부로 전달하는 먹스를 포함하여 구성되는 것을 특징으로 하여 본 발명은, LDPC의 비효율적인 메모리 분할과 복호방식을 개선하고, 검사노드 프로세싱과 변수노드 프로세싱을 동시에 수행함으로써, 처리량을 향상시킬 수 있는 효과가 있다. 또한, 단순한 메모리 분할 및 노드 프로세서의 단순화를 통한 하드웨어의 구현에 대한 복잡성 감소에 대한 효과가 있다.
LDPC code, Decoding, Parity, parallelism, Check node processor

Description

효율적인 저밀도 패리티 검사 코드 복호 방법 및 장치{Efficient decoding method and apparatus of Low Density Parity Code}
도 1은 LCPC 디코딩 구조를 보여주는 도면.
도 2는 팩터 그래프 및 페리티 검사 행렬을 보여주는 도면.
도 3은 일반적인 LDPC의 전체 블록도를 보여주는 도면.
도 4는 기존의 메모리 분할에 따른 디코딩 과정을 보여주는 도면.
도 5는 기존의 복호 방식의 순서도.
도 6은 본 발명에 따른 메모리 구조를 보여주는 도면.
도 7은 본 발명에 따른 LDPC 디코더의 구조를 보여주는 도면.
도 8은 본 발명에 따른 복호방식의 개념도.
도 9는 본 발명에 따른 복호방식의 순서도.
본 발명은 에러정정 복호화 장치 및 그 방법에 관한 것으로서, 특히 저밀도 패리티 검사 코드(Low Density Parity Code: 이하,'LDPC'라 칭함)복호의 복잡도를 감소시켜 복호화 성능을 향상시키는 복호화 장치 및 방법에 관한 것이다.
통상적으로 디지털 통신시스템은 전송로에서 발생하는 잡음에 의해 오류가 발생하며, 상기 발생된 오류를 제거하기 위해 다양한 방식으로 오류를 정정하고 있다. 최근에 표준화가 진행 중인 3GPP 또는 3GPP 2를 적용하는 무선 통신 시스템에서는 음성 및 제어신호의 전송을 위해 컨볼루셔널 코드(Convolutional code)와 터보 코드의 사용이 제안되고 있다. 고속의 전송을 위한 터보 코드(turbo code)는 낮은 신호 대 잡음비에서 매우 낮은 비트 에러율(bit error rate)을 얻을 수 있는 장점을 가진다. 그러나, 상기 터보 코드는 부호어의 최소거리가 비교적 짧다. 따라서, 터보 코드로 코딩된 신호의 복원시 원하는 비트 오류지점에서 오류마루(error floor)가 발생할 수 있고, 복호 시 오류가 발생한 부호어에 대한 검출 불가능 확률이 비교적 높은 문제가 발생하였다. 따라서, 최근에는 상기 터보 코드와 유사하거나, 오히려 우수한 성능을 가지는 LDPC가 새롭게 부각되고 있다.
상기 LDPC는 동일한 길이의 터보 코드에 비해 최소 거리가 크고, 이에 따라 오류 마루가 터보 코드에 비해 매우 낮은 비트 오류율에서 발생하며, 오류가 발생한 부호어에 대한 검출 불가능 확률이 매우 낮아 실험적으로 '0'에 가깝다. 또한, 병렬 구조로의 구현이 가능하여 복호 시간을 획기적으로 단축시킬 수 있고, 매 반복복호마다 수행하는 패리티 검사를 통해 추가로 부가되는 CRC와 같은 오버 헤드 또는 복호 정지 알고리즘 없이도 효율적인 복호 정지가 가능하다.
도 1은 LCPC 디코딩 구조를 보여주는 도면이다.
도 1을 참조하면, 상기 LDPC는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 '1'의 수가 매우 적은 부호로서, 검사 노드(check node)들(100)과 변수 노드(variable node)들(110)과, 상기 검사노드들(100)과 변수노드들(110)을 연결하는 에지(Edge)들(115)로 구성된 펙터 그래프(factor graph)에 의해 그 구조가 정의될 수 있다. 상기 검사노드(100)로부터 검사노드 프로세싱 후에 변수노드(110)로 전달되는 값은 검사노드 메시지(115a)가 되고, 상기 변수노드(110)에서 변수노드 프로세싱 후 상기 검사노드(100)로 전달되는 값은 변수 노드 메시지(115b)가 된다.
상기 LDPC 코드의 복호 과정은 'sum-product' 알고리즘에 의한 반복 복호(iterative decoding)에 의해 이루어진다. 이때, 최적의 sum-product 알고리즘은 다소 복잡한 계산식을 포함하고 있다. 따라서 상기 sum-product 알고리즘을 사용할 경우 복호 과정에서 많은 계산량을 필요로 하여, 하드웨어의 복잡도가 증가하는 단점이 있다.
이하, LDPC에 대하여 좀 더 상세히 살펴본다.
도 2는 팩터 그래프 및 페리티 검사 행렬에 따른 LDPC의 구조의 일 예를 보여주는 도면이다. 여기서, LDPC는 가장 보편적으로 사용되는 펙터 그래프에 의해 그 구조가 정의될 수 있다. 펙터 그래프는 다변수의 전체함수가 국소함수들의 곱으로 인수분해 되는 것을 표현한 이분 그래프이다.
도 2를 참조하면, LDPC의 팩터그래프는 Sum-product 알고리즘을 통한 트리구조를 이룬다. 구체적으로, 정해진 LDPC의 패리티 검사식을 나타내는 4개의 검사노 드(200)와, 각 심볼을 나타내는 8개의 변수 노드(210) 및 이들의 연관성을 나타내는 에지들(220)의 구조를 결정한다. 상기 에지들(220)은 각 검사노드(200)에서 상기 검사 노드(200)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수노드(210)를 연결시키게 된다. 이때, 모든 검사노드(200) 각각에 연결된 변수 노드의 수가 6개로 일정하고, 모든 변수 노드(210) 각각에 연결된 검사노드의 수가 3개로 일정하므로, 정규 LDPC를 예로 보였으며, 도시하진 않았지만 각 검사 노드와 변수노드에 연결된 가지의 수가 일정하지 않는 비정규 LDPC도 있다.
상기 패리티 검사 코드에 대한 패리티 검사 행렬(H)(230)이 도시된다. 이것은 패리티 검사코드의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(230)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(230)의 각 열은 각 변수 노드들(210)과 상기 검사노드들(200)과의 연결에 따라 3개의 1을 가지며, 각 행은 상기 각 검사노드들(200)과 상기 변수노드들(210)의 연결에 따라 6개의 1을 갖는다.
상기 LCPC를 복호화하는 과정은 펙터 그래프상의 변수 노드와 검사 노드들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복하여 이루어진다. 이때, 각 노드에서는 sum-product 알고리즘을 이용하여 메시지를 업데이트하게 된다. 이에 기초한 LCPD 코드의 반복복호 과정은 하기와 같다.
도 3은 일반적인 LDPC의 전체 블록도를 보여주는 도면이다.
도 3을 참조하면, LDPC 부호화 장치는, 수신정보를 저장하고 있는 메모리 블록(300)과, 변수 노드들에 대한 연산을 수행하는 변수 노드 프로세서(340)와, 검사 노드들에 대한 연산을 수행하는 검사노드 프로세서(320)와, 검사노드들에서 에러가 모두 고쳐졌는지를 검사하고 반복 복호할 지를 결정하는 패리티 검사 블록(330)과, 효율적이고 빠른 메모리 엑세스를 수행하기 위한 메모리 엑세스 콘트롤러(340)로 구성된다.
LCPC의 개략적인 복호 순서는 다음과 같다.
1. 수신된 심볼들이 변수노드의 초기 값으로 메모리(300)에 저장된다.
2. 검사노드 프로세서(320)가 상기 메모리(300)에 저장된 변수노드 값들을 읽어와, 상기 패리티 체크 블록(330)은 상기 읽어온 변수노드 값들의 패리티 검사를 수행하고, 상기 검사 노드 프로세서(320)는 상기 읽어온 변수노드값들의 0과 1에 대한 전송로 천이확률을 계산하고, 상기 계산된 확률값들을 다시 상기 메모리(300)의 변수노드 값으로 오버라이트(overwrite)한다.
3. 변수노드 프로세서(340)는 상기 메모리(300)에 오버 라이트 된 변수노드 값을 읽어 최종 LLR(Log Likelihood Ratio)을 계산한다.
4. 패리티 체크블록(330)에서 패리티 체크에 성공하여 반복 복호의 종료를 결정할 때까지 2번과 3번의 과정을 반복하여 신뢰도를 높인다.
여기서, 상기 변수 노드 프로세서(340) 및 검사 노드 프로세서(320)는 각각 패리티 검사 행렬의 열과, 행에서 1의 위치에 해당하는 메모리 영역으로부터 값을 읽어들여 계산한 후 동일한 메모리 영역에 다시 저장한다.
상기한 바와 같이, 검사노드프로세싱과 변수 노드 프로세싱을 분리하여 연산하는 방식은 많은 메모리의 용량을 사용하게 된다. 즉, 각 에지(edge)에 대한 정보 들을 모두 메모리(300)에 가지고 있어야 하며, 각 검사노드 및 변수노드에서는 필요한 값들을 메모리로부터 불러와서 연산을 수행하고, LLR값을 구한다. 이때, 모든 에지들에 대해서 검사노드 프로세싱을 수행한 다음, 변수노드 프로세싱을 수행된다. 이에 따라 연산 순서가 검사노드 프로세싱을 모두 수행하는 동안 변수 노드 프로세서는 동작하지 않게 되고, 반대로 변수노드 프로세싱을 하는 동안은 검사노드 프로세서는 동작하지 않는다. 즉, 하나의 메모리로부터 여러 개의 데이터를 읽어들여야 하므로, 메모리 엑세스가 지연되는 문제가 발생한다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, LDPC 디코더 구현상에 있어 효율적인 복호방식과 그에 적합한 복호기의 구조를 제공하는 것이다.
또한, 본 발명의 목적은 LDPC 디코더의 효율적인 메모리 구조와 그에 따른 효율적인 복호방식을 제공하는 것이다.
본 발명의 또 다른 목적은 LDPC 디코더의 메모리 분할을 최소화하고, 검사노드 프로세싱 및 변수 노드 프로세싱을 동시에 수행하는 방법 및 장치를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 저밀도 패리티 검사 코드를 이용하는 이동통신시스템에서 순방향 오류 정정 부호를 복호하는 장치에 있어서,
수신 정보를 복수의 검사노드들로 입력받아 검사노드 프로세싱을 수행하는 검사노드 프로세서와,
상기 검사노드 프로세서의 검사 노드 출력값들을 이전 누적값들과 누적하는 누적기와,
상기 검사 노드 출력값들을 저장하는 에지 메모리와,
상기 누적기의 누적값들과, 상기 이전 누적값들을 저장하는 2개의 누적메모리들과,
상기 누적기의 누적값들에서 상기 에지 메모리로부터 읽어낸 상기 검사 노드 출력값들을 감산하는 감산기와,
상기 수신 정보 및 상기 감산기의 출력값에 대하여 하드 디시젼을 수행하는 하드 디시젼부와,
상기 하드 디시젼된 결과를 저장하는 비트 버퍼와,
상기 하드 디시젼된 결과의 패리티 검사를 수행하여 반복 복호의 종료여부를 결정하는 패리티 검사부와,
상기 감산기의 감산값을 반복복호를 위해 검사노드 프로세서로 전달하는 동시에 하드 디시젼부로 전달하는 먹스를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 방법은, 저밀도 패리티 검사 코드를 이용하는 이동통신시스템에서 순방향 오류 정정 부호를 복호하는 방법에 있어서,
수신 정보를 복수의 검사노드들로부터 행단위로 입력받아 검사노드 프로세싱을 수행하는 과정과,
상기 검사노드 프로세싱이 수행된 결과값들을 이전 누적값들에 누적하는 과정과,
상기 검사노드 프로세싱 결과값들을 저장하는 과정과,
상기 누적값들과, 상기 이전 누적값들을 구분하여 저장하는 과정과,
상기 누적값들에서 상기 검사노드 프로세싱 결과값들을 감산하는 과정과,
상기 수신 정보 및 상기 감산의 출력값에 대하여 하드 디시젼을 수행하는 과정과,
상기 하드 디시젼 된 결과를 저장하고, 상기 하드 디시젼 된 결과의 패리티 검사를 수행하여 반복 복호의 종료여부를 결정하는 과정과,
상기 감산값을 반복 복호를 위해 저장하는 동시에 하드 디시젼부로 전달하는 과정을 포함하여 구성되는 것을 특징으로 하는 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 도면상에 표시된 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호로 나타내었으며, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 일반적인 디코딩 과정에 따른 메모리 분할을 보여주는 도면이다.
도 4를 참조하면, 패리티 검사 행렬을 위한 메모리와 아이덴티티 행렬(identity matrix)를 위한 메모리가 구비되고, 상기 메모리들은 검사노드 프로세서 및 변수노드 프로세서들의 노드 수 만틈의 서브 메트릭 블록들로 분할된다. 즉, 상기 메모리들의 행들은 검사 노드들과 평행하게 연결되고, 상기 메모리의 열의 분할된 서브 메트릭 블록들은 변수 노드들과 평행하게 연결된다. 색이 채워진 작은 네모는 수신 시그널 '1'을 저장하고 있는 서브 메트릭 블록을 나타낸다.
1단계에서 각 메모리의 서브 블록들로 수신 정보가 입력된다.
2단계에서 검사노드 프로세싱부(410)는 각 열의 행의 분할된 서브 메트릭 블록들의 값 각각에 대하여 검사노드 프로세싱 및 패리티 검사를 수행한 후, 상기 검사노드 프로세싱의 결과값들을 다시 상기 서브 메트릭 블록들에 저장하여 검사노드 메시지를 업데이트한다.
3단계에서 변수노드 프로세싱(420)부는 각 행의 서브 메트릭 블록들에 업데이트 된 값들을 읽어와 변수노드 연산을 수행하고, 하드 디시젼 및 LLR을 수행한 후 결과값을 다시 상기 서브 메트릭 블록들의 값으로 다시 저장함으로써, 변수노드 메시지를 업데이트한다. 상기 메모리들의 서브 메트릭 블록들은 변수노드 및 검사노드 프로세서의 개수에 따라 그 크기가 결정된다. 따라서, 상기 변수노드 및 검사노드 프로세서들의 개수가 많을수록 메모리의 서브 메트릭 블록의 분할 수가 증가되므로 하드웨어의 높은 복잡도를 가져오게 된다. 또한, 상기 변수노드 및 검사노 드 프로세서의 수가 적어 메모리의 분할된 서브 메트릭 블록들의 수가 감소되면 메모리 엑세스가 느려지고 그에 따른 처리량은 낮아지게 된다.
도 5는 일반적인 LDPC 복호 방식의 순서도이다.
도 5를 참조하면, 검사노드 프로세싱(580)과 변수노드 프로세싱(590)은 순차적으로 연결되어, 하나의 연산과정이 끝나야 다음의 연산과정이 진행된다. 두 연산 과정들은 패리티 체크에 성공할 때까지 반복(iteration)된다.
500단계에서 검사노드 프로세서는 수신 정보를 읽어와 메모리에 저장한다. 이를 LDPC 복후의 초기화라 칭한다.
510단계에서는 상기 메모리의 서브 메트릭 블록들에 저장된 정보비트를 읽어와서, 520단계 내지 525단계에서 검사노드 프로세싱을 수행하는 동시에 상기 정보비트들의 패리티를 체크한다. 이때, 패리티 체크 결과가 양호하면 복호를 중단한다. 그렇지 않으면, 530단계에서 상기 검사노드 프로세싱의 결과값을 상기 메모리에 변수노드 값으로 업데이트하여 검사노드 메시지를 갱신한다. 상기 검사노드 메시지의 갱신(check node massage update)을 수행한 후, 변수노드 프로세싱 영역(590)으로 진행한다.
540단계에서 변수노드 프로세서는 상기 메모리의 서브 메트릭 블록들에서 상기 검사노드 메시지에 따라 갱신된 변수노드 값들을 읽어온다. 550단계에서 변수노드 프로세서는 상기 갱신된 변수노드 값들을 더하고, 560단계에서 상기 더한 결과 값에서 해당 행의 변수노드 값을 뺀 후 565단계에서 상기 550단계의 결과값을 하드 디시젼(hard dicision)한다. 570단계에서는 상기 560단계의 결과값을 변수노드 값 으로서 상기 메모리의 서브 메트릭 블록들에 저장한 후, 상기 510단계로 복귀한다.
이상과 같이 일반적인 LDPC 복호 방식에서는 모든 정보 비트들에 대해서 검사노드 프로세싱을 수행한 후에, 순차적으로 변수노드 프로세싱이 진행된다. 이에 비해 후술되는, 본 발명에서는 따로 변수노드 프로세서들을 구비하지 않고, 검사노드 프로세서만으로 검사노드 프로세싱와 변수노드 프로세싱을 병행적으로 구현하여 처리량을 높인다.
도 6은 본 발명에 따른 메모리 구조를 보여주는 도면이다.
도 6을 참조하면, 메모리(600)는 검사노드프로세서 개수(D)만큼의 서브 메트릭 블록들로 분할되어, 하나의 서브 메트릭 블록에 하나의 검사노드프로세서가 대응된다. 상기 서브 메트릭 블록의 크기(Ssub metric#)는 설계자가 결정하는 패리티 검사 행렬의 각 행에 있는 1의 개수에 따라 결정된다.
구체적으로, 상기 메모리(600)의 입력 정보는 상기 서브 메트릭 블록(D)의 개수 즉, 검사노드 프로세서의 수(D)만큼 행단위로 분할되어 각각의 서브 메트릭 블록으로 동시에 입력된다. 여기서, 상기 입력데이터의 행 단위를 1word라 칭한다.
Nsub block#은 하나의 서브 메트릭 블록에 대응하는 검사노드들의 개수로서, 한 행에 저장되는 1의 개수와 동일하고, Ssub block size#(620)는 서브 메트릭 블록의 크기로서 해당 서브 메트릭 블록의 검사노드들이 저장하고 있는 1의 개수와 같다.
서브 메트릭 블록으로 입력되는 데이터가 워드(word)로 설정됨으로써, 상기 메모리(600)의 입력데이터는 비교적 넓은 비트폭(bitwidth)을 갖게 되고, 상기 정 보는 서브 메트릭 블록들에 대응하는 검사노드들로 동시에 입력되고, 검사노드들의 출력값은 다시 상기 메모리(600)로 다시 입력됨으로써, 상기 검사노드들에 대한 페럴리즘(parallelism)이 적용된다. 도 7은 본 발명에 따른 LDPC 디코더의 구조를 보여주는 도면이다.
도 7을 참조하면, 검사노드 프로세서(760)의 검사 노들들에 대응하는 에지 메모리(edge memory)(710)가 구비되고, 2개의 누적메모리(730a,b)가 구비된다. 상기 에지 메모리(710)는 별도의 하드 디시젼한 값을 저장하기 위한 별도의 메모리 공간을 가지지 않으며, 상기 도 6과 같은 메모리 구조를 가지고, 하드 디시젼 블록(770)의 디코딩 결과는 비트 버퍼(780)에 저장된다.
상기 검사노드 프로세서(760)는 수신정보를 저장하는 수신 버퍼로부터 각 서브 메트릭 블록으로부터 행단위의 수신정보를 입력받아 검사노드 프로세싱을 수행한 후, 상기 검사노드 프로세싱의 결과 값을 상기 에지 메모리(710)에 검사노드 값들로 메모리 업데이트한다.
또한, 상기 검사노드 프로세서(760)로부터 출력된 값들은 누적기(accumulator)(720)와 연결되어 상기 누적 메모리1(730a)에 저장되어 있는 이전 검사노드 값들에 더해진 후, 상기 누적 메모리2(730b)에 저장된다. 즉, 상기 누적 메모리1(730a)은 현재 검사노드 프로세싱을 수행하기 이전 서브 의 검사노드 값을 저장하고, 상기 누적 메모리2(730b)는 상기 누적 메모리 1(730a)의 이전 검사노드 누적 값에 현재 검사노드값까지 누적된 값을 저장한다.
감산기(740)는 상기 ACC메모리(730b)의 누적값들에서 상기 에지 메모리(710) 에 저장된 값들 중 해당 서브 메트릭 블록의 메모리값을 감산하고, 먹스(750)를 통해 상기 감산 결과를 동시에 상기 검사노드 프로세서(760)와 하드디시젼부(770)로 전달한다. 하드 디시전부(770)는 상기 감산 결과를 가지고 경판정을 수행하여 0과 1을 판단한다.
비트 버퍼(780)는 상기 하드 디시젼블록(770)에서 하드 디시젼된 값을 저장하고, 패리티 체크 블록(790)은 상기 하드 디시젼값의 패리티 검사를 수행한다. 패리티 체크 블록(790)의 검사결과가 좋으면 반복복호를 종료하여 비트버퍼(780)의 하드 디시젼 값이 디코딩 결과로서 출력되고, 상기 검사결과가 나쁘면, 상기 수신 버퍼의 다음 서브 메트릭 블록의 수신정보를 읽어온다.
도 7과 같이, 본 발명에 따른 LDPC 디코더는 각 서브 메트릭 블록에 대해 이전 반복의 검사노드값과, 현재 반복까지의 검사노드 값을 누적하여 생성한 합산값을 모두 저장하기 위해 2개의 누적 메모리1,2(730a, b)를 사용하고, 변수노드 프로세서는 사용하지 않는다. 종래의 LDPC 디코더에서 사용되는 변수노드 프로세서의 총 크기는 검사노드 프로세서의 크기와 비슷하다. 따라서, 본 발명의 LDPC 디코더는 메모리가 증가되었으나, 변수 노드들로 인한 메모리 분할이 감소하고 변수노드프로세서를 사용하지 않음으로써, 메모리 입출력 포트의 증가로 인한 복잡성이 줄어들고, 처리량이 증가된다.
이하, 도 4 및 도 8을 참조하여 본 발명에 따른 복호 방식을 설명한다.
도 8은 본 발명에 따른 복호방식의 개념도이다.
도 4의 2단계와 3단계를 순차적으로 거쳐야 한 번의 반복(iteration)이 진행 되던 종래의 복호방식을 본 발명에서는 도 8의 2단계만으로 복호를 수행한다.
구체적으로 도 8을 참조하면, 메모리(800)의 행은 검사노드 프로세서의 수만큼 서브 메트릭 블록으로 분할되어 있고, 색이 칠해진 작은 네모는 수신정보의 1의 값을 저장하고 있다.
1단계에서는 메모리(800)의 서브 메트릭 블록들로 각각 수신 정보가 행단위로 입력된다. 2단계에서는 상기 서브 메트릭 블록들의 메모리값을 읽어와 검사노드 프로세싱 및 패리티 검사를 수행한다. 상기 검사노드 프로세싱의 결과값은 서브 메트릭 블록의 메모리 값에 누적된다. 상기 누적된 값들에서 상기 검사노드 프로세싱의 결과값을 감산함으로써, 변수노드 값이 계산된다. 상기 변수노드 값은 다시 서브 메트릭 블록의 메모리값으로 저장된다. 상기 변수 노드 값의 패리티 검사를 수행하여 결과가 좋을 경우 복호는 종료되고, 결과가 나쁘면 다시 반복복호가 수행된다.
도 9는 본 발명에 따른 복호방식의 순서도이다.
도 9를 참조하면, 902단계에서 LDPC 디코더는 수신 버퍼의 서브 메트릭 블록에서 수신장버를 읽어온다. 904단계에서 상기 수신정보는 누적 메모리에 저장되고, 906단계에서 상기 수신 정보에 대해 검사노드 프로세싱이 수행되고 검사노드 출력값이 생성된다. 908단계에서 상기 검사노드 출력값은 에지 메모리의 메모리값으로 업데이트되고, 동시에 910단계에서 상기 검사 노드 출력값은 이전 단계의 검사노드 출력값에 누적하여 변수노드 메시지를 생성한다. 914단계에서 상기 생성된 변수 메시지는 다시 해당 서브 메트릭 블록의 누적값으로 업데이트된다.
모든 수신 데이터에 대한 검사노드 프로세싱이 끝나면 모든 검사노드 출력의 누적이 끝나고, 다음 반복을 위해서 918단계에서 디코더는 상기 서브메트릭 블록의 업데이트 누적값을 읽어오고, 또한 912단계에서 업데이트 된 에지 메모리 값 즉, 업데이트 된 검사노드 출력값을 읽어온다. 916단계에서 디코더는 상기 누적 메모리의 업데이트 된 검사노드 출력들의 누적값에서 상기 에지 메모리의 업데이트 된 검사 노드 출력값을 감산한다. 920단계 내지 922단계에서 디코더는 상기 검사노드 입력값의 하드 디시젼과, 패리티 검사를 수행한다. 상기 패리티 검사결과가 좋으면, 반복복호를 중단하고 상기 하드 디시젼된 값을 출력한다.
상기한 906단계 내지 910단계에서와 같이, 검사노드 및 누적기의 입력값이 평행하게 입력되기 때문에 메모리 엑세스(access)가 매우 단순해진다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, LDPC의 비효율적인 메모리 분할과 복호방식을 개선하고, 검사노드 프로세싱과 변수노드 프로세싱을 동시에 수행함으로써, 처리량을 향상시킬 수 있는 효과가 있다. 또한, 단순한 메모리 분할 및 노드 프로세서의 단순화를 통한 하드웨어의 구현에 대한 복잡성 감소에 대한 효과가 있다.

Claims (9)

  1. 저밀도 패리티 검사 코드를 이용하는 이동통신시스템에서 순방향 오류 정정 부호를 복호하는 장치에 있어서,
    수신 정보를 복수의 검사노드들로 입력받아 검사노드 프로세싱을 수행하는 검사노드 프로세서와,
    상기 검사노드 프로세서의 검사 노드 출력값들을 이전 누적값들과 누적하는 누적기와,
    상기 검사 노드 출력값들을 저장하는 에지 메모리와,
    상기 누적기의 누적값들과, 상기 이전 누적값들을 저장하는 2개의 누적메모리들과,
    상기 누적기의 누적값들에서 상기 에지 메모리로부터 읽어낸 상기 검사 노드 출력값들을 감산하는 감산기와,
    상기 수신 정보 및 상기 감산기의 출력값에 대하여 하드 디시젼을 수행하는 하드 디시젼부와,
    상기 하드 디시젼된 결과를 저장하는 비트 버퍼와,
    상기 하드 디시젼된 결과의 패리티 검사를 수행하여 반복 복호의 종료여부를 결정하는 패리티 검사부와,
    상기 감산기의 감산값을 반복복호를 위해 검사노드 프로세서로 전달하는 동시에 하드 디시젼부로 전달하는 먹스를 포함하여 구성되는 것을 특징으로 하는 장 치.
  2. 제 1 항에 있어서, 상기 패리티 검사부는,
    상기 하드 디시젼 결과의 패리티 검사를 수행하여 결과가 좋으면, 상기 반복 복호를 중단하고, 상기 하드 디시젼 결과값을 출력하는 것을 특징으로 하는 장치.
  3. 제 1항에 있어서, 상기 에지 메모리는,
    복수의 검사 노드 프로세서들에 각각 대응하는 서브 메트릭 블록들로 분할되는 것을 특징으로 하는 장치.
  4. 제 3항에 있어서, 상기 서브 메트릭 블록은,
    상기 복수의 검사노드들에 대응하여 분할되고, 상기 수신 정보 또는 상기 검사노드 출력값들을 해당 서브 메트릭 블록으로 저장하는 것을 특징으로 하는 장치.
  5. 제 4항에 있어서, 상기 수신 정보는,
    서브 메트릭 블록들의 수에 대응하는 워드 단위로 분할되는 것을 특징으로 하는 장치.
  6. 저밀도 패리티 검사 코드를 이용하는 이동통신시스템에서 순방향 오류 정정 부호를 복호하는 방법에 있어서,
    수신 정보를 복수의 검사노드들로부터 행단위로 입력받아 검사노드 프로세싱을 수행하는 과정과,
    상기 검사노드 프로세싱이 수행된 결과값들을 이전 누적값들에 누적하는 과정과,
    상기 검사노드 프로세싱 결과값들을 저장하는 과정과,
    상기 누적값들과, 상기 이전 누적값들을 구분하여 저장하는 과정과,
    상기 누적값들에서 상기 검사노드 프로세싱 결과값들을 감산하는 과정과,
    상기 수신 정보 및 상기 감산의 출력값에 대하여 하드 디시젼을 수행하는 과정과,
    상기 하드 디시젼 된 결과를 저장하고, 상기 하드 디시젼 된 결과의 패리티 검사를 수행하여 반복 복호의 종료여부를 결정하는 과정과,
    상기 감산값을 반복 복호를 위해 저장하는 동시에 하드 디시젼부로 전달하는 과정을 포함하여 구성되는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서, 상기 결정하는 과정은,
    상기 하드 디시젼 결과의 패리티 검사를 수행하여 결과가 좋으면, 상기 반복 복호를 중단하고, 상기 하드 디시젼 결과값을 출력하는 것을 특징으로 하는 방법.
  8. 제 5항에 있어서, 상기 검사노드 프로세싱 결과값들은,
    복수의 검사 노드 프로세서들에 각각 대응하는 서브 메트릭 블록들로 분할되고, 상기 서브 메트릭 블록은 상기 복수의 검사노드들에 대응하여 분할되어 저장되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 수신 정보는,
    서브 메트릭 블록들의 수에 대응하는 워드 단위로 분할되는 것을 특징으로 하는 방법.
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