ES2225647T3 - Turbo descodificador con comparacion de codigo de firma para redundancia circular. - Google Patents
Turbo descodificador con comparacion de codigo de firma para redundancia circular.Info
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Abstract
Un turbo decodificador iterativo para la corrección de errores en datos de señales de comunicaciones que comprende una memoria de datos (22) del decodificador para almacenar los datos estimados del decodificador generados en una iteración del decodificador y los medios de procesamiento iterativo (20) del decodificador para producir iteraciones sucesivas de los datos estimados del decodificador que tienen un tamaño seleccionado de N bit y para almacenar los datos estimados del decodificador en dicha memoria de datos (22) del decodificador, estando el turbo decodificador iterativo caracterizado por: una memoria de firmas (26) para almacenar un código de firma que tiene un tamaño seleccionado de M bit correspondiente a los datos estimados del decodificador generados para una iteración del decodificador, donde M es al menos veinte veces menor que N; unos medios generadores de códigos de firma (24) para generar un código de firma de M-bit de los datos estimados del decodificador mediante el procesamiento de los datos estimados del decodificador con una cadena de M-bit correspondiente a un polinomio binario predeterminado de orden M-1; y un comparador (28) conectado a dichos medios generadores de códigos de firma (24) y a dichos medios de procesamiento iterativo (20) del decodificador para comparar el código de firma generado en una iteración de los datos estimados del decodificador con el contenido de la memoria de firmas (26) para proporcionar una señal de finalización a dichos medios de procesamiento iterativo (20) del decodificador si la comparación refleja una igualdad.
Description
Turbo descodificador con comparación de código de
firma para redundancia circular.
La presente invención se refiere a los sistemas
de comunicación que utilizan corrección de errores para las señales
de comunicación que reciben, y en particular, a aquellos sistemas
que utilizan sistemas turbo decodificadores iterativos.
Los turbocódigos son un tipo de códigos de
corrección de errores que trabajan cerca del límite Shannon cuando
se encuentran en un canal de Ruido Blanco Gaussiano Aditivo (AWGN)
en un sistema de comunicación inalámbrico, como puede ser el divisor
de tiempo dúplex que utiliza el código de división de acceso
múltiple (TDD/CDMA). Los decodificadores para estos códigos utilizan
un algoritmo de iteración que proporciona una mejor estimación de
los datos transmitidos en cada iteración.
Un parámetro de diseño significativo en los
decodificadores es el número de iteraciones a realizar. Los
decodificadores pueden implementarse mediante hardware o software,
pero en ambos casos el número de iteraciones conlleva un
requerimiento de recursos de procesamiento, incluyendo el caudal de
proceso necesario para conseguir la velocidad de datos deseada, el
consumo de energía en la decodificación, y la cantidad de hardware
necesario en una implementación de hardware.
Se conocen dos estrategias generales en la
técnica para determinar el número de iteraciones en la
implementación de un decodificador. Primera, puede determinarse un
número fijo de iteraciones como parte del diseño. Esto simplifica
la implementación, pero requiere unos recursos de procesamiento
excesivos ya que el número fijo debe establecerse lo suficientemente
alto para obtener el rendimiento deseado, esto es, la tasa de bits
erróneos para el rango de señal previsto para los niveles de ruido,
y en la mayoría de los casos muchas decodificaciones requerirían un
número de iteraciones menor que el establecido.
Otra estrategia consiste en utilizar una regla de
finalización para determinar dinámicamente cuando puede terminarse
la decodificación sin afectar significativamente al rendimiento. La
regla de finalización más simple es el criterio de decisión dura
asistida (DDA). Al utilizar esta regla de finalización, la
decodificación termina cuando dos iteraciones sucesivas obtienen el
mismo resultado. No hay cambios en las decisiones duras entre
iteraciones. La implementación de esta regla para un bloque
codificado de N bits requiere N ubicaciones de memoria para
almacenar los resultados de la implementación anterior, así como
para comparar el resultado N bit anterior con el resultado N bit
actual.
Las reglas de finalización convencionales se
describen en Shao, Rose Y., y Fossorier, Marc P.C., "Dos Reglas
de Finalización Simples para Decodificación Turbo", IEEE
Transactions on Communications, Vol 47 nº 8, Agosto 1999. Ese
informe presenta dos criterios simples para finalizar el proceso de
iteración en la decodificación turbo. EP 1017176 y EP 1009098
describen el estado general en la técnica de detección de errores
en la decodificación turbo. EP 1009098 describe la utilización de
sumas de verificación de redundancia cíclica implementadas al
añadir bits de verificación a cada bloque.
Un turbo decodificador típico puede producir
estimaciones de datos turbodecodificados con más de 5.000 bits de
información para cada iteración. Por tanto, la implementación de
una regla de finalización convencional requiere una dirección de
memoria adicional de más de 5,000 bits para almacenar un primer
código de iteración y compararlo con el siguiente código de
iteración para determinar si se han producido los mismos
resultados.
El inventor ha reconocido que sería deseable
proporcionar un turbo decodificador mejorado que pueda implementar
más eficientemente una regla de finalización con unos requerimientos
menores de memoria adicional.
Se proporciona un turbo decodificador y un método
para corregir los errores en los datos de la señal de comunicación.
El decodificador evalúa recursivamente los datos de la señal para
un número de iteraciones seleccionado.
Durante cada iteración, el circuito del
decodificador genera una nueva estimación del bloque de datos
transmitido, también llamado extrínsecos. Los extrínsecos generados
en una iteración se almacenan en una memoria de datos.
El circuito generador de códigos de firma genera
códigos de firma correspondientes a cada nueva estimación del
bloque de datos transmitidos para cada iteración del decodificador.
Los códigos de firma preferiblemente son 20 veces más pequeños que
los datos a los que representan y por motivos prácticos normalmente
serán al menos 100 veces más pequeños. El código de firma
correspondiente a los datos estimados del turbo decodificador
generado en una iteración del decodificador, se almacena en una
memoria de códigos de firma relativamente pequeña.
Operativamente se asocia un comparador al
circuito del código de firma y al circuito del decodificador. El
comparador compara el código de firma generado para una nueva
estimación del bloque de datos transmitido, generado y almacenado
para una iteración actual del decodificador, con el contenido de la
memoria de la firma. Si la comparación refleja igualdad, el
circuito del decodificador interrumpe el proceso iterativo. Si la
comparación refleja desigualdad, el código de firma generado se
almacena en la memoria de firmas dónde quedará disponible para
compararse con el código de firma de la siguiente iteración del
decodificador.
El comparador puede utilizarse para almacenar el
código generado en el registro de firmas. Como alternativa, el
comparador puede simplemente acceder al registro de firmas antes de
que el generador de códigos de firma obtenga el nuevo código de
firma. Esto permite al generador de códigos de firma proporcionar el
nuevo código de firma tanto al comparador como al registro de
firmas, eliminando la necesidad de que el comparador realice la
operación de almacenamiento en el registro de códigos de firma.
Preferiblemente, el comparador se asocia
operativamente con el circuito del decodificador para controlar el
proceso de iteración del circuito del decodificador únicamente
después de que se haya efectuado un número mínimo de iteraciones.
Así mismo, el circuito del decodificador termina el proceso
iterativo preferiblemente si se ha alcanzado un número
predeterminado de iteraciones. El límite de iteraciones
preferiblemente es un número entero obtenido incrementando al menos
en tres el número mínimo seleccionado. En una realización
preferida, el número mínimo seleccionado es cuatro (4) y el límite
es ocho (8).
Constituye un objetivo de la presente invención
el proporcionar un turbo decodificador iterativo que implemente
selectivamente una regla de finalización con unos requerimientos de
memoria menores que los de la técnica anterior.
Otros objetivos y ventajas de la presente
invención quedarán claros a partir de la siguiente descripción de
una realización preferida actualmente.
La Figura 1 es un diagrama esquemático de un
turbo decodificador realizado según las enseñanzas de la presente
invención.
Haciendo referencia a la Figura 1, se muestra un
turbo decodificador 10 que tiene una entrada para una señal de
comunicaciones 12 y una salida 14. El turbo decodificador 10
incluye un circuito procesador de iteraciones de turbo
decodificación 20 y un registro de datos turbo 22 asociado. El
circuito procesador 20 del decodificador recibe los bloques de
datos de las señales de comunicación a través de la entrada 12 y
genera una nueva estimación de los bloques de datos transmitidos
que se almacena en el registro 22. El circuito procesador 20 está
asociado recursivamente con el registro de datos turbo 22 de forma
que el procesador 20 utiliza los contenidos del registro de datos
turbo 22 para la segunda iteración y las iteraciones sucesivas del
proceso de decodificación
turbo.
turbo.
El circuito del procesador de turbodecodificación
20 se configura preferiblemente con un límite predeterminado en el
número de iteraciones de procesamiento a realizar para cualquier
bloque de datos de comunicación dado, de forma que la salida del
turbo decodificador se basa en el contenido del registro de turbo
decodificaciones después de la última iteración de decodificación.
Preferiblemente, el número máximo de iteraciones de procesamiento
realizadas por el procesador 20 es de ocho (8).
El procesador 20 también implementa una regla de
finalización cuando se necesitan menos iteraciones que el número
máximo de iteraciones. Cuando el decodificador determina que los
datos estimados que se están generando en iteraciones sucesivas no
presenta modificaciones, finaliza el proceso iterativo. En lugar de
proporcionarse una cantidad relativamente grande de memoria
adicional para almacenar los datos estimados de una iteración
anterior, se suministra un generador de códigos de firma 24
relativamente simple y un registro de códigos de firma 26
relativamente pequeño como entradas a un comparador 28 que está
asociado operativamente al procesador iterativo 20 para implementar
la regla de finalización.
Preferiblemente, el comparador 28 está asociado
operativamente al circuito decodificador 20 para controlar el
proceso de iteración del circuito decodificador únicamente después
de que tengan lugar un número mínimo de iteraciones.
Preferiblemente además, el circuito decodificador 20 finaliza el
proceso de iteración si se alcanza un límite predeterminado de
iteraciones. El límite de iteraciones preferiblemente es un número
entero obtenido incrementando al menos en tres el número mínimo
seleccionado. En una realización preferida, el número mínimo
seleccionado es cuatro (4) y el límite es ocho (8).
Para un turbo decodificador que genera datos
estimados binarios del orden de 5.114 bits en una sola iteración,
el generador de códigos de firma comprende preferiblemente un
divisor binario simple de 16-bit que divide la
cadena de datos binarios de 5.114 por un numero binario
16-bit determinado y proporciona al comparador 28
el resto que se obtiene de la función división. El resto
necesariamente no excederá los 16 bits ya que el divisor tiene una
longitud de 16 bits.
Para un divisor de 16-bit, se
utiliza preferiblemente el número binario 1000000000000011. Un
divisor de este tipo se corresponde con un polinomio binario
representado por 1 + x^{11}+ x^{15}. La división binaria
realizada por el generador de códigos 24, corresponde
matemáticamente a dividir la representación polinómica binaria de
los datos estimados en la iteración de 5.114 bit por el polinomio 1
+ x^{11}+ x^{15} utilizando matemáticas binarias (esto es, de
módulo 2). El resto de la división binaria se corresponde con el
polinomio resto. La posibilidad de que el resto sea el mismo en dos
cadenas sucesivas de datos estimados de 5.114 bit es aproximadamente
de 1 en 2^{16} lo que ha sido considerado por el inventor como un
factor de riesgo aceptable.
La correspondencia matemática y el uso de
representaciones polinómicas para generar códigos de señal es ya
conocida en la técnica y se analiza en, Pearson, W.W. y Brown,
D.T., "Códigos de Señal para la Detección de Errores",
Procedimientos de IRE'', Enero 1961. El inventor ha reconocido que
esta forma de codificación tiene aplicación en los turbo
decodificadores.
En funcionamiento, el procesador turbo
decodificador 20 proporciona al registro de datos turbo 22 y al
generador de códigos de señal 24, N bits de datos estimados para
una iteración dada. El generador de códigos de señal 24 genera un
código de firma correspondiente de M bits que preferiblemente será
al menos 100 veces menor que N, y que se introduce en el comparador
28. El comparador 28 compara el código de firma de M bit
introducido desde el generador de códigos 24 con el contenido del
registro de firmas 26 para determinar si son iguales.
Si el comparador determina la igualdad, se envía
una señal al procesador 20 para finalizar el proceso iterativo y
proporcionar los resultados de codificador turbo. Si el comparador
detecta desigualdad, el código de firma de M-bit
recibido desde el generador de códigos de firma 24 se almacena en el
registro de firmas 26.
El comparador puede utilizarse para almacenar el
código generado en el registro de firmas 26. Como alternativa, el
comparador 28 puede simplemente acceder al registro de firmas 26
antes de que el generador de códigos de firma 24 obtenga el nuevo
código de firma. Esto permite al generador de códigos de firma 24
proporcionar el nuevo código de firma tanto al comparador 28 como al
registro de firmas 26, como se indica en el borrador, eliminando la
necesidad de que el comparador 28 realice la operación de
almacenamiento en el registro de códigos de firma 26.
Cuando en una iteración del decodificador se
produce un bloque de datos binarios de 5.114 bit, el generador de
códigos de firma preferiblemente divide por 1000000000000011 para
obtener un resto no mayor de 16 bits para que el registro de firmas
26 necesite únicamente una capacidad de almacenamiento de
16-bit.
La presente invención resulta particularmente
apropiada para implementaciones de hardware donde el coste de
generar el código de firma es bajo, y el coste de la memoria
adicional requerida resultaría alto. Sin embargo, también puede ser
utilizado en implementaciones de software.
Claims (17)
1. Un turbo decodificador iterativo para la
corrección de errores en datos de señales de comunicaciones que
comprende una memoria de datos (22) del decodificador para
almacenar los datos estimados del decodificador generados en una
iteración del decodificador y los medios de procesamiento iterativo
(20) del decodificador para producir iteraciones sucesivas de los
datos estimados del decodificador que tienen un tamaño seleccionado
de N bit y para almacenar los datos estimados del decodificador en
dicha memoria de datos (22) del decodificador, estando el turbo
decodificador iterativo caracterizado por:
una memoria de firmas (26) para almacenar un
código de firma que tiene un tamaño seleccionado de M bit
correspondiente a los datos estimados del decodificador generados
para una iteración del decodificador, donde M es al menos veinte
veces menor que N;
unos medios generadores de códigos de firma (24)
para generar un código de firma de M-bit de los
datos estimados del decodificador mediante el procesamiento de los
datos estimados del decodificador con una cadena de
M-bit correspondiente a un polinomio binario
predeterminado de orden M-1; y
un comparador (28) conectado a dichos medios
generadores de códigos de firma (24) y a dichos medios de
procesamiento iterativo (20) del decodificador para comparar el
código de firma generado en una iteración de los datos estimados del
decodificador con el contenido de la memoria de firmas (26) para
proporcionar una señal de finalización a dichos medios de
procesamiento iterativo (20) del decodificador si la comparación
refleja una igualdad.
2. Un turbo decodificador iterativo según la
reivindicación 1 en el que dicho comparador (28) se configura para
enviar una señal de finalización únicamente después de que hayan
tenido lugar un número seleccionado de iteraciones; y
dichos medios de procesamiento iterativo (20) del
decodificador se configuran para finalizar el proceso de iteración
si se alcanza un límite predeterminado de iteraciones donde dicho
límite es un número entero que se obtiene incrementando al menos en
tres el número seleccionado.
3. Un turbo decodificador iterativo según la
reivindicación 2 en el que el número seleccionado es cuatro y el
límite es ocho.
4. Un turbo decodificador iterativo según la
reivindicación 1 en el que dichos medios generadores de códigos de
firma (24) se configuran para generar códigos de firma de forma que
el tamaño del código de firma de M bit sea al menos 100 veces menor
que dicho tamaño seleccionado de N bit.
5. Un turbo decodificador iterativo según la
reivindicación 1 en el que los datos estimados del decodificador
son una cadena binaria de N-bit y en el que dichos
medios generadores de códigos de firma (24) comprenden un divisor
binario para dividir la correspondiente cadena binaria de datos del
decodificador de N-bit por dicha cadena de
M-bit que corresponde a un divisor binario
seleccionado y proporcionar el resto de la división al comparador
(28) como un código de firma.
6. Un turbo decodificador iterativo según la
reivindicación 5 en el que las cadenas binarias de datos estimados
del decodificador tienen al menos una longitud de 5.000 bits y el
divisor binario es un número binario de 16-bit con
lo que los códigos de firma no son mayores de 16 bits.
7. Un turbo decodificador iterativo según la
reivindicación 6 en el que el divisor es 1000000000000011.
8. Un turbo decodificador iterativo según la
reivindicación 1 en el que dicho comparador (28) está conectado a
dicha memoria de firmas (26) para almacenar un código de firma que
esté disponible para su comparación relativa con un código de firma
de una siguiente iteración del decodificador.
9. Un turbo decodificador iterativo según la
reivindicación 1 en el que dichos medios generadores de códigos de
firma (24) están conectados a dicha memoria de firmas (26) para
almacenar un código de firma que esté disponible para su
comparación relativa con un código de firma de una siguiente
iteración del decodificador.
10. Un método para un turbo decodificador
iterativo que corrija los errores en los datos de señales de
comunicación evaluando recursivamente los datos de señal para un
número seleccionado de iteraciones mediante la generación de
iteraciones sucesivas de los datos estimados del decodificador que
tienen un tamaño seleccionado de N bit y almacenando los datos
estimados del decodificador en una memoria de datos del
decodificador (22), estando el método caracterizado por:
almacenar un código de firma generado con un
tamaño seleccionado de M bit correspondiente a los datos estimados
del decodificador generados para una iteración de decodificación en
una memora de firmas (26), donde M es al menos veinte veces menor
que N;
generar un código de firma de
M-bit de los datos estimados del decodificador,
procesando los datos estimados del decodificador con una cadena de
M-bit que corresponde a un polinomio binario
predeterminado de orden M-1;
comparar un código de firma generado para una
iteración de los datos estimados del decodificador con el contenido
de la memoria de firmas (26); y
finalizar la producción de iteraciones de datos
estimados del decodificador si la comparación refleja una
igualdad.
11. Un método según la reivindicación 10 en el
que:
se realiza un número mínimo de iteraciones de
decodificación antes de que finalice la producción de iteraciones
de datos estimados del decodificador;
la producción de iteraciones de datos estimados
del decodificador finaliza si se alcanza un límite de iteraciones
predeterminado donde dicho límite es un número entero obtenido
incrementando al menos en tres el número mínimo; y
la producción de iteraciones de datos estimados
del decodificador finaliza después del número mínimo de iteraciones
y antes alcanzar el límite predeterminado de iteraciones cuando la
comparación refleja igualdad.
12. Un método según la reivindicación 11 en el
que el número mínimo es cuatro y el límite es ocho.
13. Un método según la reivindicación 10 en el
que los datos estimados del decodificador para cada iteración del
procesador son una cadena binaria y los códigos de firma son
generados dividiendo de forma binaria las correspondientes cadenas
binarias de los datos estimados del decodificador entre un divisor
binario seleccionado y proporcionando el resto de la división para
su comparación como el código de firma.
14. Un método según la reivindicación 13 en el
que las cadenas binarias de los datos estimados del decodificador
tienen al menos una longitud de 5.000 bits y el divisor binario es
un número binario de 16-bits con lo que los códigos
de firma no son mayores de 16 bits.
15. Un método según la reivindicación 14 en el
que el divisor es 1000000000000011.
16. Un método según la reivindicación 10 en el
que los medios generadores de códigos de firma (24) almacenan el
código de firma generado en la memoria de firmas (26) a fin de que
quede disponible para su comparación relativa con el código de firma
de una siguiente iteración del decodificador.
17. Un método según la reivindicación 10 en el
que un comparador de códigos de firma (28) almacena el código de
firma generado en la memoria de firmas (26) a fin de que quede
disponible para su comparación relativa con el código de firma de
una siguiente iteración del decodificador.
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