JP5562953B2 - 複数のセンシング層を有するイメージセンサ - Google Patents

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Description

本発明は概して、イメージセンサに関し、より具体的には積み重ねられたイメージセンサの構造に関する。
典型的な相補的金属−酸化物−半導体(CMOS)イメージセンサは、入射光に応答して電荷を収集するフォトダイオード及び前記フォトダイオードから、浮遊拡散のような、電荷−電圧変換機構に電荷を輸送するトランスファゲートを含むイメージセンシング部を有する。通常、前記センシング部は、同じ材料層の内部に、イメージセンサの制御回路と同様のプロセスで、組み立てられる。イメージセンサ内に供される画素数を増やす目的で、画素サイズは減少してきている。
しかしながら、画素サイズが小さくなる時、通常フォトディテクタの発光面も減少し、今度は捕捉される信号レベルが低下し、性能が劣化する。
そのため、イメージセンサの構造を改善する必要がある。
イメージセンサは、第一の画素アレイを有する第一のセンサ層を含む。前記第一のアレイの各々の画素は、入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び電荷を前記フォトディテクタから前記電荷−電圧変換機構まで選択的に輸送するトランスファゲートを有する。前記第一のセンサ層は第一の予め選択された範囲の波長を有する光を集光する厚みを有する。第二のセンサは、前記第一のセンサ層上に位置する層であり、第二の画素アレイを有する。各々の画素は、入射光に応答して電荷を収集するフォトディテクタ、前記電荷−電圧変換機構及び電荷を前記フォトディテクタから前記電荷−電圧変換機構まで選択的に輸送するトランスファゲートを含む。前記第二のセンサ層は第二の予め選択された範囲の波長を有する光を集光する厚みを有する。回路層は、前記第一のセンサ層の下に位置し、前記第一のセンサ層及び前記第二のセンサ層の画素におけるサポート回路を有する。そして、層間接続体は、前記第一のセンサ層及び前記第二のセンサ層の画素と、前記サポート回路との間にある。
本発明は、改良したイメージセンサの構造を供することに有利性がある。
本発明の実施例は、次の図面を参照してより理解される。図面の要素は、互いに関連したスケールで測る必要はない。同じ参照番号は同じ構成部品を指す。
図1は、デジタルカメラの実施様態の特徴を例示するブロック図である。 図2は、イメージセンサの実施様態を概念的に例示するブロック図である。 図3は、画素の一部を例示するブロック図である。 図4A及び図4Bは、画素カーネルコンフィグレーションの実施様態の例を説明する。 図5は、イメージセンサの実施様態を例示する断面図である。 図6は、イメージセンサの他の実施様態を例示する断面図である。 図7は、カラーフィルタアレイの例を説明する。 図8は、カラーフィルタアレイの他の例を説明する。 図9は、イメージセンサの他の実施様態を例示する断面図である。 図10は、イメージセンサのさらに他の実施様態を例示する断面図である。 図11は、イメージセンサの実施様態における、画素をビニングする例を概念的に説明する。 図12は、イメージセンサのさらに他の実施様態を例示する断面図である。 図13は、イメージセンサのさらに他の実施様態を例示する断面図である。 図14は、イメージセンサの他の実施様態を概念的に例示するブロック図である。
以降の詳細な説明において、本明細書の一部を構成する図面と共に参照され、本発明を実施することができる特定の実施様態を例として示す。この関連で、「上側」、「下側」、「正面」、「背面」、「前方」、「後方」などの、方向についての専門用語は、記載されている図面の方向を参照して使用される。本発明の実施様態の構成要素は、数多くの異なる方向に位置づけられるため、方向についての専門用語は、説明する目的で使用され、全く制限されない。本発明の範囲から逸脱することなく、他の実施様態が利用され、かつ、構造的又は論理的変化がなされるかもしれないということが理解される。以降の詳細な説明は、それゆえ、限定する意味では解釈されず、本発明の範囲は、添付する特許請求の範囲により定義される。
これより図1を参照して、デジタルカメラに示され、本開示の様態を具体化する、撮像デバイスのブロック図が説明される。デジタルカメラが説明され、表されているが、本発明は他の種類の撮像デバイスにも明らかに適用できる。開示されるカメラにおいて、ある対象とする場からの光10は、撮像ステージ11に対する入力であり、その光はレンズ12により焦点が合わされ、イメージセンサ20上に像を形成する。イメージセンサ20は、各々の画素(ピクセル)において入射光を電気的信号に変換する。ある実施様態において、イメージセンサ20は、増幅型イメージセンサ(active pixel sensor)(APS)型である(APSデバイスはしばしばCMOSセンサとして参照される。その理由は、相補型金属−酸化膜−半導体(Complementary Metal Oxide Semiconductor)プロセスにそれらを組み込むことができるからである)。
センサ20に達する光の量は、絞り値を変化させる絞りブロック14及び光学経路に間置される1つもしくはそれ以上の減光(ND)フィルタを含む減光(ND)フィルタブロック13により調節される。さらにシャッターブロック18が開いている時間により全体の光源レベルが調節される。露光制御装置40は、輝度センサブロック16により測定される場において利用可能な光の量に反応し、これらの調節機能3つ全てを制御する。
特定のカメラ構造についてのこの記載は、当業者には知られているであろうし、多くの変更及び追加の機能が存在するということは当業者にとっては明らかであろう。例えば、オートフォーカスシステムが加えられる又はレンズが取り外し可能であり、かつ、代替可能である。本開示は、同様の機能性が他の構成要素により供される、様々なタイプのデジタルカメラに適用されることが理解されるであろう。例えば、デジタルカメラは、比較的単純なオートフォーカス(point and shoot)カメラであり、そのシャッター18は、より複雑な焦点面装置(focal plane arrangement)の代わりに、比較的単純な可動羽根シャッターであり、又は同種のものである。本発明の様態としては、モバイルフォン及び自動車車両のような非カメラデバイスに含まれる撮像部品にも実施されうる。
イメージセンサ20からのアナログ入力は、アナログ信号プロセッサ22により処理され、アナログ−デジタル(A/D)変換回路24に使用される。タイミング発生装置26は、行を選択するための種々のクロック信号及び画素を発生し、アナログ信号プロセッサ22及びA/D変換回路24の操作を同時に進行させる。イメージセンサステージ28は、イメージセンサ20、アナログ信号プロセッサ22、A/D変換回路24及びタイミング発生装置26を含む。イメージセンサステージ28のそれらの構成要素は、集積回路中に分離して組み込むことができ、又は通常CMOSイメージセンサで行われるように単一の集積回路として組み込むことができる。A/D変換回路24からのデジタル画素値についての結果として得られるストリームは、デジタル信号プロセッサ(DSP)36に付随するメモリ32に格納される。
デジタル信号プロセッサ36は、システム制御装置50及び露光制御装置40に加え、例示された実施様態における3つのプロセッサ又は制御装置の一つである。このように複数の制御装置及びプロセッサの間のカメラ機能制御を分割することは標準的であるが、これらの制御装置又はプロセッサは、カメラの機能操作及び本発明のアプリケーションに影響を及ぼすことなく、様々な方法で併合される。これらの制御装置又はプロセッサは、1つ又はそれより多くのデジタル信号プロセッサデバイス、マイクロコントローラ、プログラム可能論理回路又は他のデジタル論理回路を含むことができる。そのような制御装置又はプロセッサを併合することが説明されてきたが、1つの制御装置又はプロセッサが、必要とされる機能全てを実行するよう設計されうることも明らかであるはずである。これらの変更は全て同様の機能を実行することが可能であり、本発明の範囲内に含まれる。そして、「処理ステージ」という言葉は、ワンフレーズでこの機能性の全てを網羅するのに必要であることとして、例えば、図1の処理ステージ38のように、使用されるであろう。
例示された実施様態において、DSP36は、プログラムメモリ54に永続的に格納されメモリ33にコピーされたソフトウェアプログラムに従い、イメージキャプチャの間に実行するために、メモリ32内のデジタルイメージデータを処理する。DSP36は画像処理を実施するために必要な前記ソフトウェアを実行する。バス30は、アドレス及びデータ信号への経路を含み、DSP36を、関連するメモリ32、A/D変換回路24及び他の関連デバイスに接続する。
システム制御装置50は、プログラムメモリ54内に格納されたソフトウェアプログラムに基づいてカメラの全体の操作を制御する。プログラムメモリ54はフラッシュEEPROM又は他の不揮発性メモリを含むことができる。このメモリは、カメラが停止された場合に保存されなければならないイメージセンサ較正データ、ユーザー設定セレクション(user setting selections)及び他のデータを格納するためにも使用することができる。システム制御装置50は、前述のようにレンズ12、減光フィルタ13、絞り14及びシャッター18を操作する露光制御装置40を指示し、イメージセンサ20及び関連要素を操作するタイミング発生装置26を指示し、キャプチャーされたイメージデータを処理するDSP36を指示することにより、一連のイメージキャプチャを制御する。イメージがキャプチャされ、処理された後、メモリ32内に格納された最終イメージファイルは、インターフェース57を通じてホストコンピュータに転送され、取り外し可能なメモリカード64又は他の記憶装置に格納され、イメージ表示88でユーザーに表示される。
バス52はアドレス、データ及び制御信号への経路を含み、システム制御装置50をDSP36、プログラムメモリ54、システムメモリ56、ホストインターフェース57、メモリーカードインターフェース60及び他の関連デバイスに接続する。ホストインターフェース57は、パソコン(PC)又は他のホストコンピュータに対して、表示、保存、操作又は印刷のためのイメージデータを転送するために、高速接続を供する。このインターフェースは、IEEE1394又はUSB2.0シリーズインターフェース若しくは他の如何なる適切なデジタルインターフェースである。メモリーカード64は、通常、ソケット62に挿入され、メモリーカードインターフェース60を通じてシステムコントローラ50に接続されるコンパクトフラッシュ(CF)カードである。利用される他の種類のストレージは、例えば、PCカード、マルチメディアカード(MMC)、又はエスディー(SD)カードを含む。
処理されたイメージは、システムメモリー56内の表示バッファにコピーされ、続いてビデオエンコーダ80を通じて読み出され、ビデオ信号を生じる。この信号は、外部モニタに表示するための、カメラからの直接の出力である。つまり、表示制御装置82により処理され、イメージディスプレイ88上に表示される。このディスプレイは、通常、アクティブマトリックス型カラー液晶ディスプレイ(LCD)であるが、他の種類のディスプレイも同様に使用される。
ビューファインダディスプレイ70、露光ディスプレイ72、状態ディスプレイ76及びイメージディスプレイ88、及びユーザー入力74の全て又は如何なる組み合わせを含む、ユーザーインターフェースは、露光制御装置40及びシステム制御装置50で実行されるソフトウェアプログラムの併用により制御される。ユーザー入力74は、通常、ボタン、ロッカースイッチ、ジョイスティック、回転式のダイヤル又はタッチスクリーンのいくつかの併用を含む。露光制御装置40は、光測定、露光モード、オートフォーカス又は他の露光機能を操作する。システム制御装置50は、1つ又はそれより多くのディスプレイ、例えば、イメージディスプレイ88上に表示されるグラフィカル ユーザー インターフェース(GUI)を管理する。GUIは、通常、種々のオプション選択をするためのメニュー及びキャプチャーされたイメージを調べるためのレビューモードを含む。
露光制御装置40は、露光モード、レンズ口径、露光時間(シャッタースピード)及び露光指数又はISO速度規格(ISO speed rating)を選択するユーザー入力を受け、それに応じて後のデータ捕捉のためにレンズ及びシャッターに指示する。輝度センサ16は、場の輝度を測定するため、かつ、ISO速度規格、口径及びシャッタースピードを手動で設定する場合にユーザーが参照するための機能を、露光メータに供するために用いられる。この場合、ユーザーが1つ又はそれより多くの設定を変更する時、ビューファインダディスプレイ70上に表示される露光計(light meter indicator)により、ユーザーはどの程度イメージが露光過度又は露光不足であるかがわかる。自動露光モードでは、ユーザーはある設定を変更しても、露光制御装置40が正しい露光を維持するために自動的に別の設定に変更する。例えば、ある特定のISO速度規格に関して、ユーザーがレンズ絞りを減少する場合、露光制御装置40は自動的に露光時間を増加させ、全体として同じ露光を維持する。
図1に示されるイメージセンサ20は、通常、各々の画素での入射光を、測定される電気信号に変換する手段を供する、シリコン基板上に加工された2次元アレイの感光性画素を有する。図2を参照すると、イメージセンサ20の実施様態の一部が概念的に例示される。
図2において、イメージセンサ20は、第一の画素アレイ111を有する第一のセンサ層101を含む相補的金属−酸化物−半導体(CMOS)イメージセンサである。第二のセンサ層102は、第一のセンサ層の上に位置し、第二の画素アレイ112を有する。回路層120は、第一のセンサ層の下に位置し、第一のセンサ層101及び第二のセンサ層102の画素アレイ111、112のためのサポート回路122を有する。第一のセンサ層101及び第二のセンサ層102における画素111、112間及び画素111、サポート回路122間の層間接続体130は、各々の層の間の電気的接続を供する。第一のセンサ層は厚さT1を有し、第一の予め選択された範囲の波長を有する光を集光し、第二のセンサ層は厚さT2を有し、第二の予め選択された範囲の波長を有する光を集光する。均一なシリコンウェハ、SOI(silicon on insulator)ウェハ又はSOS(silicon on sapphire)ウェハは、センサ層101、102を製造するのに全て適した材料である。
図3は、画素アレイ111、112に関する画素110の一部を概念的に示すブロック図である。画素110は、フォトダイオード140のようなフォトディテクタ及びトランスファゲート142のような移送機構を含む。フォトディテクタ140は、入射光に応答して電荷を収集し、トランスファゲート142は、フォトディテクタ140から、浮遊拡散センスノードといった電荷−電圧変換機構まで電荷を輸送する様に機能する。電荷−電圧変換機構は、フォトディテクタ140からの電荷を受け、電荷を電圧信号に変換する。上述したように、画素110は、通常、行及び列のアレイで構成される。行選択トランジスタは列方向バスに結合される。そして、画素110からの電荷の読み出しは、適切な行選択トランジスタを作動することにより、所望の行のアレイを選択することにより、遂行される。さらに、その情報は、選択された行の列から読み出される。
いくつかの実施様態においては、第一及び第二の画素アレイ111、112の画素110は、画素カーネル150内に整理される。図4A及び4Bは、いくつかの画素カーネルコンフィグレーションの例を示す。図4Aにおいては、4つのフォトダイオード140が、各々のトランスファゲート142を通じて1つの浮遊拡散144を共有しており、図4Bにおいては、2つのフォトダイオード140が、1つの浮遊拡散144を共有している。図4A及び4Bで例示された実施様態において、層間接続体130は、画素カーネル150の浮遊拡散144に結合される。
図5は、2つのセンサ層101、102及び回路層120を有するイメージセンサのさらなる実施様態を示す断面図である。センサ層101、102及び回路層120の各々は、シリコン部152及び1つ又はそれより多い金属層154を含む。回路層120のサポート回路122は、各々の画素カーネルに対応し、層間接続体130により対応した画素カーネルに結合された、浮遊拡散144を含む。図5で例示された構造は、追加の金属層154(トランスファゲート142に対応する金属層)を有し、ウェハ配線130は浮遊拡散144を通じて行われる。これにより、画素を同じ浮遊拡散144にビニングできる。
他のものの中には、サポート回路122もまた、各々の画素カーネル150のための、リセットゲート124、電圧源(VDD)及びソースフォロワ入力126とソースフォロワ出力128を含む。図5に例示された実施様態において、層間接続体130は、センシング層T2、センシング層T1及び回路ウェハ上の各々の浮遊拡散ノード144と電気的に接続し、共有の浮遊拡散144を形成する。
一般的には、シリコン部152の厚さを減少すると、光学干渉を引き起こし、それが次に量子効率を低下しうる。この効果を低減し、量子効率を改善するために、ある実施様態においては、各々のセンシング層の両側及び回路層の上側に反射防止膜が使用される。そのような反射防止膜は公知であり、例えば、ONO層(SiO−SIN−SiO)又はハフニウム酸化物−マグネシウム酸化物膜のように、単一層構造物のために使用される。他の適当な反射防止膜もまた使用できる。これらの反射防止膜は、センシング層及び回路層をくっつけて貼りあわす前に、通常の如何なる堆積技術を用いて堆積することができる。
図6は、層間接続体130が行配線及び列配線により接続される別の実施様態を例示する。これにより、画素111を行回路及び列回路132を通じて回路層120に接続する。2つのさらなる金属層154が含まれ、ウェハ配線130は、イメージエリアの周囲に置かれた行配線及び列配線を通じて行われる。そのようにして、センサ層上の各々の出力信号及びタイムラインは、前記配線130で、回路層120上の列回路又は行回路132に、電気的に結合される。例示された実施様態では、標準的なCMOSデジタル及びアナログ回路がセンサ層101、102及び/又は回路ウェハ120上のイメージエリアの外側に位置する。
図5及び図6で例示された実施様態において、カラーフィルタアレイ(CFA)160は、センサ層102の上側に位置する。シリコン部152又は第一のセンサ層101及び第二のセンサ層102は、異なる厚みT1、T2を有し、各々の層は予め選択された範囲の波長を有する光を集光する。例えば、センサ層の厚さは、主に青色光を集光するおよそ0.5μm、主に緑色光を集光するおよそ1.3μm及び/又は主に赤色光を集光する3.0μmであって良い。二つの予め選択された色を集光するように第一の厚みT1及び第二の厚みT2をセットで使用することにより、いくつかの層のCFA160への必要性が除外される。
より具体的には、層の厚みT1、T2を持った2つのセンサ層101、102を有する、図5及び図6で例示される実施様態では、CFA160の層を2つにする必要がない。図7及び図8では、2つの相補的なCFA160の例を示しており、Yは黄色を表し、Mは赤紫色を表し、Pは全整色を表す。センサ層の上側のシリコンの厚みT2は、例示された実施様態ではおよそ2μmである。
図9及び図10各々で例示された実施様態では、さらにセンサ層103を含む。図9において、層間接続体130は浮遊拡散144と接続し、図10において、層間接続体130は行回路及び列回路132を使用して接続されている。図9及び図10では、第三のセンサ層のシリコンの厚みT3はおよそ0.5μmであり、主に青色光を集光し、第二のセンサ層102のシリコンの厚みT2はおよそ1.3μmであり、主に緑色光を集光し、第一のセンサ層のシリコンの厚みT1はおよそ3μmであり、主に赤色光を集光する。そのようなセンサでは、色を検出する波長選択フィルタを必要しない。波長選択フィルタは量子効率を減少させることで知られている。
このような構造によりまた、複数の方法で画素を共通の浮遊拡散にビニングできる。画素カーネル内のフォトダイオード140の数に依存するが、3つ又はそれより多くのフォトダイオード140が同じ電気的配線130に接続できる。これにより、画素110を複数の方法でビニングできる。例えば、図11に例示されるように、フォトダイオードB1、G1及びR1のためのトランスファゲート142は、電荷を共通の浮遊拡散142に輸送し、ビニングされた全整色信号を生むために作動されうる。同様に、単一の色層では、画素カーネル150内の各々のフォトダイオード110のためのトランスファゲート142は、全ての色信号をビニングし、より低い空間分解能でより高感度の出力を生むために作動される。例えば、赤色画素全てをビニングすること(R1+R2+R3+R4)は、単一の大きな(高感度)赤色画素のように機能する。その選択はまた、1つの色平面における色応答のために空間分解能を犠牲にするために存在するが、他の色平面には影響ない。例えば、4つの赤色画素が同時にビニングできるが、個々のフォトダイオードデータは、緑色チャンネル内に保存される。他の選択としては、全てのフォトダイオード(例えば、図11における12のフォトダイオード(4つの青色画素B1−B4、緑色画素G1−G4、赤色画素R1−R4)全てを使用)を共通の浮遊拡散144上にビニングすることであろう。これにより、積層したカーネルに関して、高い感度で、低空間分解能の整色信号を生み出すであろう。この場合における色分解は、隣接するカーネルでの色分解を保存することにより果たされるであろう。
図12は、2つのセンサ層101、102及び検出要素も含む回路層120を含む別の実施様態を例示する。この構造では、図9及び図10で例示される実施様態と比較して1つ少ないウェハですむ。とはいえ、いまだに3つのセンサ層を条件とする。従って、回路層120は、サポート回路に加え、画素110を含む。シリコンの厚みT1、T2、T3である、回路層120及び二つのセンサ層101、102は、各々の層が予め決められた範囲の波長を有する光を集光するものである。図12において、層間接続体130は、行回路及び列回路132を通じてなされるが、同様の実施様態において、その接続体は、浮遊拡散144を通じてなされる。
図13は、1つのセンサ層101及び検出要素も含む回路層120を有する実施様態を例示する。図13で例示された実施様態は、浮遊拡散144を通じる層間接続体130を有するが、接続体は、他の実施様態の中で開示されているように、行回路及び列回路を通じてなされるように変更しても良い。センサ層101及び回路層120は各々、シリコンの厚さT1、T2を有し、層が予め決められた範囲の波長を有する光を集光する。図5及び図6で例示される実施様態のように、図7及び図8で例示されるような相補的なCFA160が第三の色をフィルタリングするように供される。
図14は、3つより多いセンサ層101〜Nを持つ別の実施様態を概念的に例示し、各々の層は予め決められた厚みを有し、対応する範囲の波長を持った光を集光する。このような構造により、可視スペクトルの域を超える感度の拡張ができる。上の3つの層は、例えば、図9及び図10に例示される実施様態にて述べられたように可視周波数領域にある光を捕捉する責任を負うが、余剰の層Nは赤外光を捕捉するように使用しても良い。
本発明は特定の好ましい実施様態に関して具体的に参照することで詳細に説明されてきたが、変形や変更は本発明の趣旨及び範囲の中でもたらされうるということが理解されるであろう。
10 光
11 撮像ステージ
12 レンズ
13 減光フィルタブロック
14 絞りブロック
16 輝度センサブロック
18 シャッターブロック
20 イメージセンサ
22 アナログ信号プロセッサ
24 アナログ−デジタル(A/D)変換回路
26 タイミング発生装置
28 イメージセンサステージ
30 バス
32 メモリ
36 デジタル信号プロセッサ(DSP)
38 処理ステージ
40 露光制御装置
50 システム制御装置
52 バス
54 プログラムメモリ
56 システムメモリ
57 ホストインターフェース
60 メモリカードインターフェース
62 ソケット
64 メモリカード
70 ビューファインダディスプレイ
72 露光ディスプレイ
74 ユーザー入力
76 状態ディスプレイ
80 ビデオエンコーダ
82 表示制御装置
88 イメージディスプレイ
101 第一のセンサ層
102 第二のセンサ層
103 第三のセンサ層
110 画素
111 第一の画素アレイ
112 第二の画素アレイ
120 回路層
122 サポート回路
124 リセットゲート
126 ソースフォロワ入力
128 ソースフォロワ出力
130 層間接続体
132 行回路及び列回路
140 フォトダイオード
142 トランスファゲート
144 浮遊拡散
150 画素カーネル
152 シリコン層
154 金属層
160 カラーフィルタアレイ
T1 第一の厚さ
T2 第二の厚さ
T3 第三の厚さ
DD 電圧源

Claims (12)

  1. 第一の画素アレイを有する第一のセンサ層であって、前記画素の各々は入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び前記フォトディテクタから前記電荷−電圧変換機構まで電荷を選択的に輸送するトランスファゲートを含み、当該第一のセンサ層は第一の予め選択された領域の波長を有する光を集光する厚みを有し、当該第一のセンサ層は、当該第一のセンサ層上の前記トランスファゲートに接続された1つ以上の金属層を更に含む、第一のセンサ層;
    前記第一のセンサ層の上に位置する第二のセンサ層であって、当該第二のセンサ層は第二の画素アレイを有し、前記画素の各々は入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び前記フォトディテクタから前記電荷−電圧変換機構まで電荷を選択的に輸送するトランスファゲートを含み、当該第二のセンサ層は第二の予め選択された領域の波長を有する光を集光する厚みを有し、当該第二のセンサ層は、当該第二のセンサ層上の前記トランスファゲートに接続された1つ以上の金属層を更に含む、第二のセンサ層;
    前記第一のセンサ層の下に位置する回路層であって、当該回路層は前記第一のセンサ層及び前記第二のセンサ層の画素に関する、浮遊拡散,リセットゲート,ソースフォロワ入力及びソースフォロワ出力を含む、回路層;
    前記第一のセンサ層及び前記第二のセンサ層の画素と、前記浮遊拡散,リセットゲート,ソースフォロワ入力及びソースフォロワ出力との間の層間接続体;及び
    前記第二のセンサ層の上に位置するカラーフィルタアレイ:
    を含む、イメージセンサ。
  2. 前記回路層は、前記第一のセンサ層及び前記第二のセンサ層の電荷−電圧変換機構と結合される電荷−電圧変換機構を含む、請求項1に記載のイメージセンサ。
  3. 前記回路層は画素アレイをさらに含み、前記画素の各々は入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び前記フォトディテクタから前記電荷−電圧変換機構まで電荷を選択的に輸送するトランスファゲートを含む、請求項1に記載のイメージセンサ。
  4. 複数のフォトダイオードが、共通の電荷−電圧変換機構に接続される、請求項1に記載のイメージセンサ。
  5. 前記回路層は電荷−電圧変換機構を含み、前記層間接続体は更に、前記第一のセンサ層と前記第二のセンサ層の電荷−電圧変換機構と、前記回路層の電荷−電圧変換機構との間に接続される、請求項1に記載のイメージセンサ。
  6. 前記層間接続体を供する行及び列選択回路をさらに含む、請求項1に記載のイメージセンサ。
  7. 第一の画素アレイを有する第一のセンサ層であって、前記画素の各々は入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び前記フォトディテクタから前記電荷−電圧変換機構まで電荷を選択的に輸送するトランスファゲートを含み、当該第一のセンサ層は第一の予め選択された領域の波長を有する光を集光する厚みを有し、当該第一のセンサ層は、当該第一のセンサ層上の前記トランスファゲートに接続された1つ以上の金属層を更に含む、第一のセンサ層;
    前記第一のセンサ層の上に位置する回路層であって、当該回路層は第二の画素アレイを有し、前記画素の各々は入射光に応答して電荷を収集するフォトディテクタ、電荷−電圧変換機構及び前記フォトディテクタから前記電荷−電圧変換機構まで電荷を選択的に輸送するトランスファゲートを含み、当該回路層は前記第一の画素アレイ及び前記第二の画素アレイに関する、浮遊拡散,リセットゲート,ソースフォロワ入力及びソースフォロワ出力を含み、当該回路層は第二の予め選択された領域の波長を有する光を集光する厚みを有する、回路層;
    前記第一のセンサ層及び前記回路層の画素と、前記浮遊拡散,リセットゲート,ソースフォロワ入力及びソースフォロワ出力との間の層間接続体;及び
    前記第一のセンサ層の上に位置するカラーフィルタアレイ:
    を含む、イメージセンサ。
  8. 前記層間接続体は、前記第一のセンサ層の電荷−電圧変換機構と、前記回路層の電荷−電圧変換機構との間に接続される、請求項に記載のイメージセンサ。
  9. 前記層間接続体を供する行及び列選択回路をさらに含む、請求項に記載のイメージセンサ。
  10. 第一の層の中に位置する第一の画素カーネルを供する工程であって、前記第一の画素カーネルは、第一の電荷−電圧変換機構を含む、工程;
    前記第一の層の上の第二の層の中に位置する第二の画素カーネルを供する工程であって、前記第二の層は、第二の電荷−電圧変換機構を含み、前記第一の層と同じ構成要素でできている、工程;
    前記第一の画素カーネルの画素から前記第一の電荷−電圧変換機構まで第一の電荷を輸送する工程;
    前記第二の画素カーネルの画素から前記第二の電荷−電圧変換機構まで第二の電荷を輸送する工程;及び
    前記第一の電荷及び前記第二の電荷を、層間接続体を介して、前記第一の電荷−電圧変換素子及び前記第二の電荷−電圧変換素子から、前記第一の層の下の回路層上に形成された共通の電荷−電圧変換機構まで輸送する工程:
    を含む、イメージセンサの画素をビニングする方法。
  11. 前記第二の層の上の第三の層の中に位置する第三の画素カーネルを供する工程;
    前記第三の画素カーネルの画素から第三の電荷−電圧変換機構まで第三の電荷を輸送する工程;
    前記第一の電荷、前記第二の電荷及び前記第三の電荷を、前記共通の電荷−電圧変換機構まで輸送する工程:
    をさらに含む、請求項10に記載の方法。
  12. 前記第一の電荷を輸送する工程は、複数の画素から前記第一の電荷−電圧変換機構まで複数の電荷を輸送する工程を含む、請求項10に記載の方法。
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